JPH06232728A - 入出力回路 - Google Patents
入出力回路Info
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- JPH06232728A JPH06232728A JP5016009A JP1600993A JPH06232728A JP H06232728 A JPH06232728 A JP H06232728A JP 5016009 A JP5016009 A JP 5016009A JP 1600993 A JP1600993 A JP 1600993A JP H06232728 A JPH06232728 A JP H06232728A
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Abstract
(57)【要約】
【目的】外部より入出力端子に電源電圧以上の振幅の信
号が入力された時に、出力回路中のｐチャンネル型ＭＯ
Ｓトランジスタのドレイン拡散層が順方向バイアスされ
ることを防ぐ。 【構成】入出力回路の出力回路４０のｐチャンネル型Ｍ
ＯＳトランジスタＰO と入出力端子１１との間に、ｎチ
ャンネル型ＭＯＳトランジスタＮD を挿入する。入力モ
ード時に、入出力端子１１に高位電源電位以上の電位の
入力信号が加わっても、中間節点Ｎ4 の電位が高位電源
電位（ＶCC）以下になるように、また出力モード時に、
入出力端子１１が電源電位ＶCCまで振幅するように、ト
ランジスタＮD のしきい値電位を設定する。これによ
り、入出力端子１１に電源電位ＶCC以上の振幅の入力信
号を入力できる。
号が入力された時に、出力回路中のｐチャンネル型ＭＯ
Ｓトランジスタのドレイン拡散層が順方向バイアスされ
ることを防ぐ。 【構成】入出力回路の出力回路４０のｐチャンネル型Ｍ
ＯＳトランジスタＰO と入出力端子１１との間に、ｎチ
ャンネル型ＭＯＳトランジスタＮD を挿入する。入力モ
ード時に、入出力端子１１に高位電源電位以上の電位の
入力信号が加わっても、中間節点Ｎ4 の電位が高位電源
電位（ＶCC）以下になるように、また出力モード時に、
入出力端子１１が電源電位ＶCCまで振幅するように、ト
ランジスタＮD のしきい値電位を設定する。これによ
り、入出力端子１１に電源電位ＶCC以上の振幅の入力信
号を入力できる。
Description
【０００１】
【産業上の利用分野】本発明は入出力回路に関し、特に
ＣＭＯＳ構成の入力回路とＣＭＯＳ構成の出力回路と入
出力モード制御のための制御回路とを備えた入出力回路
に関する。
ＣＭＯＳ構成の入力回路とＣＭＯＳ構成の出力回路と入
出力モード制御のための制御回路とを備えた入出力回路
に関する。
【０００２】
【従来の技術】従来の入出力回路の一例の回路図を図５
（ａ）に示す。同図を参照すると、この入出力回路は、
入出力端子１０にゲート電極を接続したｐチャンネル型
ＭＯＳトランジスタＰI 及びｎチャネル型ＭＯＳトラン
ジスタＮI で構成されるＣＭＯＳインバータから成る入
力回路２０と、３値制御信号▽ＴＲ（▽は反転を意味す
る上バーの代用。以下同じ）のＮＯＴ信号とデータ出力
信号ＤＯのＮＡＮＤ出力を節点Ｎ1 に出力し、信号▽Ｔ
Ｒと信号ＤＯのＮＯＲ出力を節点Ｎ2 を出力する制御回
路３０と、ソース電極を高位電源線（電位ＶCC）８にゲ
ート電極を節点Ｎ1 にドレイン電極を入出力端子１０に
接続したｐチャンネル型ＭＯＳトランジスタＰO と、ソ
ース電極を低位電源線（電位ＶSS）９にゲート電極を節
点Ｎ2 にドレイン電極を入出力端子１０に接続したｎチ
ャンネル型ＭＯＳトランジスタＮOとからなる出力回路
４０より構成されている。
（ａ）に示す。同図を参照すると、この入出力回路は、
入出力端子１０にゲート電極を接続したｐチャンネル型
ＭＯＳトランジスタＰI 及びｎチャネル型ＭＯＳトラン
ジスタＮI で構成されるＣＭＯＳインバータから成る入
力回路２０と、３値制御信号▽ＴＲ（▽は反転を意味す
る上バーの代用。以下同じ）のＮＯＴ信号とデータ出力
信号ＤＯのＮＡＮＤ出力を節点Ｎ1 に出力し、信号▽Ｔ
Ｒと信号ＤＯのＮＯＲ出力を節点Ｎ2 を出力する制御回
路３０と、ソース電極を高位電源線（電位ＶCC）８にゲ
ート電極を節点Ｎ1 にドレイン電極を入出力端子１０に
接続したｐチャンネル型ＭＯＳトランジスタＰO と、ソ
ース電極を低位電源線（電位ＶSS）９にゲート電極を節
点Ｎ2 にドレイン電極を入出力端子１０に接続したｎチ
ャンネル型ＭＯＳトランジスタＮOとからなる出力回路
４０より構成されている。
【０００３】次に動作について説明する。入力モードの
時、即ち、入出力端子１０から外部の信号を入力データ
端子１１に取り入れる時、制御信号▽ＴＲは“Ｈ”とな
る。このときデータ出力端子ＤＯが“Ｈ”あるいは
“Ｌ”どちらであってもＮＡＮＤ出力（節点Ｎ1 電位）
は“Ｈ”になり、ＮＯＲ出力（節点Ｎ2 電位）は“Ｌ”
となるので、トランジスタＰO ／ＮO は共にオフ状態と
なり、出力回路４０の出力インピーダンスは非常に高く
なる。したがって、外部から入出力端子１０へ入力され
る信号を入力回路２０で受けとることができる。
時、即ち、入出力端子１０から外部の信号を入力データ
端子１１に取り入れる時、制御信号▽ＴＲは“Ｈ”とな
る。このときデータ出力端子ＤＯが“Ｈ”あるいは
“Ｌ”どちらであってもＮＡＮＤ出力（節点Ｎ1 電位）
は“Ｈ”になり、ＮＯＲ出力（節点Ｎ2 電位）は“Ｌ”
となるので、トランジスタＰO ／ＮO は共にオフ状態と
なり、出力回路４０の出力インピーダンスは非常に高く
なる。したがって、外部から入出力端子１０へ入力され
る信号を入力回路２０で受けとることができる。
【０００４】出力モードの時、すなわち、信号ＤO を入
出力端子１０から外部に出力する場合は、信号▽ＴＲが
“Ｌ”となり、ＮＡＮＤゲート３１およびＮＯＲゲート
３２は信号ＤＯのＮＯＴ信号を出力する。したがって入
出力端子１０には信号ＤＯがそのまま出力される。
出力端子１０から外部に出力する場合は、信号▽ＴＲが
“Ｌ”となり、ＮＡＮＤゲート３１およびＮＯＲゲート
３２は信号ＤＯのＮＯＴ信号を出力する。したがって入
出力端子１０には信号ＤＯがそのまま出力される。
【０００５】次に、図５（ａ）に示す入出力回路を１チ
ップＬＳＩに用いた場合の出力回路４０の断面構造につ
いて説明する。図５（ｂ）は、出力回路４０のｐチャン
ネル型ＭＯＳトランジスタＰO およびｎチャンネル型Ｍ
ＯＳトランジスタＮO の部分の構造を模式的に示す断面
模式図である。同図を参照すると出力回路４０は、ｐ型
基板５０にｎウェル６０を形成し、ｐ型基板５０にｎチ
ャンネル型ＭＯＳトランジスタＮO を作成し、ｎウェル
６０中にｐチャンネル型ＭＯＳトランジスタＰO を作成
した構造となっている。トランジスタＰO のドレイン領
域はｐ+ 拡散層３で、又、ソース領域はｐ+ 拡散層２で
形成されている。トランジスタＮO のドレイン領域はｎ
+ 拡散層４で、又、ソース領域はｎ+ 拡散層５で形成さ
れる。トランジスタＰ0 ／Ｎ0 は、ドレイン電極が共通
に接続され入出力端子１０に接続される。トランジスタ
ＰO のゲート電極は節点Ｎ1 （ＮＡＮＤゲート３１の出
力端）に接続され、トランジスタＮO のゲート電極は節
点Ｎ2 （ＮＯＲゲート３２の出力端）に接続される。ト
ランジスタＰ0 のソース領域（ｐ+ 拡散層２）は高位電
源線８に、トランジスタＮ0 のソース領域（ｎ+ 拡散層
５）は低位電源線９に接続される。ｐ型基板５０はｐ+
拡散層５１を介して低位電源線９に接続され、ｎウェル
６０はｎ+ 拡散層６１を介して高位電源線８に接続され
ている。
ップＬＳＩに用いた場合の出力回路４０の断面構造につ
いて説明する。図５（ｂ）は、出力回路４０のｐチャン
ネル型ＭＯＳトランジスタＰO およびｎチャンネル型Ｍ
ＯＳトランジスタＮO の部分の構造を模式的に示す断面
模式図である。同図を参照すると出力回路４０は、ｐ型
基板５０にｎウェル６０を形成し、ｐ型基板５０にｎチ
ャンネル型ＭＯＳトランジスタＮO を作成し、ｎウェル
６０中にｐチャンネル型ＭＯＳトランジスタＰO を作成
した構造となっている。トランジスタＰO のドレイン領
域はｐ+ 拡散層３で、又、ソース領域はｐ+ 拡散層２で
形成されている。トランジスタＮO のドレイン領域はｎ
+ 拡散層４で、又、ソース領域はｎ+ 拡散層５で形成さ
れる。トランジスタＰ0 ／Ｎ0 は、ドレイン電極が共通
に接続され入出力端子１０に接続される。トランジスタ
ＰO のゲート電極は節点Ｎ1 （ＮＡＮＤゲート３１の出
力端）に接続され、トランジスタＮO のゲート電極は節
点Ｎ2 （ＮＯＲゲート３２の出力端）に接続される。ト
ランジスタＰ0 のソース領域（ｐ+ 拡散層２）は高位電
源線８に、トランジスタＮ0 のソース領域（ｎ+ 拡散層
５）は低位電源線９に接続される。ｐ型基板５０はｐ+
拡散層５１を介して低位電源線９に接続され、ｎウェル
６０はｎ+ 拡散層６１を介して高位電源線８に接続され
ている。
【０００６】
【発明が解決しようとする課題】現在、ＣＭＯＳ構成の
半導体集積回路は、電源電圧が５Ｖで動作するものがほ
とんどである。しかし、素子の微細化にともない、５Ｖ
の電圧に対する素子耐圧のマージンが少なくなってきて
いること、また、消費電力低減の面から、電源電圧を
３．３Ｖ内至３．０Ｖ（以下、３Ｖ系）に下げる要求が
強まっている。但し、全ての半導体集積回路が３Ｖ系に
一斉に移行するわけではないので、５Ｖ振幅の信号が３
Ｖ系の集積回路の入出力端子１０に入力されることがあ
り得る。
半導体集積回路は、電源電圧が５Ｖで動作するものがほ
とんどである。しかし、素子の微細化にともない、５Ｖ
の電圧に対する素子耐圧のマージンが少なくなってきて
いること、また、消費電力低減の面から、電源電圧を
３．３Ｖ内至３．０Ｖ（以下、３Ｖ系）に下げる要求が
強まっている。但し、全ての半導体集積回路が３Ｖ系に
一斉に移行するわけではないので、５Ｖ振幅の信号が３
Ｖ系の集積回路の入出力端子１０に入力されることがあ
り得る。
【０００７】この場合、従来の入出力回路で３Ｖ系のも
のに対して、外部から５Ｖの電圧が入出力端子に印加さ
れることになり、出力回路４０の最終段のｐチャンネル
型ＭＯＳトランジスタＰO のｐ+ 拡散層３とｎウェル６
０とで形成されるｐｎ接合が順方向バイアスされ、順方
向電流が多量に流れてしまうという現象が起る。すなわ
ち実質上３Ｖ系の従来の入出力回路を備える半導体集積
回路と５Ｖ電源の集積回路とを混用することができず、
用途が著しく制限されることになる。
のに対して、外部から５Ｖの電圧が入出力端子に印加さ
れることになり、出力回路４０の最終段のｐチャンネル
型ＭＯＳトランジスタＰO のｐ+ 拡散層３とｎウェル６
０とで形成されるｐｎ接合が順方向バイアスされ、順方
向電流が多量に流れてしまうという現象が起る。すなわ
ち実質上３Ｖ系の従来の入出力回路を備える半導体集積
回路と５Ｖ電源の集積回路とを混用することができず、
用途が著しく制限されることになる。
【０００８】
【課題を解決するための手段】本発明の入出力回路は、
ＣＭＯＳインバータ構成の入力回路と、ソース電極が高
位電源線に接続されたｐチャンネル型の第１のＭＯＳト
ランジスタとソース電極が低位電源線に接続されたｎチ
ャンネル型の第２のＭＯＳトランジスタとを含むＣＭＯ
Ｓインバータ構成の出力回路と、外部に出力すべきデー
タ信号と外部からの制御信号とを入力とし前記第１のＭ
ＯＳトランジスタの導通状態を制御する第１の制御信号
と前記第２のＭＯＳトランジスタの導通状態を制御する
第２の制御信号とを発生し前記外部からの制御信号に応
じて入力モードと出力モードとを切り換える制御回路と
を備え、外部への信号の出力および外部からの信号の入
力を単一の入出力端子を介して行なうように構成された
入出力回路において、前記出力回路を、前記第１のＭＯ
Ｓトランジスタと、前記第２のＭＯＳトランジスタと、
ソース電極が前記第１のドレイン電極に接続されドレイ
ン電極が前記第２のＭＯＳトランジスタのドレイン電極
に接続されゲート電極に外部から所定の定電圧が入力さ
れるｎチャンネル型でディプリーション型の第３のＭＯ
Ｓトランジスタとで構成し、前記第２のＭＯＳトランジ
スタと前記第３のＭＯＳトランジスタの共通のドレイン
電極を前記入出力端子に接続したことを特徴とする。
ＣＭＯＳインバータ構成の入力回路と、ソース電極が高
位電源線に接続されたｐチャンネル型の第１のＭＯＳト
ランジスタとソース電極が低位電源線に接続されたｎチ
ャンネル型の第２のＭＯＳトランジスタとを含むＣＭＯ
Ｓインバータ構成の出力回路と、外部に出力すべきデー
タ信号と外部からの制御信号とを入力とし前記第１のＭ
ＯＳトランジスタの導通状態を制御する第１の制御信号
と前記第２のＭＯＳトランジスタの導通状態を制御する
第２の制御信号とを発生し前記外部からの制御信号に応
じて入力モードと出力モードとを切り換える制御回路と
を備え、外部への信号の出力および外部からの信号の入
力を単一の入出力端子を介して行なうように構成された
入出力回路において、前記出力回路を、前記第１のＭＯ
Ｓトランジスタと、前記第２のＭＯＳトランジスタと、
ソース電極が前記第１のドレイン電極に接続されドレイ
ン電極が前記第２のＭＯＳトランジスタのドレイン電極
に接続されゲート電極に外部から所定の定電圧が入力さ
れるｎチャンネル型でディプリーション型の第３のＭＯ
Ｓトランジスタとで構成し、前記第２のＭＯＳトランジ
スタと前記第３のＭＯＳトランジスタの共通のドレイン
電極を前記入出力端子に接続したことを特徴とする。
【０００９】
【実施例】次に本発明の好適な実施例について図面を参
照して説明する。図１は本発明の第１の実施例の回路図
を示す。同図を参照すると本実施例は、入力回路２０と
出力回路４０と制御回路３０とから構成されている。入
力回路２０はｐチャンネル型ＭＯＳトランジスタＰI と
ｎチャンネル型ＭＯＳ各々のトランジスタのゲート電極
は共通に入出力端子１０に接続され、ドレイン電極は共
通に入力データ端子１１に接続されている。外部から入
力されたデータ入力信号▽ＤＩは、端子１１を介してＬ
ＳＩの内部回路（図示せず）に供給される。トランジス
タＰI のソース電極は高位電源線（電位ＶCC）８に接続
され、トランジスタＮI のソース電極は低位電源線（電
位ＶCC）９に接続される。
照して説明する。図１は本発明の第１の実施例の回路図
を示す。同図を参照すると本実施例は、入力回路２０と
出力回路４０と制御回路３０とから構成されている。入
力回路２０はｐチャンネル型ＭＯＳトランジスタＰI と
ｎチャンネル型ＭＯＳ各々のトランジスタのゲート電極
は共通に入出力端子１０に接続され、ドレイン電極は共
通に入力データ端子１１に接続されている。外部から入
力されたデータ入力信号▽ＤＩは、端子１１を介してＬ
ＳＩの内部回路（図示せず）に供給される。トランジス
タＰI のソース電極は高位電源線（電位ＶCC）８に接続
され、トランジスタＮI のソース電極は低位電源線（電
位ＶCC）９に接続される。
【００１０】次に出力回路４０について説明する。ｐチ
ャンネル型ＭＯＳトランジスタＰOのソース電極は高位
電源線８に、ドレイン電極は節点Ｎ4 に、ゲート電極は
節点ＮI に接続される。ｎチャンネル型ＭＯＳトランジ
スタＮD のソース電極は節点Ｎ4 （トランジスタＰO の
ドレイン電極）に、ドレイン電極は入出力端子１０に、
ゲート電極は定電位端子（電位ＶR ）４に接続される。
ｎチャンネル型ＭＯＳトランジスタＮO のソース電極は
低位電源線９に、ドレイン電極は入出力端子１０に、ゲ
ート電極は節点Ｎ2 に接続される。ここでトランジスタ
ＮD は、後述するように、浅いディプリーション型トラ
ンジスタで、そのしきい値電圧は−２．０〜−５．０Ｖ
程度に設定されている。
ャンネル型ＭＯＳトランジスタＰOのソース電極は高位
電源線８に、ドレイン電極は節点Ｎ4 に、ゲート電極は
節点ＮI に接続される。ｎチャンネル型ＭＯＳトランジ
スタＮD のソース電極は節点Ｎ4 （トランジスタＰO の
ドレイン電極）に、ドレイン電極は入出力端子１０に、
ゲート電極は定電位端子（電位ＶR ）４に接続される。
ｎチャンネル型ＭＯＳトランジスタＮO のソース電極は
低位電源線９に、ドレイン電極は入出力端子１０に、ゲ
ート電極は節点Ｎ2 に接続される。ここでトランジスタ
ＮD は、後述するように、浅いディプリーション型トラ
ンジスタで、そのしきい値電圧は−２．０〜−５．０Ｖ
程度に設定されている。
【００１１】制御回路３０は、３値制御信号▽ＴＲのＮ
ＯＴ信号とデータ出力信号ＤＯとのＮＡＮＡＤ出力を節
点Ｎ1 に出力し、信号▽ＴＲと信号ＤＯとのＮＯＲ出力
を節点Ｎ2 に出力する。
ＯＴ信号とデータ出力信号ＤＯとのＮＡＮＡＤ出力を節
点Ｎ1 に出力し、信号▽ＴＲと信号ＤＯとのＮＯＲ出力
を節点Ｎ2 に出力する。
【００１２】次に、トランジスタＰO ，ＮD ，ＮO で構
成される出力回路４０の段面の模式図を図２に示す。同
図を参照するとこの出力回路４０では、ｐチャンネル型
ＭＯＳトランジスタＰO は、ｐ型基板５０上に形成され
たｎウェル６０内に形成され、そのソース領域はｐ+ 拡
散層２を介して高位電源線８に接続される。ｎチャンネ
ル型ＭＯＳトランジスタＮD はｐ型基板５０上に形成さ
れ、ソース領域はｎ+拡散層６を介して節点Ｎ4 に接続
され、ドレイン領域はｎ+ 拡散層７を介して入出力端子
１０に接続され、ゲート電極は定電位端子４１に接続さ
れる。ｎチャンネル型ＭＯＳトランジスタＮO はｐ型基
板５０上に形成され、ソース領域はｎ+拡散層５を介し
て低位電源線９にドレイン領域はｎ+ 拡散層７を介して
入出力端子１０に、ゲート電極は節点Ｎ2 （ＮＯＲゲー
ト３２の出力端）に接続される。ｐ型基板５０の電位は
ｐ+ 拡散層５１を介して定位電源電圧ＶSSに固定され
る。入出力端子１０はｎ+ 拡散層のみに接続され、ｐ+
拡散層には接続されない。
成される出力回路４０の段面の模式図を図２に示す。同
図を参照するとこの出力回路４０では、ｐチャンネル型
ＭＯＳトランジスタＰO は、ｐ型基板５０上に形成され
たｎウェル６０内に形成され、そのソース領域はｐ+ 拡
散層２を介して高位電源線８に接続される。ｎチャンネ
ル型ＭＯＳトランジスタＮD はｐ型基板５０上に形成さ
れ、ソース領域はｎ+拡散層６を介して節点Ｎ4 に接続
され、ドレイン領域はｎ+ 拡散層７を介して入出力端子
１０に接続され、ゲート電極は定電位端子４１に接続さ
れる。ｎチャンネル型ＭＯＳトランジスタＮO はｐ型基
板５０上に形成され、ソース領域はｎ+拡散層５を介し
て低位電源線９にドレイン領域はｎ+ 拡散層７を介して
入出力端子１０に、ゲート電極は節点Ｎ2 （ＮＯＲゲー
ト３２の出力端）に接続される。ｐ型基板５０の電位は
ｐ+ 拡散層５１を介して定位電源電圧ＶSSに固定され
る。入出力端子１０はｎ+ 拡散層のみに接続され、ｐ+
拡散層には接続されない。
【００１３】次にトランジスタＮD のしきい値ＶTND の
決定の仕方について述べる。入出力端子１０に高位電源
電位ＶCC以上の電位ＶCHが印加されても節点Ｎ4 がＶCC
以下となる（すなわちｐ+ 拡散層３とｎウェル６０とで
形成されるｐｎ接合が順方向バイアスとならない）為に
は次の式が成り立たたなければならない。
決定の仕方について述べる。入出力端子１０に高位電源
電位ＶCC以上の電位ＶCHが印加されても節点Ｎ4 がＶCC
以下となる（すなわちｐ+ 拡散層３とｎウェル６０とで
形成されるｐｎ接合が順方向バイアスとならない）為に
は次の式が成り立たたなければならない。
【００１４】
【００１５】ここでＶ（Ｎ4 ）は節点Ｎ4 の電位、Ｖ
TND(-VCH) は、基板電位が−ＶCHの時のトランジスタＮ
D のしきい値である。また、データのハイレベル出力時
に入出力端子１０をＶCCレベルにまで振幅させ、トラン
ジスタＮD に十分なオン電流を確保する為には、次の２
式が成りたたなければならない。
TND(-VCH) は、基板電位が−ＶCHの時のトランジスタＮ
D のしきい値である。また、データのハイレベル出力時
に入出力端子１０をＶCCレベルにまで振幅させ、トラン
ジスタＮD に十分なオン電流を確保する為には、次の２
式が成りたたなければならない。
【００１６】
【００１７】
【００１８】ここでＶTND(-VCC) は基板電位が−ＶCCの
時のトランジスタＮD のしきい値電圧、ＩDND はトラン
ジスタＮD の飽和領域ドレイン電流、Ｌはトランジスタ
ＮDのゲート長、Ｗはゲート幅、μe は基板表面におけ
る電子の実効的な移動度、εはゲート絶縁膜の誘電率、
ｔOXはゲート絶縁膜厚である。式，より、次の式が
導びかれる。
時のトランジスタＮD のしきい値電圧、ＩDND はトラン
ジスタＮD の飽和領域ドレイン電流、Ｌはトランジスタ
ＮDのゲート長、Ｗはゲート幅、μe は基板表面におけ
る電子の実効的な移動度、εはゲート絶縁膜の誘電率、
ｔOXはゲート絶縁膜厚である。式，より、次の式が
導びかれる。
【００１９】
【００２０】いま、定電位ＶR ＝０Ｖ，ＶCC＝３．３
Ｖ，ＶCH＝５．０Ｖとすると、式，（４）はそれぞれ
次の様になる。
Ｖ，ＶCH＝５．０Ｖとすると、式，（４）はそれぞれ
次の様になる。
【００２１】
【００２２】
【００２３】すなわち、
【００２４】
【００２５】
【００２６】電流を確保する為には、式により、トラ
ンジスタＮD のしきい値電圧を十分低くしなければなら
ないが、下限は式によって制限される。今、基板電位
が０Ｖの時のトランジスタＮD のしきい値電圧ＶTND(O)
を−４．０Ｖ程度に設定しておけば、例えばＶTND(-5)
＝−３．０Ｖ、ＶTND(-3.3) ＝−３．４Ｖ程度となり、
式，を共に満たせる。
ンジスタＮD のしきい値電圧を十分低くしなければなら
ないが、下限は式によって制限される。今、基板電位
が０Ｖの時のトランジスタＮD のしきい値電圧ＶTND(O)
を−４．０Ｖ程度に設定しておけば、例えばＶTND(-5)
＝−３．０Ｖ、ＶTND(-3.3) ＝−３．４Ｖ程度となり、
式，を共に満たせる。
【００２７】次に、各節点の電圧波形をタイミングチャ
ートを用いて説明する。図３は、ＶCC＝３．３Ｖ、外部
からの入力信号振幅５．０Ｖ、ＶTND(O)＝−４．０Ｖ、
ＶR＝０Ｖの時の各節点の電圧波形図である。入力モー
ドの時は、先に説明した様に▽ＴＲ＝“Ｈ”で、節点Ｎ
1 の電位は３．３Ｖ、節点Ｎ2 の電位は０Ｖに保たれて
いる。外部からの入力信号の電位が０Ｖから５．０Ｖに
なり入出力端子１０の電位も０Ｖから５．０Ｖになる
と、節点Ｎ4 の電位はＶTND(-5) ＝−３．０Ｖであるの
で、Ｖ(N4)＝３．０Ｖとなる。入力回路２０のトランジ
スタＰI はオフ、トランジスタＮI はオンとなるのでデ
ータ入力端子１１に表われる信号▽ＤＩは３．３Ｖから
ＯＶへ変化する。次に、外部からの入力信号の電位が
５．０Ｖから０Ｖになり入出力端子１０の電位も５．０
Ｖから０Ｖになると、トランジスタＮD では、（ゲート
電位）−（しきい値電圧）＝ＶR −ＶTND(O)＝４．０Ｖ
となり、トランジスタＮD はオンし、節点Ｎ4 の電位は
３．０Ｖから０Ｖへ落ちる。入力回路２０のトランジス
タＰI はオンしトランジスタＮI からオフして、信号▽
ＤＩは０Ｖから３．３Ｖへと変化する。
ートを用いて説明する。図３は、ＶCC＝３．３Ｖ、外部
からの入力信号振幅５．０Ｖ、ＶTND(O)＝−４．０Ｖ、
ＶR＝０Ｖの時の各節点の電圧波形図である。入力モー
ドの時は、先に説明した様に▽ＴＲ＝“Ｈ”で、節点Ｎ
1 の電位は３．３Ｖ、節点Ｎ2 の電位は０Ｖに保たれて
いる。外部からの入力信号の電位が０Ｖから５．０Ｖに
なり入出力端子１０の電位も０Ｖから５．０Ｖになる
と、節点Ｎ4 の電位はＶTND(-5) ＝−３．０Ｖであるの
で、Ｖ(N4)＝３．０Ｖとなる。入力回路２０のトランジ
スタＰI はオフ、トランジスタＮI はオンとなるのでデ
ータ入力端子１１に表われる信号▽ＤＩは３．３Ｖから
ＯＶへ変化する。次に、外部からの入力信号の電位が
５．０Ｖから０Ｖになり入出力端子１０の電位も５．０
Ｖから０Ｖになると、トランジスタＮD では、（ゲート
電位）−（しきい値電圧）＝ＶR −ＶTND(O)＝４．０Ｖ
となり、トランジスタＮD はオンし、節点Ｎ4 の電位は
３．０Ｖから０Ｖへ落ちる。入力回路２０のトランジス
タＰI はオンしトランジスタＮI からオフして、信号▽
ＤＩは０Ｖから３．３Ｖへと変化する。
【００２８】出力モードの時は、▽ＴＲ＝“Ｌ”であ
り、節点Ｎ1 ／Ｎ2 には信号ＤＯのＮＯＴ信号が出力さ
れる。従って、信号ＤＯが“Ｌ”から“Ｈ”に変化する
と、接点Ｎ1 ／Ｎ2 は“Ｈ”から“Ｌ”、すなわち、
３．３Ｖから０Ｖへ変化する。この時、トランジスタＰ
0 はオンしトランジスタＮ0 がオフして、節点Ｎ4 は
３．３Ｖから０Ｖへ変化する。この時、トランジスタＰ
0 はオンしトランジスタＮ0がオフして、節点Ｎ4 は
３．３Ｖへチャージアップされる。この時、トランジス
タＮD では、（ゲート電圧）−（しきい値電圧）＝ＶR
−ＶTND(-3.3) ＝３．４Ｖであるので、トランジスタＮ
D がオンし、入出力端子１０は３．３Ｖまでチャージア
ップされる。
り、節点Ｎ1 ／Ｎ2 には信号ＤＯのＮＯＴ信号が出力さ
れる。従って、信号ＤＯが“Ｌ”から“Ｈ”に変化する
と、接点Ｎ1 ／Ｎ2 は“Ｈ”から“Ｌ”、すなわち、
３．３Ｖから０Ｖへ変化する。この時、トランジスタＰ
0 はオンしトランジスタＮ0 がオフして、節点Ｎ4 は
３．３Ｖから０Ｖへ変化する。この時、トランジスタＰ
0 はオンしトランジスタＮ0がオフして、節点Ｎ4 は
３．３Ｖへチャージアップされる。この時、トランジス
タＮD では、（ゲート電圧）−（しきい値電圧）＝ＶR
−ＶTND(-3.3) ＝３．４Ｖであるので、トランジスタＮ
D がオンし、入出力端子１０は３．３Ｖまでチャージア
ップされる。
【００２９】信号ＤＯが“Ｌ”になると、節点Ｎ1 ／Ｎ
2 も“Ｈ”すなわち３．３Ｖになり、トランジスタＰO
はオフしトランジスタＮO がオンして入出力端子１０も
０Ｖへディスチャージされる。トランジスタＮD はオン
のままであるので、節点Ｎ4も０Ｖへディスチャージさ
れる。入出力端子１０の振幅は３．３Ｖであるが、入出
力の標準レベルがＴＴレベル（ＶIL＝０．８ＶＶIH＝
２．４Ｖ）であるので、問題はない。
2 も“Ｈ”すなわち３．３Ｖになり、トランジスタＰO
はオフしトランジスタＮO がオンして入出力端子１０も
０Ｖへディスチャージされる。トランジスタＮD はオン
のままであるので、節点Ｎ4も０Ｖへディスチャージさ
れる。入出力端子１０の振幅は３．３Ｖであるが、入出
力の標準レベルがＴＴレベル（ＶIL＝０．８ＶＶIH＝
２．４Ｖ）であるので、問題はない。
【００３０】尚規準となる定電位ＶR を高位電源電位Ｖ
CCあるいはそれ以外の値に設定しても、トランジスタＮ
D のしきい値電圧をその分シフトさせれば、上に述べた
と同様の効果を得ることができる。
CCあるいはそれ以外の値に設定しても、トランジスタＮ
D のしきい値電圧をその分シフトさせれば、上に述べた
と同様の効果を得ることができる。
【００３１】次に、本発明の第２の実施例について説明
する。図４は本発明の第２の実施例の回路図を示す。図
１に示した第１の実施例との相違点は、トランジスタＮ
D のゲート電極に制御信号▽ＴＲを入力する点である。
入力モード時すなわち制御信号▽ＴＲの電位が０Ｖの時
は、第１の実施例と全く同じ動作をする。出力モード時
は、▽ＴＲの電位が３．３Ｖとなり、トランジスタＮD
のゲート電位は３．３Ｖになる。したがって、トランジ
スタＮD のドレイン電流ＩDND は、飽和領域では
する。図４は本発明の第２の実施例の回路図を示す。図
１に示した第１の実施例との相違点は、トランジスタＮ
D のゲート電極に制御信号▽ＴＲを入力する点である。
入力モード時すなわち制御信号▽ＴＲの電位が０Ｖの時
は、第１の実施例と全く同じ動作をする。出力モード時
は、▽ＴＲの電位が３．３Ｖとなり、トランジスタＮD
のゲート電位は３．３Ｖになる。したがって、トランジ
スタＮD のドレイン電流ＩDND は、飽和領域では
【００３２】
【００３３】となり、ＶTND(-3.3) ＝−３．４Ｖとする
と、第１の実施例に比べて約４倍の電流を流せることに
なる。つまり、入出力端子１０のチャージアップの時間
を約１／４に減らすことができる。
と、第１の実施例に比べて約４倍の電流を流せることに
なる。つまり、入出力端子１０のチャージアップの時間
を約１／４に減らすことができる。
【００３４】
【発明の効果】以上説明したように本発明は、入出力回
路中の出力回路の最終段の構成を、高位電源線と入出力
端子との間にｐチャンネル型ＭＯＳトランジスタとｎチ
ャンネル・ディプリーション型ＭＯＳトランジスタを直
列に接続し、低位電源線と入出力端子との間にｎチャン
ネル型ＭＯＳトランジスタを接続した構成にしている。
路中の出力回路の最終段の構成を、高位電源線と入出力
端子との間にｐチャンネル型ＭＯＳトランジスタとｎチ
ャンネル・ディプリーション型ＭＯＳトランジスタを直
列に接続し、低位電源線と入出力端子との間にｎチャン
ネル型ＭＯＳトランジスタを接続した構成にしている。
【００３５】これにより本発明によれば、ｎチャンネル
・ディプリーション型ＭＯＳトランジスタのしきい値電
圧を適当にえらぶ事により、外部から高位電源電位（Ｖ
CC）以上の振幅の信号が入力された場合でも、ｐチャン
ネル型ＭＯＳトランジスタとｎチャンネル・ディプリー
ション型ＭＯＳトランジスタとの接点の電位をＶCC以下
におさえる事ができるので、ｐチャンネル型ＭＯＳトラ
ンジスタのドレイン領域（ｐ+ 拡散層）とｎウェル層と
のｐｎ接合が順方向にバイアスされることをふせぎ、入
出力端子にＶCC以上の振幅信号を入力することができ
る。
・ディプリーション型ＭＯＳトランジスタのしきい値電
圧を適当にえらぶ事により、外部から高位電源電位（Ｖ
CC）以上の振幅の信号が入力された場合でも、ｐチャン
ネル型ＭＯＳトランジスタとｎチャンネル・ディプリー
ション型ＭＯＳトランジスタとの接点の電位をＶCC以下
におさえる事ができるので、ｐチャンネル型ＭＯＳトラ
ンジスタのドレイン領域（ｐ+ 拡散層）とｎウェル層と
のｐｎ接合が順方向にバイアスされることをふせぎ、入
出力端子にＶCC以上の振幅信号を入力することができ
る。
【図１】本発明の第１の実施例の回路図である。
【図２】図１に示す回路を集積回路化したときの出力回
路の部分の構造を示す模式的断面図である。
路の部分の構造を示す模式的断面図である。
【図３】図１に示す回路の動作を説明するためのタイミ
ングチャート図である。
ングチャート図である。
【図４】本発明の第２の実施例の回路図である。
【図５】分図（ａ）は、従来の入出力回路の一例の回路
図である。分図（ｂ）は、分図（ａ）に示す入出力回路
の動作を説明するためのタイミングチャート図である。
図である。分図（ｂ）は、分図（ａ）に示す入出力回路
の動作を説明するためのタイミングチャート図である。
２，３，５１ ｐ+ 拡散層 ４，５，６，７，６１ ｎ+ 拡散層 ８ 高位電源線 ９ 低位電源線 １０ 入出力端子 １１ 入力データ端子 ２０ 入力回路 ３０ 制御回路 ３１ ＮＡＮＤゲート ３２ ＮＯＲゲート ４０ 出力回路 ４１ 定電位端子 ５０ ｐ型基板 ６０ ｎウェル
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/08 Ｃ 9184−5Ｊ 17/693 Ｚ 7436−5Ｊ 19/003 Ｅ 8941−5Ｊ
Claims (2)
- 【請求項１】 ＣＭＯＳインバータ構成の入力回路と、
ソース電極が高位電源線に接続されたｐチャンネル型の
第１のＭＯＳトランジスタとソース電極が低位電源線に
接続されたｎチャンネル型の第２のＭＯＳトランジスタ
とを含むＣＭＯＳインバータ構成の出力回路と、外部に
出力すべきデータ信号と外部からの制御信号とを入力と
し前記第１のＭＯＳトランジスタの導通状態を制御する
第１の制御信号と前記第２のＭＯＳトランジスタの導通
状態を制御する第２の制御信号とを発生し前記外部から
の制御信号に応じて入力モードと出力モードとを切り換
える制御回路とを備え、外部への信号の出力および外部
からの信号の入力を単一の入出力端子を介して行なうよ
うに構成された入出力回路において、 前記出力回路を、前記第１のＭＯＳトランジスタと、前
記第２のＭＯＳトランジスタと、ソース電極が前記第１
のドレイン電極に接続されドレイン電極が前記第２のＭ
ＯＳトランジスタのドレイン電極に接続されゲート電極
に外部から所定の定電圧が入力されるｎチャンネル型で
ディプリーション型の第３のＭＯＳトランジスタとで構
成し、 前記第２のＭＯＳトランジスタと前記第３のＭＯＳトラ
ンジスタの共通のドレイン電極を前記入出力端子に接続
したことを特徴とする入出力回路。 - 【請求項２】 請求項１記載の入出力回路において、 前記第３のＭＯＳトランジスタは、ゲート電極に外部か
ら前記所定の定電圧が入力されるのに替えて、 前記入力モード時には前記低位電源線の電位が入力さ
れ、前記出力モード時には前記高位電源線の電位が入力
されるように構成したことを特徴とする入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5016009A JPH06232728A (ja) | 1993-02-03 | 1993-02-03 | 入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5016009A JPH06232728A (ja) | 1993-02-03 | 1993-02-03 | 入出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232728A true JPH06232728A (ja) | 1994-08-19 |
Family
ID=11904596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5016009A Pending JPH06232728A (ja) | 1993-02-03 | 1993-02-03 | 入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232728A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002135104A (ja) * | 2000-10-30 | 2002-05-10 | Hitachi Ltd | 出力回路および入力回路 |
| JP2014079007A (ja) * | 2009-07-03 | 2014-05-01 | Seiko Instruments Inc | Ｃｍｏｓ入力バッファ回路 |
-
1993
- 1993-02-03 JP JP5016009A patent/JPH06232728A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002135104A (ja) * | 2000-10-30 | 2002-05-10 | Hitachi Ltd | 出力回路および入力回路 |
| JP2014079007A (ja) * | 2009-07-03 | 2014-05-01 | Seiko Instruments Inc | Ｃｍｏｓ入力バッファ回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000829 |