JPH0382151A - Ｍｏｓ型半導体集積回路 - Google Patents
Ｍｏｓ型半導体集積回路Info
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- 230000007423 decrease Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
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- 238000013459 approach Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、ＭＯＳ型半導体集積回路に関し、特に高速で
且つ低消費電力のＭＯＳ型半導体集積回路に関する。
且つ低消費電力のＭＯＳ型半導体集積回路に関する。
［従来の技術］
ＭＯＳ型半導体集積回路では、そのしきい値電圧の設定
値を変化させると、次のような回路動作状態の変化があ
る。即ち、ＭＯＳトランジスタのしきい値が大きい場合
には、ＭＯＳトランジスタの駆動電流が減少し、回″蕗
の動作速度が低下する。
値を変化させると、次のような回路動作状態の変化があ
る。即ち、ＭＯＳトランジスタのしきい値が大きい場合
には、ＭＯＳトランジスタの駆動電流が減少し、回″蕗
の動作速度が低下する。
これは、飽和領域のドレイン電流がゲート電圧としきい
値電圧の差の２乗にほぼ比例するというＭＯＳトランジ
スタの特性によるものである。一方、ＭＯＳトランジス
タのしきい値が小さい場合には、回路の動作速度は向上
するものの、ゲート・ソース間電圧がＯｖのときに流れ
るサブスレッシロルド電流が増加するため、インバータ
回路及びＮＡＮＤ回路等を構成するＭＯＳトランジスタ
がオフであっても、電源−接地電位間に流れる電流が増
加し、集積回路全体の消費電力が増加する。
値電圧の差の２乗にほぼ比例するというＭＯＳトランジ
スタの特性によるものである。一方、ＭＯＳトランジス
タのしきい値が小さい場合には、回路の動作速度は向上
するものの、ゲート・ソース間電圧がＯｖのときに流れ
るサブスレッシロルド電流が増加するため、インバータ
回路及びＮＡＮＤ回路等を構成するＭＯＳトランジスタ
がオフであっても、電源−接地電位間に流れる電流が増
加し、集積回路全体の消費電力が増加する。
このため、従来のＭＯ８半導体集積回路では、高速性と
低消費電力性の両者を考慮してしきい値電圧が設定され
ている。
低消費電力性の両者を考慮してしきい値電圧が設定され
ている。
［発明が解決しようとする課題］
しかしながら、上述した従来のＭＯ８型半導体集積回路
では、しきい値を大きくすると回路の動作速度が低下し
、しきい値を小さくすると回路の消費電力が増すため、
高速性と低消費電力性という半導体集積回路の２つの目
標性能を程々に満足させる程度のしきい値電圧にしか設
定することができず、両性能を共に満足させることが難
しいという問題点があった。
では、しきい値を大きくすると回路の動作速度が低下し
、しきい値を小さくすると回路の消費電力が増すため、
高速性と低消費電力性という半導体集積回路の２つの目
標性能を程々に満足させる程度のしきい値電圧にしか設
定することができず、両性能を共に満足させることが難
しいという問題点があった。
本発明はかかる問題点に鑑みてなされたものであって、
高速性に優れ、しかも消費電力が小さいＭＯ８型半導体
集積回路を提供することを目的とする。
高速性に優れ、しかも消費電力が小さいＭＯ８型半導体
集積回路を提供することを目的とする。
［課題を解決するための手段］
本発明に係るＭＯ３型半導体集積回路は、ＭＯＳトラン
ジスタにて構成され、データが入出力される活性状態と
内部状態のみが保持される待機状態の少なくとも２状態
を有する内部回路と、この内部回路を構成する前記ＭＯ
８）ランジスクに対し前記待機状態で前記活性状態より
も大きなソース・基板開通バイアス電圧を印加する基板
バイアス発生回路とを具備したことを特徴とする。
ジスタにて構成され、データが入出力される活性状態と
内部状態のみが保持される待機状態の少なくとも２状態
を有する内部回路と、この内部回路を構成する前記ＭＯ
８）ランジスクに対し前記待機状態で前記活性状態より
も大きなソース・基板開通バイアス電圧を印加する基板
バイアス発生回路とを具備したことを特徴とする。
また、ＭＯＳトランジスタがＰ型又はＮ型半導体ウェル
中に形成されている場合には、上記ソース・基板間逆バ
イアス電圧を印加する基板バイアス発生回路の代わりに
ソース・ウェル間逆バイアス電圧を印加するウェルバイ
アス発生回路が設けられる。
中に形成されている場合には、上記ソース・基板間逆バ
イアス電圧を印加する基板バイアス発生回路の代わりに
ソース・ウェル間逆バイアス電圧を印加するウェルバイ
アス発生回路が設けられる。
［作用］
本発明によれば、内部回路が待機状態のときには、活゛
性状態のときよりも大きなソース・基板間違バイアス？
Ｉｔ圧又はソース・ウェル間逆バイアス電圧が印加され
る。このため、内部回路が待機状態のときには、基板又
はウェルに印加される逆バイアス電圧が大きいので、ト
ランジスタのしきい値が大きくなり、トランジスタの駆
動電流が減少する。一方、内部回路が活性状態のときに
は、基板又はウェルに印加される逆バイアス電圧が小さ
くなるので、トランジスタのしきい値が低下し、トラン
ジスタの駆動電流が増大・する。このため、トランジス
タの動作速度が向上する。
性状態のときよりも大きなソース・基板間違バイアス？
Ｉｔ圧又はソース・ウェル間逆バイアス電圧が印加され
る。このため、内部回路が待機状態のときには、基板又
はウェルに印加される逆バイアス電圧が大きいので、ト
ランジスタのしきい値が大きくなり、トランジスタの駆
動電流が減少する。一方、内部回路が活性状態のときに
は、基板又はウェルに印加される逆バイアス電圧が小さ
くなるので、トランジスタのしきい値が低下し、トラン
ジスタの駆動電流が増大・する。このため、トランジス
タの動作速度が向上する。
このように、本発咀によれば、内部回路が待機状態であ
るか活性状態であるかによって、基板又はウェルの逆バ
イアス電圧を変化させることにより、待機状態では消費
電力を抑制し、活性状態では動作速度を向上させるよう
にしているので、全体として高速性及び低消費電力性を
高めることができる。
るか活性状態であるかによって、基板又はウェルの逆バ
イアス電圧を変化させることにより、待機状態では消費
電力を抑制し、活性状態では動作速度を向上させるよう
にしているので、全体として高速性及び低消費電力性を
高めることができる。
［実施例コ
以下、添付の図面を参照しながら本発明の実施例につい
て説明する。
て説明する。
第１図は本発明の第１の実施例に係るＭＯ８型半導体集
積回路のブロック図である。
積回路のブロック図である。
ＭＯ８型半導体集積回路１の内部には、内部回路２と基
板バイアス発生回路３とが設けられている。内部回路２
は、例えばＣＭＯＳインバータ回路からなる入出力回路
等から構成されており、集積回路ｌの外部に引き出され
たデータＩ１０端子４に接続されたものとなっている。
板バイアス発生回路３とが設けられている。内部回路２
は、例えばＣＭＯＳインバータ回路からなる入出力回路
等から構成されており、集積回路ｌの外部に引き出され
たデータＩ１０端子４に接続されたものとなっている。
基板バイアス発生回路３は、内部回路２の内部状態に応
じて異なる基板バイアス電圧を発生させるもので、チ・
ノブセレクト端子５によって、その発生バイアス電圧が
制御されるものとなっている。即ち、この基板バイアス
発生回路３は、例えば内部回路２を構成するＮチャネル
ＭＯＳトランジスタのソース電位がＯＶであるとすると
、このトランジスタが形成されたＰ型半導体基板に、活
性状態ではＯｖの基板バイアスが、また、待機状態では
一３Ｖの基板バイアスが印加されるように、Ｏｖ及び−
３Ｖの基板バイアスを発生する。
じて異なる基板バイアス電圧を発生させるもので、チ・
ノブセレクト端子５によって、その発生バイアス電圧が
制御されるものとなっている。即ち、この基板バイアス
発生回路３は、例えば内部回路２を構成するＮチャネル
ＭＯＳトランジスタのソース電位がＯＶであるとすると
、このトランジスタが形成されたＰ型半導体基板に、活
性状態ではＯｖの基板バイアスが、また、待機状態では
一３Ｖの基板バイアスが印加されるように、Ｏｖ及び−
３Ｖの基板バイアスを発生する。
次に、このように構成されたＭＯ８型半導体集積回路の
動作について説明する。
動作について説明する。
第２図は、ＮチャネルＭＯＳトランジスタの基板バイア
スとしてＯｖと一３Ｖを夫々印加した場合のドレイン電
圧に対するドレイン電流を、また、第３図は同じくゲー
ト電圧に対するドレイン電流を夫々示した図である。基
板バイアスがＯＶのときには、トランジスタのしきい値
電圧が、例えばＯｖから０．５Ｖと低いので、トランジ
スタの駆動電流が大きくなる。これに対し、基板バイア
スが一３Ｖのときには、トランジスタのしきい値電圧が
、例えば０．５Ｖから１．ＯＶと上昇するので、トラン
ジスタの駆動電流が小さくなる。
スとしてＯｖと一３Ｖを夫々印加した場合のドレイン電
圧に対するドレイン電流を、また、第３図は同じくゲー
ト電圧に対するドレイン電流を夫々示した図である。基
板バイアスがＯＶのときには、トランジスタのしきい値
電圧が、例えばＯｖから０．５Ｖと低いので、トランジ
スタの駆動電流が大きくなる。これに対し、基板バイア
スが一３Ｖのときには、トランジスタのしきい値電圧が
、例えば０．５Ｖから１．ＯＶと上昇するので、トラン
ジスタの駆動電流が小さくなる。
本実施例においては、内部回路２が活性状態のとき、つ
まりチップセレクト端子５がイネーブル状態になったと
き、基板バイアス発生回路３からＯｖの基板バイアスが
出力されるので、ドレイン電流が増して内部回路２のＮ
チャネルＭＯＳトランジスタの動作を高速にすることが
できる。この場合、第３図に示すように、ゲート電圧が
ＯＶでも、１Ｏ−１０Ａ程度のサブスレッシロルド電流
が流れてしまう。しかしながら、このとき内部回路２は
活性状態であり、充放電電流が大きいため、サブスレッ
シロルド電流による消費電流の増大の影響は非常に小さ
い。
まりチップセレクト端子５がイネーブル状態になったと
き、基板バイアス発生回路３からＯｖの基板バイアスが
出力されるので、ドレイン電流が増して内部回路２のＮ
チャネルＭＯＳトランジスタの動作を高速にすることが
できる。この場合、第３図に示すように、ゲート電圧が
ＯＶでも、１Ｏ−１０Ａ程度のサブスレッシロルド電流
が流れてしまう。しかしながら、このとき内部回路２は
活性状態であり、充放電電流が大きいため、サブスレッ
シロルド電流による消費電流の増大の影響は非常に小さ
い。
また、内部回路２が待機状態のとき、つまりチップセレ
クト端子５がディスエーブル状態になったとき、基板バ
イアス発生回路３から一３ｖの基板バイアスが出力され
るので、内部回路２のサブスレッシ日ルド電流を１Ｏ−
１２Ａ以下にすることができる。このため、待機状態で
の消費電力を十分に小さくすることができる。この場合
、トランジスタの動作速度は低下するが、待機状態であ
るため、内部回路は動作しないので、なんら問題はない
。
クト端子５がディスエーブル状態になったとき、基板バ
イアス発生回路３から一３ｖの基板バイアスが出力され
るので、内部回路２のサブスレッシ日ルド電流を１Ｏ−
１２Ａ以下にすることができる。このため、待機状態で
の消費電力を十分に小さくすることができる。この場合
、トランジスタの動作速度は低下するが、待機状態であ
るため、内部回路は動作しないので、なんら問題はない
。
このように、本実施例の回路によれば、活性状態時のし
きい値電圧を低くして高速の回路動作を実現すると共に
、待機状態時のサブスレッシロルド電流の低減により、
従来に比べ、３桁程度待機状態での消費電力を低減する
ことができる。
きい値電圧を低くして高速の回路動作を実現すると共に
、待機状態時のサブスレッシロルド電流の低減により、
従来に比べ、３桁程度待機状態での消費電力を低減する
ことができる。
なお、上記基板バイアス発生回路３は、特に待機状態で
絶対値的に大きな基板バイアス値を発生するので、その
際の消費電力が問題となるが、待機状態では内部回路２
が動作しないので、基板バイアス発生回路３の負荷は極
めて小さい。このため、基板バイアス発生回路３を動作
させることによる消費電力の増大は殆ど無視することが
できる。
絶対値的に大きな基板バイアス値を発生するので、その
際の消費電力が問題となるが、待機状態では内部回路２
が動作しないので、基板バイアス発生回路３の負荷は極
めて小さい。このため、基板バイアス発生回路３を動作
させることによる消費電力の増大は殆ど無視することが
できる。
ところで、ＭＯ８型半導体集積回路は、年々その素子寸
法が縮小され、より高集積化されている。
法が縮小され、より高集積化されている。
そのため、ゲート酸化膜の膜厚が１０ｎｍ以下のものも
作られるようになってきた。この場合、ゲート酸化膜の
耐圧も低下するので、信頼性確保のために電源電圧を従
来の５Ｖから３Ｖ程度に低下させる必要がある。ところ
が、前述したように、ＭＯＳトランジスタの飽和領域の
ドレイン電流は、ゲートｍ圧としきい値電圧の差の２乗
にほぼ比例する。よって、しきい値電圧を一定にすると
、電源電圧がしきい値電圧に近付いた場合、ドレイン電
流は急激に小さくなり、回路速度が極端に低下する。
作られるようになってきた。この場合、ゲート酸化膜の
耐圧も低下するので、信頼性確保のために電源電圧を従
来の５Ｖから３Ｖ程度に低下させる必要がある。ところ
が、前述したように、ＭＯＳトランジスタの飽和領域の
ドレイン電流は、ゲートｍ圧としきい値電圧の差の２乗
にほぼ比例する。よって、しきい値電圧を一定にすると
、電源電圧がしきい値電圧に近付いた場合、ドレイン電
流は急激に小さくなり、回路速度が極端に低下する。
この点、第１図に示したＭＯ８型半導体集積回路によれ
ば、活性状態でしきい値電圧を小さくすることができる
ので、従来に比べ、より低い電源電圧まで急激なドレイ
ン電流の減少が起こらず、極端な回路速度の低下を防ぐ
ことができる。
ば、活性状態でしきい値電圧を小さくすることができる
ので、従来に比べ、より低い電源電圧まで急激なドレイ
ン電流の減少が起こらず、極端な回路速度の低下を防ぐ
ことができる。
第４図は本発明の第２の実施例に係るＭＯ８型半導体集
積回路の構成を示すブロック図である。
積回路の構成を示すブロック図である。
ＭＯ３型半導体集積回路１１の内部には、第１の内部回
路１２と、第２の内部回路１３と、基板バイアス発生回
路１４とが設けられている。第１の内部回路１２と第２
の内部回路１３には、夫々データＩ１０端子１５．１６
が接続されている。
路１２と、第２の内部回路１３と、基板バイアス発生回
路１４とが設けられている。第１の内部回路１２と第２
の内部回路１３には、夫々データＩ１０端子１５．１６
が接続されている。
また、第１の内部回路１２と第２の内部回路１３とは、
その基板又はウェルが互いに分離されており、それらの
間はデータの送受信が行えるように接続されている。基
板バイアス発生回路１４は、活性状態・待機状態選択端
子１７に入力される信号に応じて２種類の基板バイアス
電圧を発生させる。
その基板又はウェルが互いに分離されており、それらの
間はデータの送受信が行えるように接続されている。基
板バイアス発生回路１４は、活性状態・待機状態選択端
子１７に入力される信号に応じて２種類の基板バイアス
電圧を発生させる。
この回路では、第１の内部回路１２はチップ内で特に高
速動作を要求され、第２の内部回路１３は比較的低速の
回路動作でもよいとすると、基板バイアス発生回路１４
は、第１の内部回路１２に対してだけ、その待機時に絶
対値的に大きな基板バイアス電圧を発生させる。
速動作を要求され、第２の内部回路１３は比較的低速の
回路動作でもよいとすると、基板バイアス発生回路１４
は、第１の内部回路１２に対してだけ、その待機時に絶
対値的に大きな基板バイアス電圧を発生させる。
この回路によれば、内部回路全体に対して基板バイアス
を切り替える場合に比べ、ＭＯＳトランジスタのサブス
レッシミルド電流を小さくすることができるので、活性
状態での消費電力を、より低減することができる。
を切り替える場合に比べ、ＭＯＳトランジスタのサブス
レッシミルド電流を小さくすることができるので、活性
状態での消費電力を、より低減することができる。
なお、上記の各実施例では、基板バイアス発生回路を使
用したが、制御すべきＮ型又はＰ型ＭＯＳトランジスタ
がＰ型又はＮ型ウェルに形成されている場合には、この
Ｐ型又はＮ型ウェルに対して逆バイアス電圧を発生させ
る回路が使用される。
用したが、制御すべきＮ型又はＰ型ＭＯＳトランジスタ
がＰ型又はＮ型ウェルに形成されている場合には、この
Ｐ型又はＮ型ウェルに対して逆バイアス電圧を発生させ
る回路が使用される。
そして、この場合にも本発明の効果を奏することは言う
までもない。
までもない。
［発明の効果コ
以上述べたように、本発明は内部回路が活性状態である
場合と、待機状態である場合とで、その基板又はウェル
バイアスを適応的に変化させるようにしたので、活性状
態では高速の回路動作を実現すると共に、待機状態では
消費電力の低減を図ることができ、全体として高速で、
且つ低消費電力のＭＯＳ型半導体集積回路を提供するこ
とができる。
場合と、待機状態である場合とで、その基板又はウェル
バイアスを適応的に変化させるようにしたので、活性状
態では高速の回路動作を実現すると共に、待機状態では
消費電力の低減を図ることができ、全体として高速で、
且つ低消費電力のＭＯＳ型半導体集積回路を提供するこ
とができる。
第１図は本発明の第１の実施例に係るＭＯＳ型半導体集
積回路のブロック図、第２図はＭＯＳトランジスタのド
レイン電流の特性図、第３図はＭＯＳトランジスタのサ
ブスレッシロルド電流の特性図、第４図は本発明の第２
の実施例に係るＭＯＳ型半導体集積回路のブロック図で
ある。
積回路のブロック図、第２図はＭＯＳトランジスタのド
レイン電流の特性図、第３図はＭＯＳトランジスタのサ
ブスレッシロルド電流の特性図、第４図は本発明の第２
の実施例に係るＭＯＳ型半導体集積回路のブロック図で
ある。
Claims (2)
- （１）ＭＯＳトランジスタにて構成され、データが入出
力される活性状態と内部状態のみが保持される待機状態
の少なくとも２状態を有する内部回路と、この内部回路
を構成する前記ＭＯＳトランジスタに対し前記待機状態
で前記活性状態よりも大きなソース・基板間逆バイアス
電圧を印加する基板バイアス発生回路とを具備したこと
を特徴とするＭＯＳ型半導体集積回路。 - （２）ＭＯＳトランジスタにて構成され、データが入出
力される活性状態と内部状態のみが保持される待機状態
の少なくとも２状態を有する内部回路と、この内部回路
を構成する前記ＭＯＳトランジスタに対し前記待機状態
で前記活性状態よりも大きなソース・ウェル間逆バイア
ス電圧を印加するウェルバイアス発生回路とを具備した
ことを特徴とするＭＯＳ型半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01219427A JP3105512B2 (ja) | 1989-08-25 | 1989-08-25 | Ｍｏｓ型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01219427A JP3105512B2 (ja) | 1989-08-25 | 1989-08-25 | Ｍｏｓ型半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0382151A true JPH0382151A (ja) | 1991-04-08 |
| JP3105512B2 JP3105512B2 (ja) | 2000-11-06 |
Family
ID=16735227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01219427A Expired - Lifetime JP3105512B2 (ja) | 1989-08-25 | 1989-08-25 | Ｍｏｓ型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3105512B2 (ja) |
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Families Citing this family (1)
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| JP2004165649A (ja) | 2002-10-21 | 2004-06-10 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
-
1989
- 1989-08-25 JP JP01219427A patent/JP3105512B2/ja not_active Expired - Lifetime
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