KR0120926B1 - 반도체 집적회로 장치 및 그 제조방법 - Google Patents

반도체 집적회로 장치 및 그 제조방법

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KR0120926B1
KR0120926B1 KR1019880014537A KR880014537A KR0120926B1 KR 0120926 B1 KR0120926 B1 KR 0120926B1 KR 1019880014537 A KR1019880014537 A KR 1019880014537A KR 880014537 A KR880014537 A KR 880014537A KR 0120926 B1 KR0120926 B1 KR 0120926B1
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미다 가쓰시게
가부시기가이샤 히다찌세이사꾸쇼
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Abstract

내용없음

Description

반도체 집적회로 장치 및 그 제조방법
제1도는 본 발명의 세로형 마스크 ROM의 메모리셀부 및 그 주변부의 등가회로도.
제2도는 본 발명의 세로형 마스크 ROM의 메모리셀 어레이의 주요부의 평면도.
제3도는 본 발명의 세로형 마스크 ROM의 메모리셀의 구성을 나타내는 주요부의 단면도.
제4도 내지 제8도는 본 발명의 세로형 마스크 ROM의 제조방법을 설명하기 위한 각 제조공정마다의 주요부의 단면도.
제9도 및 제10도는 본 발명의 세로형 마스크 ROM의 제조방법의 다른 실시예를 나타내는 도면.
제11도는 본 발명의 세로형 마스크 ROM을 탑재한 마이크로 컴퓨터의 블록도.
제12도는 메모리셀의 MISFET M1~M4의 찬넬부의 확대도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 4,6 : 게이트 절연막
5,7 : 게이트 전극 8 : 반도체 영역
9 : 정보의 라이트용 분순물 11 : 접속구멍
14 : 정보의 라이트용 불순물 도입 마스크 14A : 열린구멍부
18 :본딩패드
본 발명은 반도체 집적회로 장치 및 그 제조방법에 관한 것으로서, 특히 마스크 ROM을 갖는 반도체 집접회로 장치와 그 제조방법에 적용해서 유효한 기술에 관한 것이다.
마스크 ROM에는 고속하면에서 유리한 가로형 마스크 ROM과 고집적화면에서 유리한 세로형 마스크 ROM이 있다.
세로형 마스크 ROM 분야에서는 고집접화를 위해서 2층 게이트 구조 (멀티 게이트 구조)를 채택하고 있다. 이 2층 게이트 구조의 마스크 ROM은 일본국 특허공개 공보 소화 53-41188호에 기재되어 있다. 2층 게이트 구조는 게이트 길이 방향에 소정 간격으로 배치된 제1게이트 전극 사이에 제2게이트 전극을 배치하고 있다. 제1게이트 전극 제1층째 게이트 전극재료(다결정 규소막)로 형성되고 있다. 제2게이트 전극은 제2층째 게이트 전극재료(다결정 규소막)로 형성되어 있다. 제1게이트 전극의 끝부분과 제2게이트 전극의 끝부분은 제조공정에서의 마스크 맞춤 여유 치수에 해당하는 양만큼 겹쳐져 있다.
이와 같이 구성되는 세로형 마스크 ROM은 제1게이트 전극과 제2게이트 전극 사이의 소오스 영역 또는 드레인 영역에 해당하는 부분을 없앨 수 있다. 즉 , 이 종류의 세로형 마스크 ROM은 게이트 길이 방향의 메모리셀 어레이의 면적을 축소할 수 있으므로 집적도를 향상할 수 있다는 특징이 있다.
상기 세로형 마스크 ROM의 정보의 라이트는 상기 제1게이트 전극 및 제2게이트 전극을 형성하기전에 행하여지고 있다. 즉, 세로형 마스크 ROM의 정보의 라이트는 다음과 같이 행하여지고 있다.
먼저, 반도체 기판 주면부의 찬넬 형성영역과 정보의 라이트용 불순물을 선택적으로 도입한다. 이 정보의 라이트용 불순물은 반도체 기판과 반대 도전형의 디플레이션 MISFET 형성용 불순물이다.
다음에 상기 정보의 라이트용 불순물이 도입된 영역에 위치 맞춤하여 제1게이트 전극 및 제2게이트 전극을 형성한다.
본 발명자는 상술한 기술을 검토한 결과 다음과 같은 문제점이 있음을 발견하였다.
상기 세로형 마스크 ROM은 게이트 전극을 형성하기 전에 정보의 라이트가 행하여지므로 ROM의 정보의 라이트후 제품의 완성까지 필요로하는 시간이 길어진다.
또, 상기 세로형 마스크 ROM은 정보의 라이트용 불순물이 도입된 영역에 대해서 위치맞춤하여 제1게이트전극 및 제2게이트 전극의 각각의 형성해야 한다. 따라서 정보의 라이트용 불순물이 도입된 영역과 제1게이트 전극 및 제2게이트 전극의 마스크 맞춤 어긋남을 고려하여 미리 게이트길이 방향의 게이트 및 정보의 라이트용 불순물영역의 치수에 이유를 확보해 둘 필요가 있다. 이와 같은 이유에서 세로형 마스크ROM의 집적도가 저하된다는 문제가 있다.
또 상기의 마스크 맞춤 어긋남에 의해 게이트와 찬넬영역 사이에 어긋남이 발생하여 실질적인 게이트길이가 변화되므로 메모리셀을 구성하는 MISFET의 상호간의 콘덕턴스 gm이 변화된다. 그러므로, 정보의 리드시 오동작을 일으킨다는 문제가 있다. 그 제조공정에 의존하는 상호간의 콘덕턴스 gm 의 변화는 각 메모리셀이 직렬로 접속되어 있는 세로형 마스크 ROM에서 특히 오동작을 일으키기 쉽다.
본 발명의 목적은 세로형 마스크 ROM을 갖는 반도체 집적회로 장치에 있어서, 정보의 라이트에서 제품의 완성까지 필요로 하는 시간을 단축할 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 세로형 마스크 ROM을 갖는 반도체 집적회로 장치에 있어서, 메모리셀의 점유면적을 축소해서 고집적화를 도모할 수 있는 기술을 제공하는 것이다.
본 발명의 또 다른 목적은 세로형 마스크 ROM을 갖는 반도체 집적회로 장치에 있어서, 메모리셀을 구성하는 MISFET의 상호간의 콘덕턴스 gm이 제조고정에 의해 변화되지 않는 기술을 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은 본 명세서의 기술 및 첨부도면에 따라 명백하게 될 것이다.
본 출원에서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
2층 게이트구조의 세로형 마스크 ROM을 갖는 반도체 집적회로 장치에 있어서 제1게이트 전극, 제2게이트 전극을 순차적으로 형성한 다음, 소정의 제1게이트 전극 또는 제2게이트 전극을 통해서 찬넬형성 영역에 정보의 라이트용 불순물을 도입하여 정보의 라이트를 행한다.
또, 상기 정보의 라이트용 불순물의 도입은 상기 제1게이트 전극의 끝부분과 제2게이트 전극의 끝부분이겹쳐진 부분을 통과하지 않도록 한다.
본 발명의 세로형 마스크 ROM의 등가회로도를 제1도에 도시한다.
제1도에 도시한 바와 같이 세로형 마스크 ROM의 메모리셀 어레이에는 MIS 용량 또는 MISFET(이하, 단지 MISFET라 한다)로 되는 메모리셀 M1~M8이 배치되어 있다.
메모리셀 M1~M8은 직력로 접속되어 있다. 8개(또는 16개, 32개, …)의 메모리셀 M1~M8은 8비트(또는 16비트, 32비트,…)로 되는 단위 메모리셀 행을 구성하고 있다.
상기 메모리셀 M은 0정도로 되는 디플레이션형(제1의 임계전압)또는 1 정보로 되는 엔한스먼트형(제2의 임계전압) MISFET로 구성되어 있다. 메모리셀 M1~M8의 게이트 전극 각각에는 열반향으로 연장되는 워드선 WL이 접속되어 있고, 워드선 WL은 메모리셀 M의 도통, 비도통을 제어하도록 구성되어 있다. 각각의 워드선 WL은 그 한쪽 끝이 X 디코더회로 Xdec에 접속되어 있다.
단위 메로리셀 행의 메모리셀 M1구체적으로 메모리셀 M1을 구성하는 MISFET의 드레인은 행방향으로 연장하는 데이타선 DL에 접속되고, 또 그 게이트 전극에 프리차지신호 øpc가 공급되는 프라차지용 MISFET Qpc를 거쳐서 전원전압 Vcc에 접속되어 있다. 전원전압 Vcc는, 예를들면 회로의 동작전압 5V이다. 데이타선 DL은 그 한쪽 끝이 칼럼스위치를 구성하는 MISFET Qs를 통해서 공통 데이타선 Cd에 접속되어 있다. MISFET Qs의 게이트 전극은 Y 디코더회로 Ydec에 접속되어 있다. 메모리셀행의 다른쪽 끝의 메모리셀 M8을 구성하는 MISFET의 소오스는 기준전압 Vss에 접속되어 있다. 기준전압 Vss는, 예를들면 회로의 접지전위 OV이다. 다음에 기술하지만 전원전압 Vcc, 기준전압 Vss의 각각은 열방향으로 배치된 여러개의 단위메모리셀행에 공통으로 마련되어 있으며, 전원전압용 배선 및 기준전압용 배선의 각각을 구성하도록 되어 있다.
단위 메모리셀 행은 상기 프리차지용 MISFET Qpc를 중심으로 행방향에 한쌍의 대칭형으로 구성되어 있다. 이한쌍의 단위 메모리 셀행은 열방향에 반복 패턴으로 여러개 배치되어 메모리셀 어레이를 구성하고 있다.
제2도는 본 발명의 세로형 마스크 ROM의 메모리셀 어레이의 주요부의 평면도이며, 제2도의 Ⅲ-Ⅲ선에서 본 단면을 제3도에 도시한다.
제2도 및 제3도에 도시한 바와 같이 세로형 마스크 ROM은 단결성 규소로 되는 p-형 반도체 기관(또는 웰영역)(1)로 구성되어 있다. 반도체기관(1)의 반도체 소자형성영역 사이의 주면에는 필드절연막(2) 및 p형 찬넬 스토퍼 영역(3)이 마련되어 있다.
세로형 마스크 ROM의 메모리셀 M은 반도체 기판(1), 게이트 절연막(4) 및 게이트 전극(5)로 구성되는 홀수열의 메모리셀 M1, M3, M5, M7과 반도체 기판(1), 게이트 절연막(6) 및 게이트 전극(7)로 구성되는 짝수열의 메모리셀 M2, M4, M6, M8로 구성되어 있다. 즉, 메모리셀 M은 MIS 구조로 구성되어 MISFET의 소오스영역 및 드레인 영역에 해당하는 반도체 영역부분이 존재하지 않는다.
홀수열의 메모리셀 M의 게이트 전극(5)는 게이트길이방향(2도에서는 행방향)에 소정의 간격으로 배치 되어 있다. 이게이트 전극(5)는 제1층째의 게이트 전극형성 공정에서 형성되어 있다. 예를들면 게이트 전극(5)는 2000~3000Å 정도의 막두께의 단결정 규소막으로 형성되어 있다. 또, 게이트 전극(5)는 고융점 금속 실리사이드(MoSi2, WSi2, TaSi2, TiSi2) 막 또는 고융점금속(Mo,W,Ta,Ti)막의 단층 또는 다결정 규소막위에 각각의 금속막을 적층한 복합막으로 형성해도 된다.
예를 들면 다결정 규소막위에 고융점 금속 실리사이드막을 적층한 폴리사이드막으로 하는 경우, 다결정규소막 및 고융점 금속 실리사이드막의 두께는 각각 1500~2000Å, 1500~3000Å으로 한다.
짝수열의 메모리셀 M의 게이트 전극(7)은 상기 제1게이트 전극(5) 사이에 배치되어 있다. 게이트 전극(7)의 끝부분은 게이트 전극(5)에 대한 제조공정에서는 마스크 맞춤 여유치수(예를 들면 0.5㎛ 정도)에 해당하는 양만큼 게이트 전극(5)의 끝부분에 겹쳐져서 구성되어 있다. 게이트 전극(7)은 제2층째의 게이트 전극 형성 공정에서 형성되어 있다. 예를 들면, 게이트 전극(7)은 상기 게이트 전극(5)와 같은 재료와 실질적으로 같은 막 두께로 형성되어 있다.
상기 게이트 전극(5)와 게이트 전극(7)은 부호를 붙이지 않았지만 게이트 전극(5)의표면에 형성된 층간 절연막(예를 들면 산화규소막)에 의해 전기적으로 분리되어 있다.
홀수열의 메모리셀 M중 메모리셀 M3및 M7, 짝수열의 메모리셀 M중 메모리셀 M2및 M4는 정보가 라이트되어 있다. 즉, 정보가 라이트된 메모리셀 M은 반도체 기판(1)의 주면부의 찬넬 형성영역에 정보의 라이트용 불순물(9)가 도입되어 있다(실제로는 열처리가 행하여져 p형 반도체 영역으로 되어 있다). 메모리셀 M은 사전에(정보를 라이트하기 전)디플레이션형 임계전압으로 형성되지만 상기 정보의 라이트용 불순물(9)의 도입에 의해 임계전압은 엔한스먼트형으로 변화된다.
상기 8단의 메모리셀 M을 선택하는 메모리셀 선택용 MISFET Qpc는 반도체 기판(1), 게이트 절연막(4), 게이트 전극(5)(또는 (7)), 소오스영역 및 드레인영역으로서 사용되는 한쌍의 n+형 반도체영역(8)로 구성되어 있다. 상기 메모리셀 M은 이 MISFET Qpc와 대략 동일한 제조공정으로 형성되어 있다. 접지전위 배선Vss는 반도체 영역(8)에 구성되어 있다.
상기 MISFET Qpc와 한쪽의 반도체영역(8)에는 충간절연막(10)에 형성된 접속구멍(11)을 통해서 비트선(12)가 접속되어 있다. 충간절연막(10)은, 예를들면 CVD로 적층한 산화규소막 위에 BPSG막을 형성하는 복합막으로 형성한다. 비트선(12)는 알루미늄이나 Cu 또는 Si를 첨가한 알루미늄합금과 고융점금속 실리사이드층의 적층막으로 형성한다.
다음에, 이와 같이 구성되는 세로형 마스크 ROM의 제조방법 및 정보의 라이트방법에 대해서 제4도 내지 제8도(각 제조공정마다의 주요부 단면도)를 사용해서 간단히 설명한다.
먼저, 단결정규소로 되는 p-형 반도체 기판(1)을 마련한다. 반도체 기판(1)은 1×1012~2×1012atoms/cm2정도의 표면농도로 형성한다.
다음에 상기 반도체 기판(1)의 반도체소자 형성영역 사이의 주면에 필드절연막(2) 및 p형 찬텔 스토퍼영역(3)을 형성한다.
다음에 반도체 기판(1)의 MISFET 형성영역의 주면부에 임계전압 조정용 불순물(13)을 도입한다. 불순물(13)은, 예를들면 2×1012~3×1012atoms/cm2정도의 As+를 60~100KeV 정도의 이온주입으로 도입한다. 이 불순물(13)의 도입에 의해 임계전압은 디플레이션형으로 조정된다.
다음에 제4도에 도시한 바와 같이 반도체 기판(1)의 메모리셀 M 형성영역 및 MISFET Qpc 형성영역의 주면부위에 게이트 절연막(4)를 형성한다. 게이트 절연막(4)는 반도체 기판(1)의 주면을 850~900℃로 열산화한 산화규소막으로 형성하여 125~300Å 정도의 막두께로 형성한다.
다음에 제5도에 도시한 바와 같이 제1층 째의 게이트 전극 형성공정에 의해 게이트 절연막(4)의 소정의 윗부분에 게이트 전극(제1게이트 전극)(5)를 형성한다. 게이트 전극(5)에 여기에서 다결정규소막의 단층으로 형성된 예로 설명한다. 다결정규소막은 CDV로 퇴적시킨다. 이 다결정규소막은 게이트 전극으로서 패터닝하기 전에 인 처리 또는 이온주입에 의해 인의 농도를 1×1020atoms/cm-3정도로 한다. 그 후 게이트전극(5)를 형성하는 것에 의해 홀수열의 메모리셀 M이 형성된다.
다음에 반도체 기판 표면 및 게이트 전극 표면을 850~900℃로 열산화하고, 반도체 기판 표면에는 125~300Å, 그리고 게이트 전극 표면에는 1000~2000Å의 산화규소막을 형성한다. 이 산화는 인을 도입한 다결정규소막의 산화속도가 반도체 기판 표면의 그것에 비해서 큰 것을 이용한 것이다. 게이트 전극 표면에 두꺼운 산화규소막을 형성하는 것은 이 산화규소막의 제2층째의 게이트 전극과의 층간절연막으로 되기 때문이며, 제2층째의 게이트 전극과의 사이에 형성되는 용량을 저감시키기 위해서이다.
다음에 제6도에 도시한 바와 같이 상기 게이트 절연막(6)의 윗부분에 제2층째의 게이트 전극 형성공정에 의해 게이트 전극(제2게이트 전극)(7)을 형성한다. 게이트 전극(7)은 상술한 바와같이 다결정규소막으로 제1층째의 게이트 전극과 같은 두께로 형성한다. 게이트 전극(7)의 끝부분은 제조공정에서의 마스크 맞춤 여유치수에 해당하는 양만큼 게이트 전극(5)의 끝부분과 겹쳐서(오버랩시켜서)형성된다.
이 게이트 전극(7)을 형성하는 것에 의해 짝수열의 메로리셀 M이 형성된다.
게이트 전극 형성후 게이트 전극 표면 및 반도체 기판 표면을 열산화하여 산화규소막을 각각 약 500A 및 100~200Å의 두께로 형성한다.
다음에 상기 게이트 전극(5) 및 (7)을 불순물 도입용 마스크로서 사용하고, 제7도에 도시한 바와같이 반도체 기판(1)의 주면부에 n+형 반도체영역(8)을 형성한다. 반도체영역(8)은 5×1015~1×106atoms/cm2의 As+또는 p+를 각각 80KeV 또는 60Kev의 에너지로 이온주입해서 형성한다. 반도체영역(8)을 형성하는 것에의해 메모리셀 선택용 MISFET Qpc가 형성된다(마찬가지로 주변회로를 구성하는 MISFET도 형성된다).
다음에 정보의 라이트공정을 실시한다. 우선, 게이트 전극(5) 및 (7)의 윗부분 전면에 정보의 라이트용 불순물 도입마스크(14)를 형성한다. 정보의 라이트용 불순물 도입마스크(14)는 정보가 라이트되는 게이트 전극(5)의 위 또는 게이트 전극(7)위의 표면이 노출되는 열린구멍부(14A)를 갖고 있다. 이 열린구멍부(14A)의 게이트길이 방향의내벽은 제8도에 도시한 바와 같이 게이트 전극(5)의 끝부분과 게이트 전극(7)의 끝부분이 겹쳐진 영역내(제조공정에서의 마스크 맞춤 여유치수내)에 위치하도록 형성되어 있다. 또, 열린구멍부(14a)의 게이트폭 방향의 내벽은 메모리셀 M의 게이트폭보다 적어도 제조공정에서의 마스크 맞춤 여유치수에 해당하는 양만큼 바깥쪽에 위치하도록 형성되어 있다. 이 정보의 라이트용 불순물 도입마스크(14)는 예를 들면 포토레지스트막으로 형성한다.
그리고 제8도에 도시한 바와같이 상기 정보의 라이트용 불순물 도입마스크(14)를 사용하여 열린구멍부(14A)에서 노출되는 홀수열의 메모리셀 M의 게이트 전극(5) 또는 짝수열의 메모리셀 M의 게이트 전극(7)을 통해서 정보의 라이트용 불순물(9)을 게이트 전극(5) 또는 게이트 전극(7) 아래의 찬넬 형성영역에 선택적으로 도입한다. 정보의 라이트용 불순물(9)의 도입은 예를 들면 7×1012~9×1012atoms/cm2정도의 B+를 사용하여 140~160KeV 정도의 에너지 이온 주입으로 행한다. 게이트 전극을 폴리실리사이드로한 경우, 에너지는 140~300KeV로 한다. 이와 같은 조건에서는 정보의 라이트용 불순물(9)의 불순물 농도의 최대값을 게이트 전극(5) 또는 게이트 전극(7) 아래의 찬넬 형성영역에 설정할 수 있다. 또, 정보의 라이트용 불순물(9)는 게이트 전극(5)의 끝부분과 게이트 전극(7)의 끝부분이 겹쳐진 부분아래의 반도체 기판(1)의 주면부의 막두께가 두꺼우므로 도입되지 않는다. 즉, 정보의 라이트용 불순물(9)는 상기 정보의 라이트용 불순물 도입마스크(14) 및 상기 겹쳐진 부분으로 규정되어 게이트 전극(5)의 아래 또는 게이트 전극(7)의 아래의 찬넬 형성영역에 자기정합적으로 도입된다. 정보의 라이트용 불순물(9)는 도입후 열처리에 의해 활성화된다. 이 정보의 라이트용 불순물(9)의 동비은 메모리셀 M의 임계전압을 디플레이션형에서 엔한스먼트형으로 변화시킨다.
여기에서 도입후 열처리에 의해 활성화된 정보의 라이트용 불순물이 구성하는 불순물영역(19)와 제1층 및 제2층째의 게이트 전극의 관계에 대해서 제12도를 사용해서 설명한다.
제12도는 메모리셀의 일부인 MISFET M1~M4를 나타낸 것이다. 여기에서는 디스플레이션 MISFET를 형성하기 위해 도입한 불순물이 구성하는 불순물 영역을 생략하고 있다.
엔한스먼트형 MISFET 형성용 이온주입은 제12도의 L로 나타낸 부분에서부터 행하여진다. 그리고, 반도체 기판 표면에 주입된 불순물은 활성화를 위한 열처리에 의해 확산되어 게이트길이 방향으로 같은 거리W만큼 확산된다. 예를 들어, MISFET M3을 사용해서 설명하면 불순물영역(19)의 양끝부분은 제2층째의 게이트 전극 끝부분에서 게이트길이 방향으로 같은 거리에 있다.
또, 옆에 있는 제2층째의 게이트 전극 끝부분 상이의 중간에 가상선 C를 고려하면 이 가상선 C에서 양쪽으로 같은 거리 B 만큼 떨어진 위치에 불순물영역(19)의 끝부분이 각각 위치되어 있게 된다.
이와 같이 2층 게이트구조의 세로형 마스크 ROM을 갖는 반도체 집적회로 장치에 있어서 게이트 전극(5), 게이트전극(7)을 순차적으로 형성한 다음에 소정의 게이트 전극(5) 또는 게이트 전극(7)을 통해서 찬넬 형성영역에 정보의 라이트용 불순물(9)을 도입하여 정보의 라이트를 행하는 것에 의해 게이트 전극(5) 및 게이트 전극(7)을 형성한 다음에 정보의 라이트를 행하므로 세로형 마스크 ROM 제품을 완성할 때까지 필요로 하는 시간을 단축할 수 있다.
또, 상기 정보의 라이트용 불순물(9)의 도입은 상기 게이트 전극(5) 끝부분과 게이트 전극(7)의 끝부분이 겹쳐진 부분을 통과하지 않도록 행하는 것에 의해 상기 겹쳐진 부분으로 규정되어 소정의 게이트 전극(5)의 아래 또는 게이트 전극(7)의 아래의 찬넬 형성영역에만 정보의 라이트용 불순물(9)를 도입할 수 있으므로 게이트 전극(5) 또는 게이트 전극(7)에 대해서 정보의 라이트용 불순물(9)을 자기정합적으로 도입할 수 있다. 즉, 메모리셀 M의 게이트길이 방향의 점유면적을 축소할 수 있으므로 세로형 마스크 ROM의 집적도를 향상시킬 수 있다.
또, 제1층째의 게이트 전극으로 구성되는 MISFET, 예를 들면 M3의 찬넬 길이는 MISFET M2및 M4의 게이트 전극의 간격으로 결정된다. 따라서, 마스크 맞춤 어긋남에 의해 찬넬길이가 변화된다는 문제점은 발생되지 않아 일정한 찬넬 길이가 얻어진다. 이것은 즉 일정한 상호간의 콘덕턴스 gm이 얻어지게 된다.
또, 제2층째의 게이트 전극으로 구성되는 MISFET, 예를 들면 M2의 찬넬길이는 MISFET M1및 M3의 게이트 전극의 간격으로 결정된다. 따라서, 상술한 바와같이 일정한 상호간의 콘덕턴스 gm의 MISFET를 얻을 수 있다.
다음에 상기 정보의 라이트 공정후 상기 정보의 라이트용 불순물 도입마스크(14)를 제거한다.
그리고, CVD-SiO2를 1500A 및 BPSG(Bom-Phospho-Silicate-Glass)를 4000Å 두께로 충간절연막(10), 접속구멍(11)을 순차로 형성한 다음 상기 제2도 및 제3도에 도시한 바와 같이 비트선(12)을 형성하고, 그위에 플라즈마 나이트 라이드막을 1.2㎛ 두께론 형성하여 본 실시예의 2층 게이트구조의 세로형 마스크 ROM이 완성된다. 또, 비트선은 150∼300Å의 몰리브덴 실리사이드막과 그위의 8000Å의 알루미늄막으로 된다.
또 본 발명은 상기 세로형 마스크 ROM에서 충간절연막(10) 또는 비트선(12)를 형성한 다음에 정보의 라이트공정을 실시해도 좋다. 이하 비트선(12)를 형성한 다음에 정보의 라이트공정을 실시하는 예에 대해서 설명한다.
상기 실시예의 제7도의 공정까지 종료한 다음 정보의 라이트 공정을 하지 않고, 제9도에 도시한 바와 같이 약 1500Å의 CVD-SiO2및 약 4000Å의 BPSG로 되는 충간절연막을 형성하여 MISFET Qpc의 드레인 영역에 접속구멍(11)을 형성한다. 또, 150∼300Å의 몰리브덴 실리사이드막과 그위의 8000Å의 Cu 및 Si를 포함하는 알루미늄막으로 되는 비트선을 형성한다. 또, CVD 법으로 적층한 실란으로 되는 보호막을 1000∼2000Å의 두께로 형성한다. 또, 제9도는 제3도와 마찬가지로 제2도의 Ⅲ-Ⅲ선에서 본 단면도이다.
다음에 상기 보호막(15)의 상부에 정보의 라이트용 불순물 도입마스크(14)를 형성한다. 그리고, 제10도에도시한 바와 같이 정보의 라이트용 불순물 도입마스크(14)의 열린 구멍부(14A)를 통해서 정보의 라이트용 불순물(9)를 소정의 메모리셀 M의 찬넬 형성영역에 도입하여 정보를 라이트한다. 정보의 라이트는, 예를들면 7×1012∼9×1012/㎠정도의 B+를 300KeV 정도의 에너지로 이온주입한다. 정보의 라이트용 불순물 도입마스크(14)는 포토레지스트막으로 형성한다.
보호막(15)는 포토레지스트막의 도포, 현상, 박리 등 각 공정에서의 세척액처리, 현상액처리, 박리액처리등 각 습식처리에 견딜 수 있도록 구성되어 있다. 즉, 보호막(15)는 알루미늄 또는 그 합금으로 형성되는 비트선(12)의 부식을 저감할 목적으로 마련되었다.
특히 비트선(12)에 마이그레이션을 저감하기 위해 Cu가 첨가되어 있는 경우 알루미늄합금이 부식되기 쉬우므로 본 발명은 Cu를 함유한 알루미늄합금을 사용하는 세로형 마스크 ROM에 특히 유효하다. 상기 보호막은 실란막으로 한정되는 것은 아니며, 예를들면 나이트라이드막, 다결정 규소막등이라도 된다.
정보의 라이트 종료후 상기 정보의 라이트용 불순물 도입 마스크(14)를 제거한다. 다음에 보호막(15)의 상부에 표면 안정화막으로서 예를 들면, 플라즈마 나이트라이드막을 1.2㎛정도 형성한다. 이 후 상기 정보의 라이트공정에서 도입된 정보의 라이트용 불순물(9)를 활성화한다.
이 실시예에 의하면 상술한 실시예의 효과로 기술한 제품 완성까지 요하는 시간을 더 단축할 수 있다.
제11도는 본 발명의 세로형 마스크 ROM을 적용한 마이크로 컴퓨터의 블록도를 도시한 것이다.
제11도에서(17)은 p-형 단결정 실리콘으로되는 반도체 기판(칩)이며, 주변에 여러개의 본딩팬드(18)의 배치되어 있다. 본딩패드(18)의 안쪽에 입출력회로 영역 I/O가 마련되어 있다. 제11도에 도시한 칩(17)에서는μROM, CPU(Central Processing Unit), SCI(Serial Communication Interface), A/D(analog-digital converter)회로, dual-RAM(dual port random access momory), RAM, ROM, 타이머1, 타이머2 및 타이머3의 각각을 내장하고 있다.
상기 μROM 또는 ROM부에 본 발명에 세로형 ROM을 적용하는 것에 의해 정보의 라이트 공정에서 제품완성까지의 시간을 단축할 수 있다는 효과가 있다.
이상 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경가능함은 물론이다.

Claims (11)

1. 마스크 ROM을 갖는 반도체 집적회로장치에 제조방법으로서, (a) 반도체 기판의 표면의 제1도전형의 제1영역에 상기 제1도전형과는 반대도전형인 제2도전형의 제1불순물을 도입하는 공정, (b) 상기 제1영역의 상부에 등간격으로 배치되도록 여러개의 제1도전층을 형성하는 공정, (c) 상기 제1영역의 상부로서 상기 제1도전층사이에 배치됨과 동시에 상기 제1도전층의 상부와 부분적으로 겹치도록 여러개의 제2도전층을 형성하는 공정, (d) 상기 제1 및 제2도전층의 상부에 상기 제1도전층 또는 제2도전층의 특정의 것에 대응하는 위치에 열린구멍부를 갖는 마스크층을 형성하는 공정 및 (e) 상기 마스크층을 이용해서 상기 열린구멍부를 통해 제1도전형의 제2불순물을 상기 반도체 기판의 표면에 도입하는 공정을 포함하고, 상기 제1 및 제2도전층은 직렬로 접속된 MISFET의 게이트 전극을 구성하고, 상기 제2불순물 도입공정은 상기 제2불순물이 상기 제1도전층 또는 상기 제2도전층의 상기 제1도전층 사이에 배치된 부분을 통해서 상기 MISFET의 찬넬형성영역에 도입되고, 또한 상기 제2불순물이 상기 제1도전층과 제2도전층의 겹친 부분의 하부에 상기MISFET의 찬넬형성영역에 도입되지 않는 에너지의 이온주입에 의해 실행되고, 상기 제2불순물 도입공정의 전 상기 MISFET는 디플레이션형이고, 상기 제2불순물 도입공정은 상기 디플레이션형을 엔한스먼트형으로 변화시키는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
제1항에 있어서, 상기 제1불순물 도입공정에 의해 상기 MISFET가 디플레이션형으로 구성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
제2항에 있어서, 상기 제1도전층의 막두께는 상기 제2도전층의 막두께와 동일한 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
제3항에 있어서, 상기 제1도전형은 p형이고, 상기 제2도전형은 n형인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
제3항에 있어서, 상기 제2불순물 도입공정은 정보의 라이트공정인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
제1항에 있어서, 상기 제1도전층을 형성하기 전에, 상기 반도체 기판의 표면에 열산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
제6항에 있어서, 상기 공정(b)와 (c) 사이에, 상기 제1도전층 및 반도체 기판의 표면에 열산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조 방법.
제7항에 있어서, 상기 공정(c) 다음에, 연속적으로 마련된 상기 제1 및 제2도전층의 양끝부에 있어서 상기 제1 및 제2도전층에 대해서 자기정합적으로 제2도전형의 불순물을 도입하여 상기 반도체 기판내에 반도체영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
제1항에 있어서, (f) 상기 제1 및 제2도전층의 상부에 제1층간절연막을 형성하는 공정, (g) 상기 제1층간절연막의 상부에 선택적으로 제3도전층을 형성하는 공정, (h) 상기 제3도전층 및 제1 층간절연막의 상부에 제2층간절연막을 형성하는 공정을 포함하고, 상기 공정 (f),(g),(h)는 상기 공정 (e)이전에 실행되고, 상기 마스크층은 상기 제2층간절연막의 상부에 형성되고, 상기 제2층간절연막은 상기 마스크층을 선택적으로 제거해서 상기 열린 구멍부를 형성할 때에 에칭방지막으로서 작용하는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
제9항에 있어서, 상기 제1층간절연막 형성공정은 산화규소막을 형성하는 공정과 BPSG막을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
제9항에 있어서, 상기 제3도전층 형성공정은 고융점 금속실리사이드막을 형성하는 공정과 알루미늄 합금층을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
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