KR100253032B1

KR100253032B1 - 스테이틱 랜덤 액세스 메모리를 갖는 반도체 메모리 장치 및 그의 제조방법

Info

Publication number: KR100253032B1
Application number: KR1019910018734A
Authority: KR
Inventors: 야마나까도시아끼; 하세가와노리오; 다나까도시히꼬; 하시모또다까시; 이시바시고이찌로; 하시모또나오따까; 시미즈아끼히로; 스가와라야스히로; 구레도꾸오; 이이지마심페이; 니시다다까시; 다께다에이지
Original assignee: 스즈키 진이치로; 히다치초엘에스아이 엔지니어링가부시키가이샤; 가나이 쓰도무; 가부시끼가이샤 히다치 세이사꾸쇼
Priority date: 1990-10-26
Filing date: 1991-10-24
Publication date: 2000-04-15
Also published as: JPH04162668A; US5296729A

Abstract

스테이틱 랜덤 액세스 메모리를 갖는 반도체 메모리 장치 및 그의 제조 방법으로서, 표준 전위 공급용 셀내의 전극의 저항을 감소시키 위해 전극의 두께 또는 폭을 증가시켜야 하지만 전극의 두께가 증가하는 것에 의해, 높은 단차에 의해 드라이 에칭을 구비하는 표준전위 공급용 셀의 전극의 제조공정을 달성하기가 어렵게 되고 폭이 증가하는 것에 의해, 표준 전위 공급을 위한 셀의 전극에 필요한 영역이 과도하게 증가되어 SRAM의 집적도 향상이 곤란하게 되는 것을 해소하기 위해서, 제 1 도전형의 2개의 전송 MOS 트랜지스터 및 제 1 도전형의 2개의 구동 MOS 트랜지스터를 기판에 형성하고 구동 MOS 트랜지스터의 소오스 전위를 표준 전압으로 고정하는 도전층을 메모리셀의 전체를 덮도록 MOS 트랜지스터의 위에 배치한다.

이러한 반도체 메모리 장치 및 그의 제조 방법에 의해, 메모리 셀에서 흐르는 전류가 메모리 셀의 접지 전위를 상승시키지 않아 저전압의 전원으로도 안정한 메모리 동작을 허용할 수 있는 고집적 반도체 장치를 제공할 수 있다.

Description

스테이틱 랜덤 액세스 메모리를 갖는 반도체 메모리 장치및 그의 제조 방법

제1a도 및 제1b도는 본 발명의 제1의 실시예를 도시한 평면도.

제1c도는 본 발명의 제1의 실시예의 등가 회로도.

제2a도는 종래 기술을 도시한 등가 회로도.

제2b도는 종래 기술의 평면도.

제3a도는 본 발명의 제1의 실시예를 도시한 단면도.

제3b도는 본 발명의 제1의 실시예를 도시한 사시도.

제4a도~제4f도는 본 발명의 제1의 실시예를 스텝순으로 도시한 단면도.

제5a도~제5c도 및 제6a도~제6d도는 본 발명의 제2의 실시예의 원리를 설명하기에 유용한 도면.

제7a도~제7f도는 본 발명의 제3의 실시예의 제조 공정을 스텝순으로 도시한 단면도.

제8a도 및 제8b도는 본 발명의 제4의 실시예를 도시한 단면도.

제9a도 및 제9b도는 본 발명의 제5의 실시예의 제조 공정을 스텝순으로 도시한 단면도.

제10도는 본 발명의 제6의 실시예를 도시한 사시도.

제11a도 및 제11b도는 본 발명의 제7의 실시예를 도시한 평면도.

제12a도 및 제12b도는 본 발명의 제8의 실시예를 도시한 평면도.

제13a도~제13c도는 본 발명의 제9의 실시예를 도시한 평면도.

제14도는 본 발명의 제10의 실시예를 도시한 평면도.

제15도는 본 발명의 제10의 실시예를 도시한 단면도.

제16도는 본 발명의 제11의 실시예를 도시한 평면도.

본 발명은 반도체 장치및 그의 제조 방법에 관한 것으로, 특히 스테이틱 랜덤 액세스 메모리를 갖는 반도체 메모리 장치및 그의 제조 방법에 관한 것이다.

절연 게이트 전계 효과 트랜지스터(IGFET, 이하, 대표적으로 MOS 트랜지스터라 한다)를 사용하는 종래의 고집적 스테이틱 랜덤 액세스 메모리(SRAM)는 제2도 a의 등가 회로로 도시한 바와 같은 구조를 갖는다. 이 SRAM은 교차 접속으로 서로 결합된 2개의 구동 MOS 트랜지스터 T1 및 T2를 갖는 플립 플롭 회로, 기억 노드 N1 및 N2에 접속된 데이타를 기억하도록 플립 플롭 회로의 2개의 기억 노드 N1 및 N2에 극소량의 전류를 공급하는 고저항 소자 R1 및 R2와 기억 노드 N1 및 N2에 접속되었거나 또는 접속될 데이터의 "라이트" 및 "리드"를 위한 전송 MOS 트랜지스터 T3 및 T4를 포함한다.

이 플립 플롭 회로에는 전원 전압 Vcc 및 접지 전위 GND 등의 표준 전압이 공급되고, 전송 MOS 트랜지스터는 데이타선(1) 및 (1')에 접속되고 워드선(2)에 공통으로 접속된 그의 게이트를 갖는다.

종래 기술에서 잘 알려져 있는 바와 같이, 이러한 SRAM 셀은 다음과 같이 동작한다. 특히, 워드선(2)가 대표적으로, 더 높은 전위에 대해서 활성화될 때, 데이타선으로 부터의 "하이" 또는 "로우"데이타는 전송 MOS 트랜지스터를 거쳐서 기억 노드 N1 및 N2에 기억되거나 반대로 기억 노드의 상태가 데이타선으로 리드된다.

최근, 4개의 MOS 트랜지스터 및 2개의 고저항 소자를 갖는 상기 형식의 메모리 셀이 가장 일반적인 형태의 고집적 SRAM 셀로서 사용되고 있다. 그러나, 근래 저전압에서 저소비 전력 동작을 보장하기 위해서, 다결정 실리콘층상에 형성된 MOS 트랜지스터가 고저항부하 대신 사용되고 있다.

제2도 b는 4개의 MOS 트랜지스터 및 2개의 고저항 소자를 포함하는 종래의 메모리 셀의 평면 구성을 도식적으로 도시한 것이다. 도면에서, 게이트 전극(5b) 및 (5c)는 제2도 a에 도시한 구동 MOS 트랜지스터 T1 및 T2에 대응하고, 게이트 전극(5a)는 제2도 a에 도시한 전송 MOS 트랜지스터 T3 및 T4의 워드선으로 기능하는 공통 게이트에 대응한다. 구동 MOS 트랜지스터 T1의 드레인으로서 기능하는 고농도 n형 불순물 영역(3d)는 전송 MOS 트랜지스터 T3의 n형 불순물 영역과 공통이다.

구동 MOS 트랜지스터 T2의 드레인으로서 기능하는 고농도 n형 불순물 영역(3e)는 콘택트 홀(8a)의 바닥에 있어서 게이트 전극(5b)에 의해서 전송 MOS 트랜지스터의 n형 불순물 영역(3c)에 전기적으로 접속되어 있다. 콘택트 홀(8a)는 게이트 전극(5b)와 저저항 다결정 실리콘층(9a) 사이에 개재되어 있다.

구동 MOS 트랜지스터 T2의 게이트 전극(5c)는 전송 MOS 트랜지스터 T3 및 구동 MOS 트랜지스터 T1에 공통인 n형 불순물 영역(3d)에 접속되어 스테이틱 랜덤 액세스 메모리 셀의 플립플롭 회로에 교차가 접속을 확립한다.

콘택트 홀(6a) 및 (6b)는 구동 MOS 트랜지스터 T1 및 T2의 소오스로서 기능하는 고농도 n형 불순물 영역(3f) 및 (3g)을 통해서 각각 열려져서 도전층(7)인 제2층에 대한 소오스의 전기적 접속을 확실하게 한다.

이 도전층(7)을 거쳐서 구동 MOS 트랜지스터 T1 및 T2의 소오스로 표준 전압이 공급된다. 메모리 셀에 흐르는 전류에 의해 접지 전위가 상승하지 않도록, 도전층(7)로서 기능하는 제2층이 저저항 다결정 실리콘층 및 고융점 실리사이드층을 갖는 복합막(폴리사이드막)으로 형성된다.

콘택트 홀(8a) 및 (8b)는 게이트 전극(5b) 및 (5c)을 통해서 각각 열려지고, 고저항 다결정 실리콘층(9c) 및 (9d)는 저저항 다결정 실리콘층(9a) 및 (9b)를 거쳐서 게이트 전극(5b) 및 (5c)에 각각 접속되어 있다. 저저항 다결정 실리콘층(9e)는 고저항 다결정 실리콘층에 전원 전압을 공급하는 공통전원 전극으로서 기능한다.

알루미늄 전극(11a) 및 (11b)는 메모리 셀의 2개의 데이타선에 대응하고, 콘택트 홀(10a) 및 (10b)를 거쳐서 전송 MOS 트랜지스터 T4 및 T3의 고농도 n형 불순물 영역(3a) 및 (3b)에 전기적으로 접속되어 있다.

상술한 바와 같은 종래 기술은, 예를 들면 본 출원자에 의해 선출원되고 메모리 셀에 접속된 표준 전위 공급을 위한 셀내의 전극의 면적을 저감할 수 있어 SRAM의 집적도를 향상할 수 있다는 특징을 갖는 JP-A-63-29576에 기재되어 있다.

본 발명자들의 일부에 의한 미국 특허 출원 No. 07/503,928호는 SRAM에 관한 것이다.

본 발명자는 상술한 종래 기술을 사용해서 SRAM셀의 집적도의 개선점을 연구한 결과 다음의 사항이 문제로 되는 것을 발견하였다.

특히, 상술한 종래 기술의 셀에 있어서 메모리 셀 면적이 고집적의 요구에 따라 저감될 때, 구동 MOS 트랜지스터 T1 및 T2의 소오스에 표준 전압의 공급을 위한 도전층(7)의 전극의 폭도 이것에 따라서 적어진다.

또한, 메모리 셀의 수가 용량이 증가함에 따라서 증가되므로, 표준전위 공급용 셀의 전극으로써 기능하는 도전층(7)에 접속된 셀의 수도 증가한다.

따라서, 종래 기술과 비교해서 단자 셀에 접속된 표준 전위 공급용 셀내의 전극상의 전위 증가가 상당히 크게되어 메모리 셀의 정적 노이즈 마진이 저하된다.

이러한 환경하에서, 표준 전위 공급용 셀내의 전극의 저항을 감소할 필요가 있으므로, 이 때문에 전극의 두께 또는 폭을 증가시켜야 한다. 그러나, 전극의 두께를 증가하는 것에 의해, 높은 단차 높이에 의한 드라이 에칭을 구비하는 표준 전위 공급용 셀의 전극의 제조 공정을 달성하기가 어렵게 되고, 폭이 증가하는 것에 의해 표준 전위 공급용 셀의 전극에 필요한 면적이 과도하게 증가되어 SRAM의 집적도 향상이 곤란하게 된다는 불합리한 점이 있었다.

본 발명의 목적은 반도체 메모리 장치에 있어서 메모리 셀에 접속된 표준 전위 공급용 셀의 전극의 유효 면적을 넓히는 것에 의해 전극 저항을 저감할 수 있는 기술을 제공하는 것이다.

본 발명의 다른 목적은 반도체 메모리 장치의 인접하는 다른 전극과 메모리 셀에 접속된 표준 전위 공급용 셀의 전극 사이의 분리를 위해 필요한 면적을 저감하는 것에 의해 메모리 셀 면적을 저감할 수 있는 기술을 제공하는 것이다.

본 발명에 따르면, 제1도전형의 2개의 전송 MOS 트랜지스터 및 제1도전형의 2개의 구동 MOS 트랜지스터를 기판에 형성하고, 구동 MOS 트랜지스터의 소오스 전위를 표준 전압으로 고정하는 도전층을 메모리 셀의 전체를 덮도록 MOS 트랜지스터의 위에 배치한다.

또한, 본 발명에 따르면, 메모리 셀에 접속된 표준 전위 공급용 셀의 전극과 반도체 메모리 장치의 인접하는 서로 다른 전극(예를들면, 데이타선의 전극에 접속된 패드) 사이를 분리하도록, 포토마스크가 투과 광을 위상 반전하는 소위 여러개의 위상 시프터 영역의 패턴을 갖는 동일한 투과 부분내에 마련된 광학적으로 투명한 기판으로서 사용된다.

상기 구성에 의해, 구동 MOS 트랜지스터의 소오스 전위를 표준 전위로 고정하는 도전층의 저항 전극의 저항을 저감하면서 메모리 셀 면적을 저감할 수 있으므로, 메모리 셀에서 흐르는 전류가 메모리 셀의 접지 전위를 상승시키지 않아 저전압의 전원으로도 안정한 메모리 동작을 허용할 수 있는 고집적 반도체 소자를 제공할 수 있다.

본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서 및 첨부 도면으로 명확하게 될 것이다.

이하, 본 발명을 첨부 도면을 참조해서 실시예에 의해 상세히 설명한다. 모든 도면에서, (1) 및 (1')는 특정한 형태의 데이타선인 제1의 선택선,(2)는 특별한 워드선인 제2의 선택선, (3a)~(3f) 및 (12a)~(12e)는 고농도 n형 불순물영역, (4a)~(4c), (6a) 및 (6b), (8a) 및 (8b), (10a) 및 (10b), (14a)~(14c), (16a) 및 (16b), (17a) 및 (17b), (19a) 및 (19b), (21a) 및 (21b)는 콘택트 홀, (5a)~(5c), (13a) 및 (13a)~(13d)는 게이트 전극, (7) 및 (15a)~(15c)는 도전층인 제2의 층, (9a)~(9e)는 저저항 폴리실리콘층, (9c) 및 (9d)는 고저항 폴리실리콘층, (11a) 및 (11b), (22a) 및 (22b)와 (42)는 알루미늄 전극, (18a) 및 (18b)는 PMOS 게이트 전극및 플립플롭 회로의 교차 접속 전극, (20a) 및 (20b)는 폴리실리콘 PMOS 드레인 영역, (20c) 및 (20d)는 폴리실리콘 PMOS 채널 영역, (20e)는 폴리실리콘 PMOS 공통 소오스 영역, (23)은 특정한 형태의 n형 기판인 소자 형성용 본체, (24)는 p형 웰, (25)는 필드 절연층(산화층), (26)은 게이트 절연층(산화층), (27)은 스페이서 절연층, (28)은 절연층(실리콘 질화층), (29), (32), (38) 및 (41)은 실리콘 산화층, (31)은 폴리실리콘 PMOS 게이트 절연층, (33)은 유리판(마스크 판), (34)는 위상 시프터층, (35)는 입사광, (36)은 포토레지스트, (37)은 에치될 층, (39)는 선택적으로 형성된 폴리실리콘층, (40)은 텅스텐 전극, (43)은 IC 카드, (44)는 SRAM 칩, (45)는 약 1V의 배터리, (46)은 마스크 개구, (47)은 레지스트에 형성된 매우 작은 갭, (48)은 위상 시프터층을 갖는 마스크, (49)는 포토마스크, (50)은 저농도 n형 불순물 영역이다.

[실시예 1]

적층형 상보 MOS 트랜지스터를 각각 사용하는 한쌍의 인버터로 구성된 SRAM에 있어서, 이 실시예는 전면을 덮는 판형 전극으로서 메모리 셀에 표준 전압(접지 전위)의 공급을 위한 전극을 형성하도록 도전층으로서 기능하는 제2층이 마련된 예를 나타낸 것이다. 판형이라 함은 형성된 도전층이 워드선 및 데이타선 양쪽 방향으로 연속한다는 것을 말한다.

제1도 a 및 제1도 b는 본 발명에 따른 SRAM의 1비트의 셀을 평면 형상으로 도시한 것이고, 제1도 c는 그 셀의 등가 회로를 도시한 것이다.

또한, 제1도 a 및 제1도 b의 선 ⅢA-ⅢA에 따른 단면 구성을 제3도 a에 도시하고, 고농도 불순물 영역(12d)의 부근을 그의 용이한 이해를 위해 제3도 b의 사시도로 도시한다. 주로, 제3도 a는 제1도 b의 선 ⅢA-ⅢA에 따라 도시한 것이다. 그러나, 부분적으로 제3도 a는 콘택트 홀(14c)를 도시하기 위해 제1도 a의 선 ⅢA-ⅢA에 따라 도시한 것이다.

특히, 제1도 a는 n채널의 구동 MOS 트랜지스터, n 채널의 전송 MOS 트랜지스터 및 접지 전위의 일부를 도시한 평면도이고, 제1도 b는 폴리실리콘층에 형성된 p채널의 부하 MOS 트랜지스터의 일부를 도시한 평면도이다.

제1도a~제1도c와 제3도a 및 제3도b에 따르면, n채널 구동 MOS 트랜지스터 T1 및 T2와 n채널 전송 MOS 트랜지스터 T3 및 T4는 제1도c에서 잘 알 수 있는 바와 같이 p형 웰(p형 불순물의 섬영역)(24)에 형성되고, 제3도a에서 잘 알 수 있는 바와 같이 n형 실리콘 기판(23)에 형성되어 있다.

게이트 전극(13a), (13b), (13c) 및 (13d)중의 어느 하나도 n형 불순물이 첨가된 제1층 폴리실리콘층에 대응한다.

바람직하게는 낮은 저항을 갖는 게이트 전극을 만들기 위해, 게이트 전극은 고융점 금속과 실리콘의 화합물(실리사이드: SWi₂, MoSi₂, TiSi₂또는 TaSi₂) 및 폴리실리콘층을 갖는 복합막으로 형성되어도 좋다.

상기 고농도 n형 불순물 영역(12c) (제3도a)는 n채널 구동 MOS 트랜지스터 T1 및 T2의 공통 소오스로서 기능하고, 콘택트 홀(14c)(제1도a)는 실리콘 산화층(제3도a)을 통해서 뚫려있다.

메모리 셀에 구비된 모든 구동 MOS 트랜지스터의 소오스 전위를 접지 전위로 고정하는 도전층(제2층 도전층)의 제2 레벨은 콘택트 홀(14c)를 거쳐서 고농도 n형 불순물 영역(12c)에 접속 되어 있다.

데이타선으로 기능하는 알루미늄 전극(22a) 및 (22b)가 전송 MOS 트랜지스터 T3 및 T4의 고농도 n형 불순물 영역(12a) 및 (12e)에 접속되는 콘택트 홀(14a) 및 (14b)에 있어서는 콘택트 패드용 도전층(15a) 및 (15b)의 제2레벨이 마련되어 있다.

알루미늄 전극(22a) 및 (22b)는 콘택트 홀(21a) 및 (21b)를 거쳐서 콘택트 패드용 도전층(15a) 및 (15b)에 접속되어 있다.

고농도로 n형 불순물이 첨가된 폴리실리콘층으로 형성된 동일한 제2층은 콘택트 패드용 도전층(15a) 및 (15c)와 접지 전극용 판형 도전층(15c)에 사용되고, 콘택트 패드용 도전층(15a) 및 (15b) 각각과 접지 전극용 도전층(15c) 사이의 거리는 0.1~0.4μm이다(제1도a).

이하, 이 셀을 제조하는 방법을 설명한다.

접지 전극용 판형 도전층(15c) 및 콘택트 패드용 도전층(15a) 및 (15b)로서 사용하는 제2층은 상술한 것이외의 재료로 형성되어도 좋다.

이 경우에, 도전층(15c)는 적어도 저저항 재료로 형성되어야 하고, 예를 들면 텅스텐 또는 티타늄등의 고융점 금속과 실리콘의 화합물로 형성되거나 또는 이 화합물 및 폴리실리콘층의 복합막으로 형성되어야 한다.

또한, SRAM 셀의 플립플롭 회로의 교차 접속을 다음과 같이 달성할 수 있다.

특히, 폴리실리콘층(18a)의 제3레벨은 고농도 n형 불순물 영역(12b)와 게이트 전극(13c)를 접속하고, 제3층 폴리실리콘층(18b)는 고농도 n형 불순물 영역(12d)와 게이트 전극(13b)를 접속한다.

제2층 도전층(15c)를 자기정합 기술에 의해 상기 접속용 도전층(18a) 및 (18b)의 제3 레벨로 부터 전기적으로 절연할 수 있다.

그 결과, 제3층 폴리실리콘층(18a)가 고농도 n형 불순물 영역(12b) 및 게이트 전극(13c)에 접속되는 콘택트 홀(16a) 및 (17b)와 제3층 폴리실리콘층(18b)가 고농도 n형 불순물 영역(12d) 및 게이트 전극(13b)에 접속되는 콘택트 홀(16b) 및 (17a)가 제2층 도전층(15c)로 부터 소정의 거리 0.1~0.4μm만큼 각각 떨어지게 된다.

자기 정합 기술에 의해 달성할 수 있는 전기적 절연구조를 용이하게 이해하기 위해 제3도b에 따르면, 제3층 폴리실리콘층(18b)는 제2층 도전층(15c)에서 소정의 거리만큼 떨어져 있으면서 고농도 n형 불순물 영역(12d)에 접속된다는 것을 알 수 있다.

설명을 명확히하기 위해, 제3도b에서는 전극 및 폴리실리콘 PMOS 트랜지스터가 생략되어 있다.

도면에 도시한 실시예에 있어서, 저농도 n형 불순물 영역(50)을 갖는 소위 LDD(Light Doped Drain) 구조가 소오스에 마련되고, MOS 트랜지스터의 드레인은 MOS 트랜지스터가 그의 장시간 사용시에 신뢰성이 저하되지 않도록 하기 위해 사용된다.

적어도 제1도b 및 제3도a에 도시한 제3층 폴리실리콘층(18a) 및 (18b) 부분은 적층해서 형성된 제1도c에 도시한 폴리실리콘 PMOS 트랜지스터 T5 및 T6의 게이트 전극에 대응한다.

또한, 상기 적어도 게이트 전극, 폴리실리콘 PMOS 트랜지스터 T5 및 T6의 게이트 절연층(31)을 형성한다.

또한, 상기 적어도 게이트 절연층(31), 폴리실리콘 PMOS 트랜지스터 T5 및 T6의 채널 영억(20c) 및 (20d)로써 기능하는 제4층의 폴리실리콘을 형성한다.

따라서, 폴리실리콘 PMOS 트랜지스터 T5 및 T6의 적층된 게이트 전극(18a) 및 (18b)는 채널 영역(20c) 및 (20d) 아래에 있게 된다.

폴리실리콘 PMOS 트랜지스터 T5 및 T6의 드레인 영역(20a) 및 (20b)는 채널 영역(20c) 및 (20d)와 동일한 층, 즉 제4층 폴리실리콘층에 형성된다.

각각의 드레인 영역(20a) 및 (20b)는 콘택트 홀(19b) 및 (19a)를 거쳐서 플립플롭 회로의 상호 파트너 폴리실리콘 MOS 트랜지스터의 게이트 전극(18b) 및 (18a)에 접속된다.

폴리실리콘 PMOS 트랜지스터 T5 및 T6에 공통인 소오스 영역(20e)도 제4층 폴리실리콘층에 형성되어 메모리에서 공급용 공통 전극으로서 기능한다.

이 공급용 전극을 통해, 일정한 전압이 메모리의 모든 폴리실리콘 PMOS 트랜지스터의 소오스에 공급된다.

전송 MOS 트랜지스터 T3 및 T4의 게이트 전극(13a) 및 (13d)는 워드선에 전기적으로 접속된다.

특히, 게이트 전극은 워드선의 형태로 확대되어 연장한다.

데이타선(1) 및 (1')로써 기능하는 알루미늄 전극(22a) 및 (22b)는 각각의 전송 MOS 트랜지스터 T3 및 T4의 소오스및 드레인(활성 영역)으로서 기능하는 고농도 n형 불순물 영역(12a) 및 (12b)에 콘택트홀(21a) 및 (21b)를 거쳐서 접속된다. 콘택트 홀(21a) 및 (21b)는 폴리실리콘 PMOS 트랜지스터의 게이트 절연층(31), 실리콘 산화층(32) 및 실리콘 질화층(30)을 거쳐서 열려진다.

제4도a~제4도f에 따라 이 실시예의 제조 공정을 설명한다.

제4도a~제4도f는 제1도a 및 제1도b의 평면도의 A-A'선에 따른 단면 형상으로써, 본 발명에 따른 SRAM 셀의 제조 공정의 스텝을 도시한 것이다.

이 실시예에서, 실리콘 기판의 표면에 형성되어 메모리 셀에 사용되는 모든 MOS 트랜지스터는 p형 웰(24)에 형성된 n채널 MOS 트랜지스터이고, 2개의 웰을 사용하는 상보 MOS(CMOS)회로는 메모리 주변 회로로서 사용된다.

그러나, 또한 단일 구조의 p형 웰 또는 n형 웰을 셀의 형성을 위해 사용해도 좋다.

또한, 여러개의 전원 전압의 공급을 메모리 주변회로에 대해서 보장하기 위해서, 기판과 동일한 도전형의 웰이 반대 도전형의 웰에 둘러싸여져서 기판으로 부어 앞서의 웰을 전기적으로 절연하는데 3종류 이상의 웰의 웰 구조를 사용해도 좋다.

이 실시예에서는 메모리 셀 부분의 제조 공정만을 설명하지만, 주변의 CMOS회로는 종래 기술을 사용해서 제조할 수 있다.

먼저, 10¹⁶~10¹⁷cm^-3의 불순물 농도 및 2~3μm의 깊이를 갖는 p형 웰(24)를 약 10Ωcm의 비저항을 갖는 n형 실리콘기판(23)에 공지의 프로세스에 의해 형성한다.

이어서, 300~500nm의 두께를 갖는 소자 분리용 실리콘 산화층(필드 산화층)(25) 및 p형 채널 스토퍼층을 선택적으로 산화법으로 형성한 후, 5~20nm두께의 게이트 산화층(26)을 MOS 트랜지스터의 활성 영역으로 설계된 부분에 형성한다.

필드 산화층(25)의 형성에 있어서는 N업셋(N-upset)의 방지를 위해 채널 스토퍼층을 필드 산화층 아래에 대표적으로 형성하지만 도면에서는 그의 설명을 생략한다.

웰의 불순물 농도 분포는 깊이가 증가함에 따라 고농도로 되어야 하므로, 이 경우에 p형 웰을 형성하기 위해 여러개의 에너지 레벨로 이온 주입을 실행해야 한다(제4도a).

이어서, MOS 트랜지스터의 스레쉬홀드 전압의 조정을 위해 이온 주입을 실행한다.

예를 들면, BF₂이온을 이온 주입을 위해 40KeV의 에너지 레벨로 사용할 때, 이온 주입량은 바람직하게 약 10¹²cm^-2으로 된다.

그후, 예를 들면 200nm의 두께를 갖는 폴리실리콘층(13)을 감압 화학 기상 성장(LPCVD)법에 의해 퇴적한 후, 인등의 n형 불순물을 예를 들면, 기상 확산(vapor diffusion)법으로 도입한다.

그후, 실리콘 질화층등의 절연층(28)을, 예를 들면 100nm 두께로 LPCVD 법에의해 퇴적한다.

그후, 절연층(28) 및 폴리실리콘층(13)을 포토리도그래피 및 드라이 에칭에 의해 게이트 전극(13a)~(13d)의 패턴으로 가공한다.

이어서, 게이트 전극(13a)~(13d)를 이온 주입을 위한 마스크로써 사용해서 비소등의 n형 불순물의 이온을, 예를 들면 약 10¹⁵cm^-3의 양으로 이온 도입을 실행한다.

이렇게 형성한 구조를 질소 분위기 중에서 800~900℃로 어닐해서, 0.1~0.2μm 깊이의 고농도 n형 불순물 영역(12a)~(12e)를 형성한다.

그들과 겹치는 실리콘 질화층의 절연층(28) 및 게이트 전극(13a)~(13d)는 프로세스 치수및 드라이 에칭의 조건에 따라 최적의 두께를 갖는 것이 바람직하다.

실리콘 산화층보다 낮은 에칭율을 갖는 탄탈륨 산화층(Ta)를 절연층(28)로서 사용하여도 좋다.

게이트 전극으로서 기능하는 폴리실리콘층으로의 불순물 첨가는 이온 주입법 또는 폴리실리콘층의 형성을 위해 도입된 방법(도프된 폴리실리콘)중의 어느 하나를 사용해서 실행해도 좋다.

바람직하게, 게이트 전극의 재료는 워드선의 액세스 지연을 저감하도록 저저항 전극 재료이다.

특히, 게이트 전극은 텅스텐, 몰리브덴, 탄탈륨 또는 티타늄등의 저저항 고융점 금속과 실리콘등의 화합물(실리사이드: WSi₂, MoSi₂, TiSi₂, 또는 TaSi₂)와 폴리실리콘층을 갖는 복합막으로 형성하여도 좋다(제4도b).

이후, 실리콘 산화층을 LPCVD에 의해 200~400nm 두께로 퇴적하고, 퇴적된 실리콘 산화층의 전면을 이방성 드라이 에칭으로 에칭해서 게이트 전극(13a)~(13d)의 측벽을 둘러싸는 스페이서로서 기능하는 절연층(스페이서 절연층)(27)을 형성한다.

이어서, 실리콘 산화층(29)를 LPCVD법에 의해 약 100nm 두께로 퇴적하고, 퇴적된 층에 포토리도그래피 및 드라이 에칭을 실시해서 단면도에는 도시하지 않았지만 실리콘 산화층(29)에 콘택트 홀(제1도a의 (14a)~(14c))를 형성한다.

그 후, 제2 폴리실리콘층을 약 100nm 두께로 퇴적하고, 제2폴리실리콘층이 10¹⁹~10²¹cm^-3의 불순물 농도를 갖도록, 예를 들면 비소의 이온 주입을 실행해서 n형 불순물을 도입한다.

그 후, 포토리도그래피 및 드라이 에칭을 사용하는 것에 의해, 이렇게 형성된 층을 접지 전극(15c)와 콘택트 패드(15a) 및 (15b)로 패터닝한다.

접지 전극(15c)가 폴리실리콘 PMOS 트랜지스터의 게이트 전극(18a) 및 (18b)의 콘택트 홀(제1도a의 (16a),(16b), (17a) 및 (17b))의 각각으로 부터 0.1~0.4μm의 거리만큼 떨어지고, 콘택트 패드(15a) 및 (15b) 각각으로 부터 0.1~0.4μm의 거리만큼 떨어지도록 구멍을 마련한다.

얇은 실리콘 산화층은 이온 주입전에 형성하는 것이 바람직하다.

또한, 이온 주입의 양및 에너지의 레벨은 폴리실리콘층의 두께에 따라 최적의 값으로 설정하는 것이 바람직하다.

또한, 폴리실리콘층의 형성을 위해 도입하는 방법(도프된 폴리실리콘)은 불순물 원소의 도입에 바람직하다는 것을 주의하면 좋다.

폴리실리콘을 이 실시예에서는 접지 전극의 재료로써 사용하지만, 더욱 바람직하게는 텅스텐, 몰리브덴, 티타늄 또는 탄탈륨등의 고융점 금속및 실리콘의 화합물(실리사이드: WSi₂, MoSi₂TiSi₂또는 TaSi₂) 및 폴리실리콘층을 갖는 복합막을 전극 저항을 저감하는데 사용해도 좋다(제4도c).

이어서, 실리콘 질화층(30)을 LPCVD법에 의해 약 200nm의 두께로 퇴적하고, 단면도에는 도시하지 않았지만, 콘택트 홀(제1도a의 (16b))를 고농도 n형 불순물 영역(12d)상의 실리콘 질화층(30) 및 실리콘 산화층(29)를 거쳐서 마련한다.

이 때에, 게이트 전극(13c) 및 (13d)의 측벽을 둘러싸고, 절연층(28)과 중첩되는 스페이서 절연층(27)이 마련되어 있으므로, 드라이 에칭 조건이 적당히 설정될 때 자기정합 기술에 의해 게이트 전극(13c) 및 (13d)을 콘택트 홀(16b)로 부터 절연시킬 수 있다.

이어서, 포토리도그래피 및 드라이 에칭법에 의해 게이트 전극(13b)와 일치해서 실리콘 질화층(30), 실리콘(29) 및 절연층(28)을 거쳐서 콘택트 홀(제1도a의 (17a))을 연다.

제3폴리실리콘층(18b)를 LPCVD법에 의해 약 50nm 두께로 퇴적한 후, 예를 들면 800KeV, 5×10¹⁵cm^-2으로 실행하는 비소의 이온 주입에 의해 n형 불순물을 제3폴리실리콘층(18b)에 첨가한다. 이렇게 형성된 구조를 소정의 어닐링 처리를 통해 활성화한 후, 바라는 형상으로 가공한다. (제4도d)

또한, 절연층(31)로서 기능하는 실리콘 산화층을 LPCVD법에 의해 약 5~50nm두께로 퇴적하고, 질소 분위기 중에서 약 10분간 850~900℃로 퇴적된 층을 어닐링해서 폴리실리콘 PMOS 트랜지스터의 게이트 절연층(31)을 형성한다.

또한, 폴리실리콘 PMOS 트랜지스터의 구동 능력을 개선하기 위해서 SiO₂절연층은 실리콘 질화층(Si₃N₄)층으로 형성되어, 옥시니트라이드(SiON)로 이루어지거나 또는 실리콘 질화층 및 실리콘 산화층의 2층막으로 형성된 절연층으로 치환하는것에 의해, 그의 두께가 효과적으로 줄어들고, 또한 높은 비유전율을 갖게 된다.

그 후, 제1도b에 도시한 콘택트 홀(19a) 및 (19b)를 포토리도그래피 및 드라이 에칭을 사용하는 것에 의해 절연층(31)을 거쳐서 연다.

그후, 제4폴리실리콘층을 LPCVD법에 의해 퇴적해서 10~50nm의 두께를 갖는 폴리실리콘층 (20a), (20d) 및 (20e)를 형성한다.

이어서, 포토리도그래피 및 드라이 에칭을 사용해서 제4폴리실리콘층을 바라는 형상으로 가공하고, 예를 들면 5nm의 두께를 갖는 실리콘 산화층을 LPCVD법에 의해 폴리실리콘층(20a),(20d) 및 (20e)상에 형성한다.

그 후, 폴리실리콘 PMOS 트랜지스터의 소오스 영역(20e) 및 드레인 영역(20a)를 이온 주입을 위한 포토 마스크를 사용해서 형성한다.

소오스및 드레인 영역의 형성에 적합한 이온 주입은, 예를 들면 25KeV의 에너지 레벨및 10¹⁴~10¹⁵cm^-2의 주입량의 조건하에서 실행되는 BF₂이온 주입이다(제4도e)

제4도e의 단면도에서는 동일한 폴리실리콘 PMOS 트랜지스터에 속하는 소오스 및 드레인 영역이 도시되어 있지 않지만, 하나의 폴리실리콘 PMOS 트랜지스터의 소오스 영역(20e) 및 다른 하나의 폴리실리콘 PMOS 트랜지스터의 드레인 영역(20a)는 도시되어 있다.

이어서, 예를 들면 100nm의 두께의 실리콘 산화층 및 예를 들면 붕소-인규산염 유리(BPSG)로 이루어지고 예를 들면, 300nm의 두께를 갖는 산화층을 갖는 복합 실리콘 산화막(32)를 퇴적하고, 붕소 인 유리를 리플로우하도록, 퇴적된 막이 소정의 어닐링을 받는 것에 의해 메모리 셀에 존재하는 단차 부분을 완만하게 할 수 있다.

그 후, 콘택트 홀(21b)를 열고, 스퍼터링에 의해 알루미늄 전극을 약 0.9μm로 퇴적하며, 포토 마스크를 사용하는 것에 의해 퇴적된 전극을 알루미늄 전극(22b)의 패턴으로 드라이 에칭한다.

또한, 텅스텐등의 양호한 스텝 커버리지를 갖는 재료를 전극 재료로서 사용한다.

이 경우에, 제2층 전극으로서 형성된 알루미늄 전극을 액세스 지연에 민감한 데이타 선으로서 사용해도 좋다.

본 발명에 따르면, 메모리 셀의 표준 전압용 전극 면적을 메모리 셀 면적을 증가하는 일 없이 넓게 할 수 있으므로, 메모리 셀의 표준 전압 공급용 전극과 폴리실리콘 PMOS 트랜지스터의 게이트 전극사이에 기생적으로 형성된 기생 용량을 증가시킬 수 있다.

이것은 α선이 메모리 셀에 부딪칠 때 발생하는 소위 α선 소프트 에러 또는 데이타의 업셋에 대해 메모리 셀에게 내성을 갖게 한다.

또한, 메모리를 구성하는 PMOS 트랜지스터및 NMOS 트랜지스터는 접지 전극에 의해 서로 차단되므로, 메모리 셀의 노이즈 방지 능력을 개선할 수 있어 낮은 전압에서도 동작할 수 있는 SRAM을 마련할 수 있다.

[실시예 2]

이 실시예는 제2층 도전층을 패터닝할 때 위상 시프터층을 갖는 포토 마스크를 사용해서 매우 작을 갭을 형성하는 것에 의해 실시예 1의 SRAM 셀의 콘택트 패드와 접지 전극 사이의 분리에 필요한 면적을 저감하는 방법을 보여준다.

제5a~제5도c와 제6도a및 제6도b는 이 실시예에 따라 매우 작은 갭및 위상 시프터를 형성하는 원리를 도시한 것으로, 제5도a는 위상 시프터 마스크의 단면및 투과 광을 도시한 것이고, 제5도b는 실리콘 웨이퍼상의 위상의 정보를 포함하는 투과 광의 진폭을 도시한 것이며, 제5도c는 포토레지스트의 단면을 도시한 것이다.

제6도a는 위상 시프터 마스크의 평면도이고, 제6도b는 포토레지스트의 평면 구성을 도시한 것이다.

제5도a에 도시한 바와 같이, 투과 광의 위상의 180°반전을 위한 위상 시프터층(34)는 포토 마스크를 구성하는 유리 기판(33)상의 여러 위치에 배치되어 있다.

포토레지스트를 노출하는 입사 광(35)는 시프터층이 존재하는 부분및 시프터층이 존재하는 않는 부분을 통해 투과된다.

따라서, 시프터층(34)가 존재하는 부분을 통해 투과하는 입사광(35)의 위상은 시프터층이 존재하지 않는 부분을 통해 투과하는 입사광의 위상에 대해 180°시프트 된다.

상기 조건을 만족하기 위해서는 시프터층의 두께d를 식(1)을 만족하도록 선택한다.

d=λ/2(n-1) ...(1)

여기서, λ는 입사광의 파장이고, n은 굴절율이다.

상기 조건하에서, 위상 시프터층(34)의 끝 또는 가장자리는 투과 광의 위상 반전을 위한 천이 영역으로서 기능하므로, 이 영역을 통해 투과하는 입사 광의 강도는 제5도b에 도시한 바와 같이 완전히 영으로 된다.

따라서, 패턴 전사 포토레지스트(36)은 네가티브 레지스트이고, 이 레지스트에는 제5도c에 도시한 바와 같이, 0.1~0.4μm의 매우 작은 갭이 형성되어 있다.

제6도a는 여러개의 위상 시프터층(34)가 섬 패턴으로 유리기판상에 배치된 포토 마스크의 평면 구성을 도시한 것이다.

이 포토 마스크를 사용하는 것에 의해 패턴 전사된 포토레지스트는 0.1~0.4μm로 측정되는 링형상 갭d가 형성되는 패턴(36)를 갖는다.

또한, 시프터층은 회전 스프레이에 의해 형성된 실리콘 산화층으로 해도 좋다.

시프터층은 제6도a의 섬 패턴으로 배치되지만, 이 실시예의 원리는 다른 패턴 구성, 즉 제6도a에 도시한 시프터층(34) 이외의 부분이 시프터층으로 기능하는 홀 패턴에도 유효하다.

이 실시예에 따르면, 제6도d에 도시한 바와 같이 공통 접지 전극에 접속된 메모리 셀에 공급되는 접지 전위의 상승을 제6도c에 도시한 바와 같이 종래 기술에 비해서 크게 억제할 수 있으므로, 낮은 전원 전압에서도 안정하게 동작할 수 있는 SRAM을 마련할 수 있다.

이 실시예에 있어서는 제2층 도전층이 폴리실리콘 층이지만, 텅스텐실리사이드 층 또는 티타늄 실리사이드 층등의 고융점 금속등의 화합물(실리사이드) 또는 실리사이드 층과 폴리실리콘 층의 복합막(폴리사이드)는 그 자체로서 낮은 저항을 가지므로, 더욱 바람직하다.

[실시예 3]

이 실시예는 실시예1에 따른 SRAM셀의 제3층 도전층과 제2층도전층 사이를 절연 분리하는 방법을 보여준다.

제7도a~제7도f는 이 실시예에 따른 SRAM 셀을 도시한 것으로 특히 제1도a 및 제1도b에 도시한 고농도 n형 불순물 영역(12d)와 제3층 폴리실리콘층(18a) 사이의 접합점의 인접 부분을 제조 공정의 스텝순으로 도시한 것이다.

이하, 이 실시예를 제7도a 및 제7도f에 따라 설명한다.

n형 실리콘 기판(23)상의 접지 전극 및 n채널 MOS 트랜지스터를 형성하는 스텝은 접지 전극, 즉 제2층 폴리실리콘층이 다른 패턴 구성을 갖는 것을 제외하고는 실시예1에 관해 설명한 제4도a 및 제4도c에 도시한 스텝과 동일하다.

상기 스텝을 통해 얻은 구조상에 실리콘 질화층(30)을 LPCVD법에 의해 퇴적한다.

또한, 퇴적된 실리콘 질화층(30)은 다음의 스텝에서 그의 두께가 저감될 것을 고려해서 두께 30~100nm를 갖는다(제7도a).

이어서, 포토리도그래피 공정및 드라이 에칭에 의해 동일한 포토마스크를 사용해서 고농도 n형 불순물 영역(12d)에 일치해서 제2층 폴리실리콘층(15c)와 실리콘 질화층(30)을 거쳐서 콘택트 홀(16b)을 연다(제7도b).

그 후, 콘택트 홀(16b)의 측벽에 노출된 제2층 폴리실리콘층(15c)를 실리콘 산화층및 실리콘 질화층을 에칭하는 것 보다 하이드로플루오르 산및 질산을 갖는 혼합액 또는 히드라진등의 폴리실리콘을 에칭하는 20배 이상인 에칭율을 나타내는 부식액을 사용해서 사이드 에칭한다.

실리콘 기판의 고농도 n형 불순물 영역(12d)가 중첩된 실리콘 산화층(29)로 덮혀져 있으므로, 사이드 에칭 스텝시에 실리콘 기판은 에칭되지 않는다(제7도c).

이어서, 실리콘 산화층(38)이 이전에 실행된 사이드 에칭에 의해 형성된 구멍을 매립하도록, 예를 들면 50mm의 두께로 LPCVD법에 의해 퇴적한다.

또한, 실리콘 산화층(38)을 반응성 이온 에칭등의 이방성 드라이 에칭을 사용해서 에칭하는 것에 의해 콘택트 홀(16b)의 가장자리 또는 측벽상에 스페이서 절연층을 형성한다.

콘택트 홀(16b)의 바닥의 실리콘 산화층(29)도 에칭해서 제거하도록 드라이 에칭된다(제7도e).

제3층 폴리실리콘층의 형성을 위한 스텝(제7도f)과 다음의 스텝은 실시예1과 동일하다.

이 실시예에 따르면, 자기정합 기술에 의해 접지 전위로서 기능하는 제2층 폴리실리콘층은 폴리실리콘 PMOS 트랜지스터의 게이트 전극및 교차 접속 전극으로서 기능하는 제3층 폴리실리콘층으로 부터 절연된다.

따라서, 접지 전극(15c)의 유효폭을 메모리 셀 면적을 증가시키지 않고 넓힐 수 있으므로, 상기 2종류의 도전층을 포토 마스크의 불일치에 의한 단락을 방지할 수 있다.

[실시예 4]

이 실시예는 실시예3의 콘택트 홀을 여는 스텝을 용이하게 하는 것을 보여준다.

제8도a는 이 실시예에 따른 SRAM 셀의 단면 구조도이다.

제8도a에 따르면, 고농도 n형 불순물이 첨가된 폴리실리콘층(39)는 게이트 전극(13b), (13c) 및 (13d)의 스페이서 절연층(27)에 의해 둘러싸여지고 메모리 셀에 구비된 모든 고농도 n형 불순물 영역(12c), (12d) 및 (12e)와 일치되는 구멍에 선택적으로 매립된다.

제2층의 도전층(15b) 및 (15c)와 제3층의 도전층(18b)는 실리콘 기판과 중첩되는 선택적으로 형성된 폴리실리콘층(39)에 접속되고, 또한 고농도 n형 불순물 영역(12c), (12d) 및 (12e)에 접속된다.

폴리실리콘층(39)를 선택적으로 형성하기 위해서 폴리실리콘 선택 성장 기술을 사용해도 좋다.

또한, 폴리실리콘층을 약 500nm두께로 퇴적하고 약 300nm 에치백해도 좋고, 폴리실리콘을 게이트 전극 공간에 매립해도 좋으며, 포토리도그래피및 드라이 에칭을 사용해서 바라는 부분을 제거해도 좋다.

이 실시예에 있어서, 데이타선은 제2층 전극의 알루미늄 전극에 형성되어 고속의 SRAM을 마련한다.

또한, 이 실시예에 있어서, 저농도 n형 불순물 영역(50)을 갖는 소위 LDD 구조를 MOS 트랜지스터의 소오스및 드레인을 위해 사용하는 것에 의해 MOS 트랜지스터를 장시간 사용중에 MOS 트랜지스터의 신뢰성이 저하하는 것을 방지할 수 있다.

이 실시예는 고농도 n형 불순물 영역(12c), (12d) 및 (12e)가 선택적으로 형성된 폴리실리콘층(39)에 형성되고 저농도 n형 불순물 영역(50)만이 p형 웰(24)에 형성되도록 제8도b에 도시한 바와 같이 변형되어도 좋다.

제8도b에는 전송 MOS 트랜지스터및 구동 MOS 트랜지스터가 형성된 영역만이 도시되어 있다.

실리콘 기판의 주표면 위에 소오스및 드레인 영역을 형성하는 것에 의해, 높은 핫 캐리어 방지 능력을 갖는 고집적 SRAM을 스페이서 길이가 저감된 스페이서 절연층(27)로도 실현할 수 있다.

명백하게는 제8도b의 실시예를 메모리의 주변회로를 위해 사용할 수 있으므로, 주변회로의 MOS 트랜지스터의 소오스및 드레인을 형성하는 pn접합의 평면 면적을 저감할 수 있어 소오스및 드레인과 관련된 기생 접합 용량을 저감하는 것에 의해, 고속으로 동작할 수 있는 반도체 메모리 장치를 마련할 수 있다는 이점을 갖는다.

이 실시예에 따르면, 게이트 전극 단차 부분에 있어서 에칭될 층의 유효 두께가 감소해서 에칭된 층의 결함있는 전도가 그곳을 통해 콘택트 홀(16b)를 열리게 한다는 결함을 방지할 수 있으므로, 고집적 SRAM의 제조 효율을 향상할 수 있다.

[실시예 5]

실시예1에 따른 폴리실리콘 PMOS 트랜지스터를 제조하는 방법에 있어서, 본 실시예는 게이트 브레이크다운 전압의 저하를 방지하는 구조및 그의 제조 공정을 보여준다.

제9도a 및 제9도b는 이 실시예에 따른 SRAM 셀을 도시한 것으로, 특히 제1도a 및 제1도b에 도시한 고농도 n형 불순물 영역(12d)와 제3층 폴리실리콘층(8b) 사이의 접합 부근을 형성하는 단면을 제조 공정의 스텝순으로 도시한 것이다.

제9도a 및 제9도b에 따르면, 제3층 폴리실리콘층(18b)는 예를 들면 약 300nm로 퇴적된다(제9도a).

이어서, 이방성 반응 이온 에칭을 사용해서 폴리실리콘층(18b)를 약 100nm두께로 에치백하고 콘택트 홀(16b)에 매립된 층(18b)를 평탄하게 한다.

그 후, 실시예1과 같이, 폴리실리콘층(18b)에 불순물 이온을 첨가하고 포토리도그래피및 드라이 에칭을 사용하는 것에 의해 게이트 전극의 바라는 패턴으로 가공한다.

이 실시예에 따르면, 콘택트 홀(16b)와 일치해서 폴리실리콘 PMOS 트랜지스터의 채널 부분을 평탄한 게이트 전극상에 형성할 수 있으므로, 단차 부분에 있어서 게이트 브레이크다운 전압이 저하되는 문제를 제거할 수 있다.

[실시예 6]

이 실시예는 4M 비트이상의 메모리 용량을 갖는 IC 카드에 본 발명에 따른 SRAM을 적용한 것을 보여준다.

제10도는 이 실시예에 따른 IC 카드의 내부 부분을 도시한 것이다.

제10도에 따르면, IC 카드(43)은 본 발명에 따른 대용량의 SRAM 칩(44) 1~1.5V의 전원 전압을 공급할 수 있는 메모리 데이타 저장용 배터리(45), 데이타 입출력용 I/O 인터페이스칩, 인터페이스 칩의 어드레스 제어용 디코더 칩및 외부 장치와의 접속을 위한 커넥터를 포함한다.

데이타 저장용 배터리(45)로서는 리튬 배터리등의 소형이고 대전류 능력의 싱글 배터리를 카드에 탑재하고 매우 낮은 소비 전력의 SRAM 칩내에 데이타를 저장하는데 사용된다.

1V 이하의 전원 전압으로도 SRAM 칩을 동작시켜 데이타를 저장할 수 있고, 데이타 저장용 배터리(45)는 1V 이하의 저전압을 공급한다.

그러나, 여기에 도시한 SRAM 칩(44)는 대용량이므로, 1개 또는 2개의 배터리를 탑재해야 한다.

이 실시예에 따른 SRAM 칩은 1~1.5V의 저전압으로 동작할 수 있어, 1~1.5V의 배터리로 동작하는 핸디형(handy type) 휴대용 장치(예를 들면, 전자 노트북)에 사용을 위해 접속할 수 있다.

IC 카드의 데이타 저장용 배터리를 1V 이하로 할 수 있어 IC 카드의 크기및 중량를 저감할 수 있다.

[실시예 7]

이 실시예는 실시예1에 따른 SRAM 셀에 폴리실리콘 PMOS 트랜지스터의 게이트 전극을 패터닝하는 위상 시프터 마스크의 사용을 보여준다.

제11도a는 실시예1의 제3층 폴리실리콘층 즉, PMOS 트랜지스터의 게이트 전극을 패터닝하는데 사용된 위상 시프터 마스크의 평면도이다.

제11도 a에 따르면, X 또는 Y방향으로 인접하는 마스크 개구(46)은 마스크가 실제 장치에 놓여질 때, 약 0.1~0.2μm의 거리만큼 서로 밀접하게 떨어지도록 설계되고, 마스크 개구(46)은 위상 시프터층(34)에 교대로 적응된다.

이 실시예에 따르면, 폴리실리콘 PMOS 트랜지스터의 게이트 전극의 경우와 같이 큰 면적의 패턴이 필요할 때, 인접하는 패턴의 상호 접촉을 피하는 것에 의해 미세한 갭을 형성할 수 있으므로, SRAM 셀의 집적도를 향상할 수 있으며, 또 제조 효율도 향상할 수 있다.

이 실시예에 있어서, 위상 시프터 마스크를 폴리실리콘 PMOS 트랜지스터의 게이트 전극의 형성에 대표적으로 적용하지만, 인접하는 패턴이 서로 밀접하게 떨어진 다른 층에도 적용할 수 있다.

또한, 이 실시예의 기술을 DRAM, EPROM, EEPROM 및 마스크 ROM 등의 메모리 LSI에 적용할 수도 있다.

제11도b는 PMOS 트랜지스터의 게이트 전극을 패터닝하는데 위상시프터 마스크를 사용하는 제11도a에 따라 설명한 방법과 다른 방법을 도시한 것이다.

제11도b에서는 여러개의 위상 시프터 마스크(34)가 포토 마스크의 하나의 마스크 개구(46)에 적용된다. 실시예2에 관련해서 설명한 원리에 따르면, 투과 광의 강도는 위상 시프터층(34)의 끝 또는 가장자리에서 거의 영으로 된다. 따라서, 매우 작은 갭을 마스크 개구(46)내의 위상 시프터층(34)의 윤곽을 따라 형성할 수 있어 메모리 셀의 집적도를 개선할 수 있다.

이 실시예에서는 여러개의 위상 시프터층(34)가 포토 마스크의 하나의 마스크 개구에 적용되지만, 여러개의 구멍을 갖는 위상 시프터층을 사용해도 좋다.

[실시예 8]

이 실시예는 실시예1에 따른 SRAM 셀의 게이트 전극을 가공하는데 위상 시프터 마스크를 사용하는 것을 보여준다.

제12도a 및 제12도b는 이 실시예의 제조 공정을 도시한 평면도이다.

제12도a 및 제12도b에 따르면, 실리콘 기판에 형성된 MOS 트랜지스터의 게이트 전극(13)은 실시예1과 관련해서 설명한 바와같이 통상의 포토리도그래피 및 드라이 에칭을 사용하는 것에 의해 라인및 스페이스 패턴으로 먼저 가공된다(제12도a).

게이트 전극의 상기 가공을 위해 상기 시프터 마스크를 사용해도 좋다.

이어서, 실시예1과 관련해서 설명한 바와 같이 그의 시프터층 단독으로 레지스트내에 매우 작은 갭(47)을 형성할 수 있는 위상 시프터 마스크를 사용하는 이방성 드라이 에칭에 의해, 인접하는 전극 패턴 소자를 절단하고 바라는 게이트 전극 구조로 가공해서 인접하는 셀의 게이트 전극(13)을 마련한다(제12도b). 위상 시프터 마스크는 제12도a에 도시한 바와 같이, 위상 시프터층의 가장자리가 매우 작은 갭(47)을 규정하는 두개의 점선사이의 영역에 놓일 수 있도록 설계된다.

이 실시예에 따르면, 인접하는 메모리 셀 사이의 갭을 저감할 수 있어 고집적 SRAM을 마련할 수 있다.

[실시예 9]

이 실시예는 위상 시프터 마스크를 사용하는 제조 방법에서 직면하는 문제의 해결을 보여준다.

제13도a 및 제13도b는 위상 시프터 마스크및 종래 구조의 포토 마스크를 각각 도시한 것이고, 제13도c는 바라는 레지시트 패턴을 도시한 것이다.

특히, 제13도a에 도시한 것은 워드선으로도 기능하는 게이트 전극 패터닝에 사용하는 위상 시프터층(도면에서 사선을 친 부분)을 갖는 마스크(48)이다.

마스크 개구(46)은, 예를 들면 메모리 어레이의 끝에서 주변회로에 대응한다.

제13도a에 있어서, 시프터층(34)가 적용되는 워드선 부분은 시프터층이 적용되지 않는 워드선 부분에 접속되어 있다. 실시예2와 관련해서 설명한 원리에 따르면, 투과 광의 강도는 접합점에서 영으로 되고, 접합점에서 전자및 후자의 워드선 부분은 절단되어 서로 떨어진다.

그 후, 위상 시프터 마스크(48)을 사용해서 노출을 완료한 직후에, 제13도b에 도시한 바와 같이 마스크 개구(46)을 갖는 포토 마스크(49)를 사용하는 것에 의해 중첩 노출을 실행한다.

그 결과, 제13도c에 도시한 바와 같은 포토레지스트 패턴을 형성할 수 있다.

이 실시예에서는 게이트 전극을 가공하는데 적용되는 것에 대해서 설명했지만, 유사한 전극층및 위상 시프터 마스크를 사용해서 생성된 다른 LSI에도 본 발명을 적용할 수 있는 것은 명백하다.

이 실시예에 따르면, 제조 공정의 수를 약간 늘리는 것에 의해 위상 시프터 마스크를 사용하는 제조 공정에서 직면하는 문제를 해소할 수 있어 초고집적 SRAM을 마련할 수 있다.

[실시예 10]

이 실시예는 실시예1에 따른 SRAM 셀의 폴리실리콘 PMOS 트랜지스터의 드레인 영역에 마련된 고저항 드레인 영역을 자동적으로 형성하는 것을 보여준다. 제14도는 이 실시예에 따른 폴리실리콘 PMOS 트랜지스터의 데이타선 부분을 도시한 평면도이고, 메모리셀의 나머지 부분은 제1도a와 동일하다. 제15도는 제14도의 XV-XV선에 따른 단면도이다. 제14도 및 제 15도에 따르면, 폴리실리콘 PMOS 트랜지스터의 드레인 영역(181a)는 적어도 붕소 등의 p형 불순물이 10¹⁹cm^-3이상으로 첨가된 부분의 제3층 폴리실리콘층에 형성되고, 폴리실리콘 PMOS 트랜지스터의 게이트 전극(18b)는 드레인 영역과 동일한 제3층 폴리실리콘층에 형성되어 있다. 폴리실리콘 PMOS 트랜지스터의 채널 영역(20d)는 제3층 폴리실리콘층의 드레인 영역(181a)까지 연장하는 제4층 폴리실리콘층에 형성되어 드레인 영역(181a)의 끝에 인접하도록 열려진 콘택트 홀(19a)를 통해 제3층 폴리실리콘층으로 형성된 드레인 영역(181a)에 전기적으로 접속된다. 따라서, 폴리실리콘 PMOS 트랜지스터의 채널 영역(20d)는 제4층 폴리실리콘층으로 형성된 고저항 드레인 영역(201a)에 접속한다.

이 실시예에 따르면, 고저항 드레인 영역(201d)가 폴리실리콘 PMOS 트랜지스터의 드레인 영역및 채널 영역 사이에 형성되므로, 폴리실리콘 트랜지스터의 소오스및 드레인을 거쳐서 누설 전류를 흐르게 하는 드레인 끝에서의 전계가 경감되는 것에 의해, 폴리실리콘 PMOS 트랜지스터의 누설 전류를 저감할 수 있어 저전력 SRAM을 마련할 수 있다. 이 실시예에 따르면, 고저항 드레인 영역의 길이가 게이트 전극(18b)와 드레인 영역(181a) 사이의 거리에 의해 결정되므로, 포토 마스크의 불일치에 의한 영향 없이 고저항 드레인 영역의 저항을 정밀하게 제어할 수 있어, 폴리실리콘 PMOS 트랜지스터의 온 전류의 증가를 적게하면서 누설 전류를 저감할 수 있다. 이 실시예의 제3층이 위상 시프터 마스크를 사용해서 패터닝되면, 더 미세한 고저항 드레인 영역(201d)를 형성할 수 있다는 것을 명백하다.

바람직하게는 채널부분의 불순물과 같은 종류이고 같은 양의 불순물을 고저항 드레인 영역(201d)로 도입한다. 반대 도전형의 불순물을 약 10¹⁷~10¹⁸cm^-3의 농도로 도입해도 좋다. 이 방법에서는 폴리실리콘 PMOS 트랜지스터의 드레인 전류가 줄어드는 것을 방지할 수 있다.

[실시예 11]

이 실시예는 부하 소자의 고저항 폴리실리콘을 사용하는 SRAM 셀의 접지 전극을 형성하는 방법을 보여준다. 이 실시예에 따른 SRAM 셀을 도시한 평면도인 제16도에 따르면, 저저항 폴리실리콘층(91a) 및 (91e)와 저저항 폴리실리콘층(91b) 및 (91e)는 제2층 폴리실리콘층에 형성된 고저항 폴리실리콘층(91c) 및 고저항 폴리실리콘층(91d)의 각각의 반대쪽 끝에 형성되고, 층(91a) 및 (91b)는 콘택트 홀(8a) 및 (8b)와 메모리내에서 공통 전원선으로서 기능하는 반대의 저저항 폴리실리콘층(91e)를 거쳐서 메모리 셀의 메모리 노드를 형성하는 고농도 n형불순물 영역(3c) 및 (3d)에 각각 접속되어 있다. 또한, 콘택트 홀(6a) 및 (6b)는 메모리 셀에 구비된 구동 MOS 트랜지스터 T1 및 T2의 소오스로서 기능하는 고저항 n형 불순물 영역(3f) 및 (3g)를 거쳐서 열려지고, 공통 접지 전극으로서 기능하는 제3층 폴리실리콘층(71a)가 마련된다. 전송 MOS 트랜지스터의 고농도 불순물 영역(3a) 및 (3b)는 콘택트 홀(6c) 및 (6d)를 거쳐서 제3층 폴리실리콘층(71b) 및 (71c)에 접속되어 콘택트 패드가 형성된다. 콘택트 홀(10a) 및 (10b)는 제3층 폴리실리콘층(71b) 및 (71c)를 거쳐서 열려지고, 알루미늄 전극(11a) 및 (11b)는 층(71b) 및 (71c)에 접속되어 있다.

이 실시예에 따르면, 제3층 폴리실리콘층(71b) 및 (71c)가 접지 전극(71a)에서 0.1~0.4μm의 거리만큼 떨어져 있으므로, 고부하 SRAM 셀의 접지 전극 면적을 증가시킬 수 있어 접지 전극이 작은 저항을 갖게 된다. 상부 알루미늄 전극에 의해 고저항 소자를 접지 전극으로 부터 정전기적으로 차폐할 수 있으므로, 데이타선상의 전계의 영향을 최소화할 수 있어 노이즈 방지 능력을 향상할 수 있다.

이 실시예에 있어서, 제3층 도전층은 폴리실리콘층이지만, 텅스텐 실리사이드층 또는 티타늄 실리사이드층등의 고융점 금속의 화합물 또는 실리사이드층과 폴리실리콘층의 복합막(폴리사이드)는 그 자체로서 더 낮은 저항을 가지므로 더욱 바람직하다.

본 발명에 따르면, 메모리 셀내의 구동 MOS 트랜지스터의 소오스로의 접지 전위 공급에 있어서, 메모리 셀에 대전류가 흐를 때에도 메모리 셀에 접지 전위를 안정하게 공급할 수 있어 낮은 전압에서 동작할 수 있는 초고집적 SRAM을 갖는 반도체 메모리 장치를 마련할 수 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.

Claims

워드선, 상기 워드선과 각각 교차하는 여러개의 데이타선 및 상기 워드선과 데이타선의 교차점에 마련된 여러개의 메모리셀을 갖는 반도체 메모리장치로서, 상기 메모리셀은 한쌍의 제1도전형의 구동용 절연게이트 전계효과 트랜지스터, 상기 구동용 절연게이트 전계효과 트랜지스터의 도전형과는 다른 제2도전형의 부하용 절연게이트 전계효과 트랜지스터 및 2개의 전송용 절연게이트 전계효과 트랜지스터를 갖고, 상기 한쌍의 제1도전형의 구동용 절연게이트 전계효과 트랜지스터의 게이트전극이 다른쪽의 구동용 트랜지스터의 드레인영역과 상호접속되고, 상기 한쌍의 제1도전형의 절연게이트 전계효과 트랜지스터가 상기 부하용 절연게이트 전계효과 트랜지스터와 협동하여 상보형 인버터회로를 형성하는 것에 의해 플립플롭회로를 구성하고, 상기 플립플롭회로의 교차접속의 접합점이 상기 2개의 전송용 절연게이트 전계효과 트랜지스터에 각각 접속되고, 상기 구동용 절연게이트 전계효과 트랜지스터의 소오스를 접지전위로 고정하는 도전층이 상기 워드선 및 데이타선의 양 방향으로 연속되도록 반도체기판의 주표면상에 형성되며, 상기 도전층은 상기 구동용 절연게이트 전계효과 트랜지스터와 상기 부하용 절연게이트 전계효과 트랜지스터 사이에 배치되어 있는 것을 특징으로 하는 반도체 메모리장치.
제1항에 있어서, 상기 도전층에는 여러개의 개구부가 마련되고 또한 상기 도전층은 적어도 상기 구동용 절연게이트 전계효과 트랜지스터와 상기 부하용 절연게이트 전계효과 트랜지스터의 게이트전극 사이에 배치되어 있는 것을 특징으로 하는 반도체 메모리장치.
제1항에 있어서, 상기 도전층은 동일 평면상에서 0.1~0.4μm의 범위내에서 소정의 거리만큼 다른 도정층으로부터 떨어져 있는 것을 특징으로 하는 반도체 메모리장치.
제1항에 있어서, 상기 부하용 절연게이트 전계효과 트랜지스터의 채널은 다결정 실리콘층 내에 형성되어 있는 것을 특징으로 하는 반도체 메모리장치.
제1항에 있어서, 상기 도전층은 메모리셀 내에서 상기 데이타선이 접속되는 콘택트패드로서 기능하는 도전층과 동일층에 형성되어 있는 것을 특징으로 하는 반도체 메모리장치.
제5항에 있어서, 상기 콘택트패드로서 기능하는 도전층은 상기 구동용 절연게이트 전계효과 트랜지스터의 소어스를 접지전위로 고정하는 상기 도전층으로 부터 0.1~0.4μm의 범위내에서 소정의 거리만큼 떨어져 있는 것을 특징으로 하는 반도체 메모리장치.
제1항에 있어서, 상기 부하용 절연게이트 전계효과 트랜지스터의 게이트 절연층에 옥시니트라이드가 사용되는 것을 특징으로 하는 반도체 메모리장치.
제1항에 있어서, 제1도전형의 불순물이온이 첨가된 폴리실리콘은 상기 구동용 절연게이트 전계효과 트랜지스터 및 전송용 절연게이트 전계효과 트랜지스터의 소오스 및 드레인영역으로서 기능하는 고농도 n형 불순물영역상에 선택적으로 형성되어 있는 것을 특징으로 하는 반도체 메모리장치.
제1항에 있어서, 상기 부하용 절연게이트 전계효과 트랜지스터의 게이트전극 과 반도체기판 사이의 접합점에 있어서, 접합점에 인접하는 상기 게이트전극의 표면은 평탄하게 되어 있는 것을 특징으로 하는 반도체 메모리장치.
제1항에 있어서, 상기 제1도전형의 절연게이트 전계효과 트랜지스터의 소오스 또는 드레인으로서 기능하는 고농도 불순물영역이 반도체기판의 주표면상에 형성되어 있는 것을 특징으로 하는 반도체 메모리장치.
제1항에 있어서, 상기 제2도전형의 절연게이트 전계효과 트랜지스터의 드레인영역은 상기 절연게이트 전계효과 트랜지스터의 게이트전극과 동일층에 형성되고, 상기 절연게이트 전계효과 트랜지스터의 채널영역으로서 기능하는 다결정 실리콘층은 상기 드레인영역에 전기적으로 접속되며, 상기 게이트영역과 게이트전극 사이의 상기 다결정 실리콘층의 일부가 고저항 드레인영역을 형성하고 있는 것을 특징으로 하는 반도체 메모리장치.
기판상에 배치된 제1도전층 및 상기 제1도전층상에서 상기 제1도전층과 전기적으로 절연되도록 배치된 제2도전층을 갖고, 상기 제1도전층의 일부를 상기 제2도전층의 콘택트패드로서 사용하는 반도체장치의 제조방법으로서, 상기 제2도전층의 콘택트패드로서 기능하는 상기 제1도전층의 일부를 분리하기 위한 노출을 실행하도록 사용되는 포토마스크는 상기 콘택트패드에 대응하는 부분 또는 상기 콘택트패드에 대응하지 않는 부분에 위상시프터층을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
제12항에 있어서, 1회의 포토리도그래피 공정 동안, 위상시프터층을 갖는 마스크를 사용하는 노즐 및 적어도 하나의 다른 마스크를 사용하는 노출이 조합되어 실행되는 것을 특징으로 하는 반도체장치의 제조방법.
제12항에 있어서, 상기 반도체장치는 한쌍의 제1도전형의 구동용 절연게이트 전계효과 트랜지스터 및 2개의 전송용 절연게이트 전계효과 트랜지스터를 갖고, 상기 위상시프터 마스크는 상기 구동용 절연게이트 전계효과 트랜지스터 및 전송용 절연게이트 전계효과 트랜지스터의 게이트전극 가공에 사용되는 것을 특징으로 하는 반도체장치의 제조방법.
제12항에 있어서, 상기 반도체장치는 부하용 절연게이트 전계효과 트랜지스터를 갖고, 상기 부하용 절연게이트 전계효과 트랜지스터의 게이트전극은 상기 제1도전층상에 위치결정되고 자기정합기술에 의해 그것으로부터 절연되는 것을 특징으로 하는 반도체장치의 제조방법.
제12항에 있어서, 상기 한쌍의 제1도전형의 구동용 절연게이트 전계효과 트랜지스터는 플립플롭회로를 구성하고, 상기 플립플롭회로의 교차접속 접합점은 다결정 실리콘층으로 형성된 고저항소자에 각각 접속되는 것을 특징으로 하는 반도체장치의 제조방법.
제15항에 있어서, 상기 위상시프터 마스크는 상기 부하용 절연게이트 전계효과 트랜지스터의 게이트전극을 가공하는데 사용되는 것을 특징으로 하는 반도체장치의 제조방법.
제14항에 있어서, 여러개의 위상시프터층에 적용되는 하나의 마스크 개구부 또는 위상시프터층에 적용되는 여러개의 마스크 개구부를 갖는 위상시프터 마스크는 상기 부하용 절연게이트 전계효과 트랜지스터의 게이트전극의 가공에 사용되는 것을 특징으로 하는 반도체장치의 제조방법.