JPS6143470A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6143470A JPS6143470A JP59164955A JP16495584A JPS6143470A JP S6143470 A JPS6143470 A JP S6143470A JP 59164955 A JP59164955 A JP 59164955A JP 16495584 A JP16495584 A JP 16495584A JP S6143470 A JPS6143470 A JP S6143470A
- Authority
- JP
- Japan
- Prior art keywords
- ion implantation
- passivation film
- writing
- film
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は半導体装置の製造方法に関し、さらに詳しくは
イオン打込みによるマスクＲＯＭの書き込みに適用して
有効な技術に関するものである。
イオン打込みによるマスクＲＯＭの書き込みに適用して
有効な技術に関するものである。
［背景技術］
イオン打込みによってＲＯＭのメモリ内容の書き込みを
行うマスクＲＯＭは広く一般に用いられている。ところ
で、このイオン打込みの際には、マスクを一枚専用に用
いている。このため、ホ（・マスクが一枚余分に必要と
なり、また、ホトレジストの堆積やエツチング等の工程
が増えている。
行うマスクＲＯＭは広く一般に用いられている。ところ
で、このイオン打込みの際には、マスクを一枚専用に用
いている。このため、ホ（・マスクが一枚余分に必要と
なり、また、ホトレジストの堆積やエツチング等の工程
が増えている。
さらに、ＲＯＭの書き込みのためのイオン打込みは、半
導体装置の製造工程の比較的前の段階でなされるのが普
通である。たとえば、ソース・ドレインのイオン打込み
およびグー１−酸化膜を形成した後、リンを打込みデプ
リーションタイプのＮチャネルＭＯ３にする書き込み工
程は、製造工程のかなりはやい時期になされている一例
である。このため、書き込みのイオン打込みから最終工
程までのいわゆる工宛が長く、ユーザの種々な需要に迅
速に対応ｊることが困難であった。
導体装置の製造工程の比較的前の段階でなされるのが普
通である。たとえば、ソース・ドレインのイオン打込み
およびグー１−酸化膜を形成した後、リンを打込みデプ
リーションタイプのＮチャネルＭＯ３にする書き込み工
程は、製造工程のかなりはやい時期になされている一例
である。このため、書き込みのイオン打込みから最終工
程までのいわゆる工宛が長く、ユーザの種々な需要に迅
速に対応ｊることが困難であった。
［ｆ＠明の目的コ
本発明の目的は、ＲＯＭコードの専用マスクを使用する
ことなく、しかも、書き込みのイオン打込みから完成ま
での工程を最短にする半導体装置の製造方法を提供する
ものである。
ことなく、しかも、書き込みのイオン打込みから完成ま
での工程を最短にする半導体装置の製造方法を提供する
ものである。
本発明の前記ならびにそのほかの目的と新規な特徴は１
不明細古の記述および添付図面からあきらかになるであ
ろう。
不明細古の記述および添付図面からあきらかになるであ
ろう。
［発明の概要コ
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、最上層のパッシベーション膜を形成し、この
パッシベーション膜のホトエツチングに用いるマスクを
書き込みのイオン打込みのマスクと兼用している。そし
て、このパッシベーション膜の加工後のパターンをマス
クとして書き込みのイオン打込みを、居間絶縁膜および
ポリシリコンゲートを通して行っている。したがって、
書き込み用の専用マスクが不要となり、また、最終ホト
エツチング工程後のイオン打込みであるので、工宛は最
短となる。
パッシベーション膜のホトエツチングに用いるマスクを
書き込みのイオン打込みのマスクと兼用している。そし
て、このパッシベーション膜の加工後のパターンをマス
クとして書き込みのイオン打込みを、居間絶縁膜および
ポリシリコンゲートを通して行っている。したがって、
書き込み用の専用マスクが不要となり、また、最終ホト
エツチング工程後のイオン打込みであるので、工宛は最
短となる。
［実施例コ
以下本発明の半導体装置の製造方法の一実施例を第１１
２Ｉおよび第２図を参照して説明する。第１図は最上層
のバンシベーション膓形成前までの工程によってつくら
れた半導体装置の断面構造を示し、書き込みの行なわれ
るＮチャネルＭＯＳＦＥＴと入力保護回路のＭＯＳＦＥ
Ｔを一例として示している。
２Ｉおよび第２図を参照して説明する。第１図は最上層
のバンシベーション膓形成前までの工程によってつくら
れた半導体装置の断面構造を示し、書き込みの行なわれ
るＮチャネルＭＯＳＦＥＴと入力保護回路のＭＯＳＦＥ
Ｔを一例として示している。
第１図において、符号１は半導体基板で、たとえば、Ｐ
型シリコン半導体晶板を示す、この基板１に１±、メモ
リセルを構成するＮチャネルＭＯＳＦＥＴ、デコーダ、
センスアンプ、入力保護回路等が形成される。ここでは
、イオン打込みによってＲＯＭの書き込みが行なわれる
ＮチャネルＭＯＳＦＥＴと、入力保護回路のＮチャネル
ＭＯＳＦＥＴとを用いて本発明を説明する。基板１に形
成する素子活性領域を規定するために、比較的厚い５ｉ
０２膜２をｉ択的に形成する。つぎに、５１０２ゲート
酸化膜３およびリンがドープされたポリシリコンからな
るゲート電極４を形成する。ソース領域５およびドレイ
ン領域６であるＮ１型半 □導体領域は、ゲー
ト電極４をマスクとしてＰ、ＡＳ等のイオン打込みの後
Ａｒ、Ｎ２等の雰囲気での活性化のアニールによって形
成される。つぎに。
型シリコン半導体晶板を示す、この基板１に１±、メモ
リセルを構成するＮチャネルＭＯＳＦＥＴ、デコーダ、
センスアンプ、入力保護回路等が形成される。ここでは
、イオン打込みによってＲＯＭの書き込みが行なわれる
ＮチャネルＭＯＳＦＥＴと、入力保護回路のＮチャネル
ＭＯＳＦＥＴとを用いて本発明を説明する。基板１に形
成する素子活性領域を規定するために、比較的厚い５ｉ
０２膜２をｉ択的に形成する。つぎに、５１０２ゲート
酸化膜３およびリンがドープされたポリシリコンからな
るゲート電極４を形成する。ソース領域５およびドレイ
ン領域６であるＮ１型半 □導体領域は、ゲー
ト電極４をマスクとしてＰ、ＡＳ等のイオン打込みの後
Ａｒ、Ｎ２等の雰囲気での活性化のアニールによって形
成される。つぎに。
ＰＳＧ （リンシリケートガラス）膜等の居間絶縁膜７
をＣＶＤ法によって堆積する。このあと、所要のＡＱ配
線を行うために、層間絶縁膜７のエツチングを行いコン
タクト孔８を形成する。つぎに。
をＣＶＤ法によって堆積する。このあと、所要のＡＱ配
線を行うために、層間絶縁膜７のエツチングを行いコン
タクト孔８を形成する。つぎに。
ＡＱのホトエツチングおよびＨ２アニールを行って所要
のＡ２配線９を形成する。この後、最上層のパッシベー
ション膜を形成することによって半導体装置が完成する
が、メモリセルを構成する各ＮチャネルＭＯ３ＦＥＴの
書き込みはまだ行なわれていない。この書き込み工程を
第２図を参照して説明する。
のＡ２配線９を形成する。この後、最上層のパッシベー
ション膜を形成することによって半導体装置が完成する
が、メモリセルを構成する各ＮチャネルＭＯ３ＦＥＴの
書き込みはまだ行なわれていない。この書き込み工程を
第２図を参照して説明する。
ＡＱ配線９のＨ２アニールを行った後、最上層−面にパ
ッシベーション膜１０を堆積する。パッシベーション膜
１，０は、たどえば、ＣＶＤ法によるＰＳＱ、５ｉ０２
あるいはプラズ７Ｓｉ３Ｎ＊等で形成する。つぎに、こ
のパッシベーション膜１−０にボンディングパラ１−９
上の孔１２の形成を行うわけであるが、この工程で使う
マスクをＲＯＭのさき込みマスクと兼用させる。すなわ
ち、孔１２を形成するためのレジストマスク（図示せず
）を用いて、孔１２とイオン打込み用の孔１１を同時に
形成する。孔１１はＰ（リン）イオン打込みを行ってデ
プリーションタイプＭＯＳＦＥＴとするメモリセル上の
パッシベーション膜を選択的に除去して形成する。
ッシベーション膜１０を堆積する。パッシベーション膜
１，０は、たどえば、ＣＶＤ法によるＰＳＱ、５ｉ０２
あるいはプラズ７Ｓｉ３Ｎ＊等で形成する。つぎに、こ
のパッシベーション膜１−０にボンディングパラ１−９
上の孔１２の形成を行うわけであるが、この工程で使う
マスクをＲＯＭのさき込みマスクと兼用させる。すなわ
ち、孔１２を形成するためのレジストマスク（図示せず
）を用いて、孔１２とイオン打込み用の孔１１を同時に
形成する。孔１１はＰ（リン）イオン打込みを行ってデ
プリーションタイプＭＯＳＦＥＴとするメモリセル上の
パッシベーション膜を選択的に除去して形成する。
書き込みのためのＰイオン打込みは、従って、パッシベ
ーション膜１０をマスクとして行なわれる。このときパ
ッシベーション膜１０上の図示しないレジストＩ膜をも
マスクとして利用してもよい。
ーション膜１０をマスクとして行なわれる。このときパ
ッシベーション膜１０上の図示しないレジストＩ膜をも
マスクとして利用してもよい。
イオン打込みは高エネルギで行い１層間絶縁膜７および
ゲート電極４を通してチャネル領域１３へのイオン打込
みを可能としている。このあと、４５０℃においてｆ−
１２アニールを行いＲＯＭの書き込みを完了する。
ゲート電極４を通してチャネル領域１３へのイオン打込
みを可能としている。このあと、４５０℃においてｆ−
１２アニールを行いＲＯＭの書き込みを完了する。
［効果コ
ＲＯＭの書き込みが、最終のホトエツチング工程の後で
行なおれる６したがって、書き込みのイオン打込みとそ
の後のアニールを終了すると、最終の製品までの工程は
極めて少なく工宛はｉｒｋ短となる効果が得られる。
行なおれる６したがって、書き込みのイオン打込みとそ
の後のアニールを終了すると、最終の製品までの工程は
極めて少なく工宛はｉｒｋ短となる効果が得られる。
また、パッシベーション膜のホトエツチング工程でのマ
スクを書き込み用のマスクと兼用しているので、マスク
が１枚減少するとともにホトエツチング工程も１回減少
するという効果が得られる。
スクを書き込み用のマスクと兼用しているので、マスク
が１枚減少するとともにホトエツチング工程も１回減少
するという効果が得られる。
以」二本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るもではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない、打込まれるイオンはヒ
素、ボロン等であってもよく、またエンハンスメントタ
イプＭＯ８ＦＥＴとするためのイオン打込みであっても
よい。
き具体的に説明したが、本発明は上記実施例に限定され
るもではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない、打込まれるイオンはヒ
素、ボロン等であってもよく、またエンハンスメントタ
イプＭＯ８ＦＥＴとするためのイオン打込みであっても
よい。
［利用分野］
この発明はイオン打込みによって書き込みを行うマスク
ＲＯＭに適用でき、特にＲＯＭ書き込みを有したセミカ
スタム品にこの技術を適用して有効である。
ＲＯＭに適用でき、特にＲＯＭ書き込みを有したセミカ
スタム品にこの技術を適用して有効である。
第１図および第２図は１本発明の半導体装置の製造方法
の一実施例を説明するための断面構造図である。 １・・・半導体基板、２・・・５ｉ０２膜、３・・・ゲ
ート酸化膜、４・・・ゲート電極、５・・・ソース、６
・・・トレイン、７・・・層間絶縁膜、９・・・ＡＱ配
線、１０・・・パッシベーション膜、１１．１２・・・
孔、１３・・・チャネル領域。
の一実施例を説明するための断面構造図である。 １・・・半導体基板、２・・・５ｉ０２膜、３・・・ゲ
ート酸化膜、４・・・ゲート電極、５・・・ソース、６
・・・トレイン、７・・・層間絶縁膜、９・・・ＡＱ配
線、１０・・・パッシベーション膜、１１．１２・・・
孔、１３・・・チャネル領域。
Claims (1)
- １、イオン打込みによって書き込みがなされるメモリセ
ルを有し、このメモリセルのゲートおよびソース、ドレ
イン表面に層間絶縁膜が形成された半導体装置において
、前記半導体装置の最上層のパッシベーション膜を形成
した後、パッシベーション膜のホトエッチング工程にお
いて、前記メモリセル上のパッシベーション膜を除去し
、前記層間絶縁膜およびゲートを通して書き込みのため
のイオン打込みを行い、つぎにアニールを行うことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164955A JPS6143470A (ja) | 1984-08-08 | 1984-08-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164955A JPS6143470A (ja) | 1984-08-08 | 1984-08-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6143470A true JPS6143470A (ja) | 1986-03-03 |
Family
ID=15803037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59164955A Pending JPS6143470A (ja) | 1984-08-08 | 1984-08-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6143470A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0317136A2 (en) * | 1987-11-13 | 1989-05-24 | Hitachi, Ltd. | A method of producing a semiconductor integrated circuit device |
-
1984
- 1984-08-08 JP JP59164955A patent/JPS6143470A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0317136A2 (en) * | 1987-11-13 | 1989-05-24 | Hitachi, Ltd. | A method of producing a semiconductor integrated circuit device |
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