JP2555103B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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-
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、しきい
値電圧の制御を必要としたMIS構造の半導体集積回路装
置に適用して有効な技術に関するものである。
値電圧の制御を必要としたMIS構造の半導体集積回路装
置に適用して有効な技術に関するものである。
特開昭53−41188号公報に記載されるように、高集積
化に最適な縦型マスクROMは2層ゲート構造(マルチゲ
ート構造)を採用している。2層ゲート構造は、ゲート
長方向に所定間隔で配置された第1ゲート電極間に第2
ゲート電極を配置している。第1ゲート電極は第1層目
ゲート電極材料(多結晶珪素膜)で形成されている。第
2ゲート電極は第2層目ゲート電極材料(多結晶珪素
膜)で形成されている。第1ゲート電極の端部と第2ゲ
ート電極の端部とは、製造工程におけるマスク合せ余裕
寸法に相当する分重ね合されている。
化に最適な縦型マスクROMは2層ゲート構造(マルチゲ
ート構造)を採用している。2層ゲート構造は、ゲート
長方向に所定間隔で配置された第1ゲート電極間に第2
ゲート電極を配置している。第1ゲート電極は第1層目
ゲート電極材料(多結晶珪素膜)で形成されている。第
2ゲート電極は第2層目ゲート電極材料(多結晶珪素
膜)で形成されている。第1ゲート電極の端部と第2ゲ
ート電極の端部とは、製造工程におけるマスク合せ余裕
寸法に相当する分重ね合されている。
このように構成される縦型マスクROMは、第1ゲート
電極と第2ゲート電極との間のソース領域又はドレイン
領域に相当する部分をなくすことができる。すなわち、
この種の縦型マスクROMは、ゲート長方向の面積を縮小
することができるので、集積度を向上することができる
特徴がある。
電極と第2ゲート電極との間のソース領域又はドレイン
領域に相当する部分をなくすことができる。すなわち、
この種の縦型マスクROMは、ゲート長方向の面積を縮小
することができるので、集積度を向上することができる
特徴がある。
前記縦型マスクROMの情報の書込は、前記第1ゲート
電極及び第2ゲート電極を形成する前に行われている。
つまり、縦型マスクROMの情報の書込みは次のように行
われている。
電極及び第2ゲート電極を形成する前に行われている。
つまり、縦型マスクROMの情報の書込みは次のように行
われている。
まず、半導体基板主面部のチャネル形成領域を予じめ
ディプレッション型(又はエンハンスメント型)のしき
い値電圧に形成する。
ディプレッション型(又はエンハンスメント型)のしき
い値電圧に形成する。
次に、半導体基板主面上に不純物導入用マスクを形成
する。不純物導入用マスクは、例えばフォトレジスト膜
で形成し、情報を書込む領域のチャネル形成領域上が開
口されている。
する。不純物導入用マスクは、例えばフォトレジスト膜
で形成し、情報を書込む領域のチャネル形成領域上が開
口されている。
次に、前記不純物導入用マスクを用い、その開口部を
通してチャネル形成領域に情報書込用不純物を導入す
る。この情報書込用不純物はB(ボロン)を使用し、情
報書込用不純物が導入されたチャネル形成領域はエンハ
ンスメント型のしきい値電圧に形成される。
通してチャネル形成領域に情報書込用不純物を導入す
る。この情報書込用不純物はB(ボロン)を使用し、情
報書込用不純物が導入されたチャネル形成領域はエンハ
ンスメント型のしきい値電圧に形成される。
次に、第1ゲート電極を形成し、この後、第2ゲート
電極を形成する。
電極を形成する。
一方、高速化に最適な横型マスクROMは、製品の完成
までに要する時間を短縮するために、ビット線(アルミ
ニウム膜)を形成した後に情報の書込みを行っている。
つまり、横型マスクROMの情報の書込みは次のように行
っている。
までに要する時間を短縮するために、ビット線(アルミ
ニウム膜)を形成した後に情報の書込みを行っている。
つまり、横型マスクROMの情報の書込みは次のように行
っている。
まず、半導体基板主面部のチャネル形成領域を予じめ
エンハンスメント型のしきい値電圧に形成する。
エンハンスメント型のしきい値電圧に形成する。
次に、半導体基板主面にnチャネルMISFETからなるメ
モリセルを形成する。
モリセルを形成する。
次に、メモリセルのドレイン領域に接続されるビット
線を形成する。ビット線はアルミニウム或はCuが添加さ
れたアルミニウム合金で形成する。ビット線は、メモリ
セルを覆う層間絶縁膜上に延在し、メモリセルのドレイ
ン領域には前記層間絶縁膜に形成された接続孔を通して
接続されている。
線を形成する。ビット線はアルミニウム或はCuが添加さ
れたアルミニウム合金で形成する。ビット線は、メモリ
セルを覆う層間絶縁膜上に延在し、メモリセルのドレイ
ン領域には前記層間絶縁膜に形成された接続孔を通して
接続されている。
次に、ビット線を覆うように不純物導入用マスクを形
成する。不純物導入用マスクは、フォトレジスト膜で形
成し、情報を書込むメモリセルのチャネル形成領域上が
開口されている。
成する。不純物導入用マスクは、フォトレジスト膜で形
成し、情報を書込むメモリセルのチャネル形成領域上が
開口されている。
次に、前記不純物導入用マスクを用い、その開口部を
通してチャネル形成領域に情報書込用不純物を導入す
る。この情報書込用不純物はB(ボロン)を使用し、情
報書込用不純物が導入されたチャネル形成領域はしきい
値電圧が高くなる。つまり、情報が書込まれたメモリセ
ルは、ゲート電極を選択してもソース領域とドレイン領
域とが導通しないように構成されている。
通してチャネル形成領域に情報書込用不純物を導入す
る。この情報書込用不純物はB(ボロン)を使用し、情
報書込用不純物が導入されたチャネル形成領域はしきい
値電圧が高くなる。つまり、情報が書込まれたメモリセ
ルは、ゲート電極を選択してもソース領域とドレイン領
域とが導通しないように構成されている。
次に、前記不純物導入用マスクを除去する。
本発明者は、前述の技術の検討の結果、次の問題点を
見出した。
見出した。
前記縦型マスクROMは、情報の書込みがゲート電極を
形成する前に行われているので、製品の完成までに要す
る時間が長くなる。
形成する前に行われているので、製品の完成までに要す
る時間が長くなる。
また、前記縦型マスクROMは、情報書込用不純物が導
入される領域に対して、第1ゲート電極、第2ゲート電
極の夫々が製造工程におけるマスク合せずれを生じる。
このマスク合せずれは、それに相当する分、第1ゲート
電極、第2ゲート電極の夫々のゲート長方向の寸法に余
裕を確保する必要があるので、縦型マスクROMの集積度
を低下させる。
入される領域に対して、第1ゲート電極、第2ゲート電
極の夫々が製造工程におけるマスク合せずれを生じる。
このマスク合せずれは、それに相当する分、第1ゲート
電極、第2ゲート電極の夫々のゲート長方向の寸法に余
裕を確保する必要があるので、縦型マスクROMの集積度
を低下させる。
また、前記横型マスクROMは、ビット線を形成した後
にフォトレジスト膜で形成した不純物導入用マスクを形
成している。フォトレジスト膜は、水洗、現像、剥離等
所謂ウエット処理を使用するので、ビット線特にマイグ
レーションを低減するCuが添加されたアルミニウム合金
で形成されるビット線を腐食する。
にフォトレジスト膜で形成した不純物導入用マスクを形
成している。フォトレジスト膜は、水洗、現像、剥離等
所謂ウエット処理を使用するので、ビット線特にマイグ
レーションを低減するCuが添加されたアルミニウム合金
で形成されるビット線を腐食する。
本発明の目的は、半導体集積回路装置において、製品
の完成までに要する時間を短縮することが可能な技術を
提供することにある。
の完成までに要する時間を短縮することが可能な技術を
提供することにある。
本発明の他の目的は、縦型マスクROMを有する半導体
集積回路装置において、前記目的を達成すると共に、メ
モリセルの占有面積を縮小して高集積化を図ることが可
能な技術を提供することにある。
集積回路装置において、前記目的を達成すると共に、メ
モリセルの占有面積を縮小して高集積化を図ることが可
能な技術を提供することにある。
本発明の他の目的は、縦型又は横型マスクROMを有す
る半導体集積回路装置において、情報書込工程に起因す
るビット線の腐食を低減することが可能な技術を提供す
ることにある。
る半導体集積回路装置において、情報書込工程に起因す
るビット線の腐食を低減することが可能な技術を提供す
ることにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
2層ゲート構造の縦型マスクROMを有する半導体集積
回路装置において、第1ゲート電極、第2ゲート電極を
順次形成した後に、所定の第1ゲート電極又は及び第2
ゲート電極を通してチャネル形成領域に情報書込用不純
物を導入し、情報の書込みを行う。
回路装置において、第1ゲート電極、第2ゲート電極を
順次形成した後に、所定の第1ゲート電極又は及び第2
ゲート電極を通してチャネル形成領域に情報書込用不純
物を導入し、情報の書込みを行う。
また、前記情報書込用不純物の導入は、前記第1ゲー
ト電極の端部と第2ゲート電極の端部とが重ね合された
部分を通過しないように行う。
ト電極の端部と第2ゲート電極の端部とが重ね合された
部分を通過しないように行う。
また、ビット線の形成後に情報の書込みを行うマスク
ROMを有する半導体集積回路装置において、前記ビット
線の表面に耐ウエット処理用の保護膜を形成した後に情
報書込用不純物導入マスクを形成し、情報の書込みを行
う。
ROMを有する半導体集積回路装置において、前記ビット
線の表面に耐ウエット処理用の保護膜を形成した後に情
報書込用不純物導入マスクを形成し、情報の書込みを行
う。
上述した手段によれば、第1ゲート電極及び第2ゲー
ト電極を形成した後に情報の書込みを行うので、縦型マ
スクROMの製品の完成までに要する時間を短縮すること
ができる。
ト電極を形成した後に情報の書込みを行うので、縦型マ
スクROMの製品の完成までに要する時間を短縮すること
ができる。
また、前記重ね合された部分に規定され、所定の第1
ゲート電極下又は及び第2ゲート電極下のチャネル形成
領域のみ情報書込用不純物を導入することができるの
で、第1ゲート電極又は及び第2ゲート電極に対して情
報書込用不純物を自己整合的に導入することができる。
つまり、メモリセルの占有面積を縮小することができる
ので、縦型マスクROMの集積度を向上することができ
る。
ゲート電極下又は及び第2ゲート電極下のチャネル形成
領域のみ情報書込用不純物を導入することができるの
で、第1ゲート電極又は及び第2ゲート電極に対して情
報書込用不純物を自己整合的に導入することができる。
つまり、メモリセルの占有面積を縮小することができる
ので、縦型マスクROMの集積度を向上することができ
る。
また、情報書込用不純物導入マスクの形成工程及び除
去工程で使用されるウエット処理中に、ビット線を保護
することができるので、ビット線の腐食を低減すること
ができる。
去工程で使用されるウエット処理中に、ビット線を保護
することができるので、ビット線の腐食を低減すること
ができる。
以下、本発明の構成について、一実施例とともに説明
する。
する。
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返し説明は
省略する。
能を有するものは同一符号を付け、その繰り返し説明は
省略する。
(実施例I) 本実施例Iは、2層ゲート構造の縦型マスクROMを有
する半導体集積回路装置に本発明を適用した、本発明の
第1実施例である。
する半導体集積回路装置に本発明を適用した、本発明の
第1実施例である。
本発明の実施例Iである2層ゲート構造の縦型マスク
ROMのメモリセルアレイの構成を第2図(要部平面図)
で示し、第2図のI−I切断線で切った断面を第1図で
示す。
ROMのメモリセルアレイの構成を第2図(要部平面図)
で示し、第2図のI−I切断線で切った断面を第1図で
示す。
本実施例の縦型マスクROMは、8個のメモリセルM1〜M
8を直列に接続した所謂8段のNAND構造(こに限定され
ず例えば16段でもよい)で構成されている。第1図及び
第2図に示すように、縦型マスクROMは単結晶珪素から
なるp-型半導体基板(又はウエル領域)1で構成されて
いる。半導体基板1の半導体素子形成領域間の主面には
フィールド絶縁膜2及びp型チャネルストッパ領域3が
設けられている。
8を直列に接続した所謂8段のNAND構造(こに限定され
ず例えば16段でもよい)で構成されている。第1図及び
第2図に示すように、縦型マスクROMは単結晶珪素から
なるp-型半導体基板(又はウエル領域)1で構成されて
いる。半導体基板1の半導体素子形成領域間の主面には
フィールド絶縁膜2及びp型チャネルストッパ領域3が
設けられている。
縦型マスクROMのメモリセルMは、半導体基板1、ゲ
ート絶縁膜4及びゲート電極5で構成される奇数列のメ
モリセルM1,M3,M5,M7と、半導体基板1、ゲート絶縁膜
6及びゲート電極7で構成される偶数列のメモリセル
M2,M4,M6,M8とで構成されている。すなわち、メモリセ
ルMは、MIS構造で構成され、MISFETのソース領域及び
ドレイン領域に相当する半導体領域部分が存在しない。
ート絶縁膜4及びゲート電極5で構成される奇数列のメ
モリセルM1,M3,M5,M7と、半導体基板1、ゲート絶縁膜
6及びゲート電極7で構成される偶数列のメモリセル
M2,M4,M6,M8とで構成されている。すなわち、メモリセ
ルMは、MIS構造で構成され、MISFETのソース領域及び
ドレイン領域に相当する半導体領域部分が存在しない。
奇数列のメモリセルMのゲート電極5は、ゲート長方
向(第2図では行方向)に所定の間隔で配置されてい
る。このゲート電極5は第1層目ゲート電極形成工程で
形成されている。例えば、ゲート電極5は、2000〜3000
[Å]程度の膜厚の多結晶珪素膜で構成されている。ま
た、ゲート電極5は、高融点金属シリサイド(MoSi2,WS
i2,TaSi2,TiSi2)膜若しくは高融点金属(Mo,W,Ta,Ti)
膜の単層、或は多結晶珪素膜上に夫々の金属膜を積層し
た複合膜で形成してもよい。
向(第2図では行方向)に所定の間隔で配置されてい
る。このゲート電極5は第1層目ゲート電極形成工程で
形成されている。例えば、ゲート電極5は、2000〜3000
[Å]程度の膜厚の多結晶珪素膜で構成されている。ま
た、ゲート電極5は、高融点金属シリサイド(MoSi2,WS
i2,TaSi2,TiSi2)膜若しくは高融点金属(Mo,W,Ta,Ti)
膜の単層、或は多結晶珪素膜上に夫々の金属膜を積層し
た複合膜で形成してもよい。
偶数列のメモリセルMのゲート電極7は前記第1ゲー
ト電極5間に配置されている。ゲート電極7の端部は、
ゲート電極5に対する製造工程におけるマスク合せ余裕
寸法に相当する分、ゲート電極5の端部に重ね合せて構
成されている。ゲート電極7は第2層目ゲート電極形成
工程で形成されている。例えば、ゲート電極7は前記ゲ
ート電極5と同等の材料と実質的に同等の膜厚とで形成
されている。
ト電極5間に配置されている。ゲート電極7の端部は、
ゲート電極5に対する製造工程におけるマスク合せ余裕
寸法に相当する分、ゲート電極5の端部に重ね合せて構
成されている。ゲート電極7は第2層目ゲート電極形成
工程で形成されている。例えば、ゲート電極7は前記ゲ
ート電極5と同等の材料と実質的に同等の膜厚とで形成
されている。
前記ゲート電極5とゲート電極7とは、符号を付けな
いが、ゲート電極5の表面に形成された層間絶縁膜(例
えば酸化珪素膜)によって電気的に分離されている。
いが、ゲート電極5の表面に形成された層間絶縁膜(例
えば酸化珪素膜)によって電気的に分離されている。
奇数列のメモリセルMのうちメモリセルM3及びM7、偶
数列のメモリセルMのうちメモリセルM2及びM4は情報が
書込まれている。つまり、情報が書込まれたメモリセル
Mは、半導体基板1の主面部のチャネル形成領域に情報
書込用不純物9が導入されている(実際には熱処理が行
れ、p型半導体領域となっている)。メモリセルMは予
じめ(情報の書込み前)ディプレッション型のしきい値
電圧で形成されるが、前記情報書込用不純物9の導入に
よって、しきい値電圧はエンハンスメント型に変化させ
られる。
数列のメモリセルMのうちメモリセルM2及びM4は情報が
書込まれている。つまり、情報が書込まれたメモリセル
Mは、半導体基板1の主面部のチャネル形成領域に情報
書込用不純物9が導入されている(実際には熱処理が行
れ、p型半導体領域となっている)。メモリセルMは予
じめ(情報の書込み前)ディプレッション型のしきい値
電圧で形成されるが、前記情報書込用不純物9の導入に
よって、しきい値電圧はエンハンスメント型に変化させ
られる。
前記8段のメモリセルMを選択するメモリセル選択用
MISFETQsは、半導体基板1、ゲート絶縁膜4、ゲート電
極5(又は7)、ソース領域及びドレイン領域として使
用される一対のn+型半導体領域8で構成されている。前
記メモリセルMは、このMISFETQsと略同一製造工程によ
って形成されている。接地電位配線VSSは半導体領域8
によって構成されている。
MISFETQsは、半導体基板1、ゲート絶縁膜4、ゲート電
極5(又は7)、ソース領域及びドレイン領域として使
用される一対のn+型半導体領域8で構成されている。前
記メモリセルMは、このMISFETQsと略同一製造工程によ
って形成されている。接地電位配線VSSは半導体領域8
によって構成されている。
前記MISFETQsの一方の半導体領域8には、層間絶縁膜
10に形成された接続孔11を通してビット線12が接続され
ている。層間絶縁膜10は、例えば、CVDで積層した酸化
珪素膜上にPSG膜を形成した複合膜で形成する。ビット
線12は、アルミニウムか、Cu又は及びSiを添加したアル
ミニウム合金で形成する。
10に形成された接続孔11を通してビット線12が接続され
ている。層間絶縁膜10は、例えば、CVDで積層した酸化
珪素膜上にPSG膜を形成した複合膜で形成する。ビット
線12は、アルミニウムか、Cu又は及びSiを添加したアル
ミニウム合金で形成する。
次に、このように構成される縦型マスクROMの製造方
法及び情報書込方法について、第3図乃至第7図(各製
造工程毎の要部断面図)を用いて簡単に説明する。
法及び情報書込方法について、第3図乃至第7図(各製
造工程毎の要部断面図)を用いて簡単に説明する。
まず、単結晶珪素からなるp-型半導体基板1を用意す
る。半導体基板1は1×1012〜2×1012[atoms/cm2]
程度の表面濃度で形成する。
る。半導体基板1は1×1012〜2×1012[atoms/cm2]
程度の表面濃度で形成する。
次に、前記半導体基板1の半導体素子形成領域間の主
面に、フィールド絶縁膜2及びp型チャネルストッパ領
域3を形成する。
面に、フィールド絶縁膜2及びp型チャネルストッパ領
域3を形成する。
次に、半導体基板1のMISFET形成領域の主面部に、し
きい値電圧調整用の不純物13を導入する。不純物13は、
例えば2×1012〜3×1012[atoms/cm2]程度のAs+を60
〜100[KeV]程度のイオン打込みで導入する。この不純
物13の導入によって、しきい値電圧はディプレッション
型に調整される。
きい値電圧調整用の不純物13を導入する。不純物13は、
例えば2×1012〜3×1012[atoms/cm2]程度のAs+を60
〜100[KeV]程度のイオン打込みで導入する。この不純
物13の導入によって、しきい値電圧はディプレッション
型に調整される。
次に、第3図に示すように、半導体基板1のメモリセ
ルM形成領域及びMISFETQs形成領域の主面上にゲート絶
縁膜4を形成する。ゲート絶縁膜4は、半導体基板1の
主面を熱酸化した酸化珪素膜で形成し、200〜300[Å]
程度の膜厚で形成する。
ルM形成領域及びMISFETQs形成領域の主面上にゲート絶
縁膜4を形成する。ゲート絶縁膜4は、半導体基板1の
主面を熱酸化した酸化珪素膜で形成し、200〜300[Å]
程度の膜厚で形成する。
次に、第4図に示すように、第1層目ゲート電極形成
工程によって、ゲート絶縁膜4の所定上部にゲート電極
(第1ゲート電極)5を形成する。ゲート電極5は、前
述のように、多結晶珪素膜の単層で形成されている。多
結晶珪素膜はCVDで積層する。このゲート電極5を形成
することにより、奇数列のメモリセルMが形成される。
工程によって、ゲート絶縁膜4の所定上部にゲート電極
(第1ゲート電極)5を形成する。ゲート電極5は、前
述のように、多結晶珪素膜の単層で形成されている。多
結晶珪素膜はCVDで積層する。このゲート電極5を形成
することにより、奇数列のメモリセルMが形成される。
次に、メモリセルM形成領域のゲート電極5間におい
て、半導体基板1の主面上にゲート絶縁膜6を形成す
る。ゲート絶縁膜6は、半導体基板1の主面を熱酸化し
た酸化珪素膜で形成し、200〜300[Å]程度の膜厚で形
成する。このゲート絶縁膜6を形成する工程と同一製造
工程によって、ゲート電極5を覆う層間絶縁膜が形成さ
れる。
て、半導体基板1の主面上にゲート絶縁膜6を形成す
る。ゲート絶縁膜6は、半導体基板1の主面を熱酸化し
た酸化珪素膜で形成し、200〜300[Å]程度の膜厚で形
成する。このゲート絶縁膜6を形成する工程と同一製造
工程によって、ゲート電極5を覆う層間絶縁膜が形成さ
れる。
次に、第5図に示すように、前記ゲート絶縁膜6の上
部に、第2層目ゲート電極形成工程によって、ゲート電
極(第2ゲート電極)7を形成する。ゲート電極7は、
前述のように多結晶珪素膜で形成する。ゲート電極7の
端部は、製造工程におけるマスク合せ余裕寸法に相当す
る分、ゲート電極5の端部と重ね合せて(オーバーラッ
プさせて)形成される。このゲート電極7を形成するこ
とにより、偶数列のメモリセルMが形成される。
部に、第2層目ゲート電極形成工程によって、ゲート電
極(第2ゲート電極)7を形成する。ゲート電極7は、
前述のように多結晶珪素膜で形成する。ゲート電極7の
端部は、製造工程におけるマスク合せ余裕寸法に相当す
る分、ゲート電極5の端部と重ね合せて(オーバーラッ
プさせて)形成される。このゲート電極7を形成するこ
とにより、偶数列のメモリセルMが形成される。
次に、前記ゲート電極5及び7を不純物導入用マスク
として用い、第6図に示すように、半導体基板1の主面
部にn+型半導体領域8を形成する。半導体領域8はイオ
ン打込みで形成する。半導体領域8を形成することによ
り、メモリセル選択用MISFETQsが形成される(同様に周
辺回路を構成するMISFETも形成される)。
として用い、第6図に示すように、半導体基板1の主面
部にn+型半導体領域8を形成する。半導体領域8はイオ
ン打込みで形成する。半導体領域8を形成することによ
り、メモリセル選択用MISFETQsが形成される(同様に周
辺回路を構成するMISFETも形成される)。
次に、情報書込工程を施す。まず、ゲート電極5及び
7の上部全面に情報書込用不純物導入マスク14を形成す
る。情報書込用不純物導入マスク14は、情報が書込まれ
るゲート電極5上又は及びゲート電極7上の表面が露出
する開口部14Aを有している。この開口部14Aのゲート長
方向の内壁は、第7図に示すように、ゲート電極5の端
部とゲート電極7の端部とが重ね合された領域内(製造
工程におけるマスク合せ余裕寸法内)に位置するように
形成されている。また、開口部14Aのゲート軸方向の内
壁は、メモリセルMのゲート幅よりも少なくとも製造工
程におけるマスク合せ余裕寸法に相当する分外側に位置
するように形成されている。この情報書込用不純物導入
マスク14は例えばフォトレジスト膜で形成する。
7の上部全面に情報書込用不純物導入マスク14を形成す
る。情報書込用不純物導入マスク14は、情報が書込まれ
るゲート電極5上又は及びゲート電極7上の表面が露出
する開口部14Aを有している。この開口部14Aのゲート長
方向の内壁は、第7図に示すように、ゲート電極5の端
部とゲート電極7の端部とが重ね合された領域内(製造
工程におけるマスク合せ余裕寸法内)に位置するように
形成されている。また、開口部14Aのゲート軸方向の内
壁は、メモリセルMのゲート幅よりも少なくとも製造工
程におけるマスク合せ余裕寸法に相当する分外側に位置
するように形成されている。この情報書込用不純物導入
マスク14は例えばフォトレジスト膜で形成する。
そして、第7図に示すように、前記情報書込用不純物
導入マスク14を用い、開口部14から露出する奇数列のメ
モリセルMのゲート電極5又は及び偶数列のメモリセル
Mのゲート電極7を通して、情報書込用不純物9をゲー
ト電極5又は及びゲート電極7下のチャネル形成領域に
選択的に導入する。情報書込用不純物9の導入は、例え
ば、7×1012〜9×1012[atoms/cm2]程度のB+を用
い、140〜160[KeV]程度のエネルギのイオン打込みで
行う。このような条件においては、情報書込用不純物9
の不純物濃度の最大値をゲート電極5又は及びゲート電
極7下のチャネル形成領域に設定することができる。ま
た、情報書込用不純物9は、ゲート電極5の端部とゲー
ト電極7の端部とが重ね合された部分下の半導体基板1
の主面部には膜厚が厚いので導入されない。つまり、情
報書込用不純物9は、前記情報書込用不純物導入マスク
14及び前記重ね合された部分に規定され、ゲート電極5
下又は及びゲート電極7下のチャネル形成領域に自己整
合的に導入される。情報書込用不純物9は導入後熱処理
によって活性化される。この情報書込用不純物9の導入
は、メモリセルMのしきい値電圧をディプレッション型
からエンハンスメント型に変化させる。
導入マスク14を用い、開口部14から露出する奇数列のメ
モリセルMのゲート電極5又は及び偶数列のメモリセル
Mのゲート電極7を通して、情報書込用不純物9をゲー
ト電極5又は及びゲート電極7下のチャネル形成領域に
選択的に導入する。情報書込用不純物9の導入は、例え
ば、7×1012〜9×1012[atoms/cm2]程度のB+を用
い、140〜160[KeV]程度のエネルギのイオン打込みで
行う。このような条件においては、情報書込用不純物9
の不純物濃度の最大値をゲート電極5又は及びゲート電
極7下のチャネル形成領域に設定することができる。ま
た、情報書込用不純物9は、ゲート電極5の端部とゲー
ト電極7の端部とが重ね合された部分下の半導体基板1
の主面部には膜厚が厚いので導入されない。つまり、情
報書込用不純物9は、前記情報書込用不純物導入マスク
14及び前記重ね合された部分に規定され、ゲート電極5
下又は及びゲート電極7下のチャネル形成領域に自己整
合的に導入される。情報書込用不純物9は導入後熱処理
によって活性化される。この情報書込用不純物9の導入
は、メモリセルMのしきい値電圧をディプレッション型
からエンハンスメント型に変化させる。
このように、2層ゲート構造の縦型マスクROMを有す
る半導体集積回路装置において、ゲート電極5、ゲート
電極7を順次形成した後に、所定のゲート電極5又は及
びゲート電極7を通してチャネル形成領域に情報書込用
不純物9を導入し、情報の書込みを行うことにより、ゲ
ート電極5及びゲート電極7を形成した後に情報の書込
みを行うので、縦型マスクROMの製品の完成までに要す
る時間を短縮することができる。
る半導体集積回路装置において、ゲート電極5、ゲート
電極7を順次形成した後に、所定のゲート電極5又は及
びゲート電極7を通してチャネル形成領域に情報書込用
不純物9を導入し、情報の書込みを行うことにより、ゲ
ート電極5及びゲート電極7を形成した後に情報の書込
みを行うので、縦型マスクROMの製品の完成までに要す
る時間を短縮することができる。
また、前記情報書込用不純物9の導入は、前記ゲート
電極5の端部とゲート電極7の端部とが重ね合された部
分を通過しないように行うことにより、前記重ね合され
た部分に規定され、所定のゲート電極5下又は及びゲー
ト電極7下のチャネル形成領域のみ情報書込用不純物9
を導入することができるので、ゲート電極5又は及びゲ
ート電極7に対して情報書込用不純物9を自己整合的に
導入することができる。つまり、メモリセルMのゲート
長方向の占有面積を縮小することができるので、縦型マ
スクROMの集積度を向上することができる。
電極5の端部とゲート電極7の端部とが重ね合された部
分を通過しないように行うことにより、前記重ね合され
た部分に規定され、所定のゲート電極5下又は及びゲー
ト電極7下のチャネル形成領域のみ情報書込用不純物9
を導入することができるので、ゲート電極5又は及びゲ
ート電極7に対して情報書込用不純物9を自己整合的に
導入することができる。つまり、メモリセルMのゲート
長方向の占有面積を縮小することができるので、縦型マ
スクROMの集積度を向上することができる。
前記情報書込工程の後、前記情報書込用不純物導入マ
スク14を除去する。
スク14を除去する。
そして、層間絶縁膜10、接続孔11を順次形成した後、
前記第1図及び第2図に示すように、ビット線12を形成
することにより、本実施例の2層ゲート構造の縦型マス
クROMは完成する。
前記第1図及び第2図に示すように、ビット線12を形成
することにより、本実施例の2層ゲート構造の縦型マス
クROMは完成する。
なお、本発明は、前記縦型マスクROMにおいて、層間
絶縁膜10又はビット線12を形成した後に情報書込工程を
施してもよい。
絶縁膜10又はビット線12を形成した後に情報書込工程を
施してもよい。
(実施例II) 本実施例IIは、横型マスクROMを有する半導体集積回
路装置に本発明を適用した、本発明の第2実施例であ
る。
路装置に本発明を適用した、本発明の第2実施例であ
る。
本発明の実施例IIである横型マスクROMのメモリセル
アレイの構成を第9図(要部平面図)で示し、第9図の
VIII−VIII切断線で切った断面を第8図で示す。
アレイの構成を第9図(要部平面図)で示し、第9図の
VIII−VIII切断線で切った断面を第8図で示す。
本実施例の横型マスクROMのメモリセルMは、第8図
及び第9図に示すように、MISFETで構成されている。つ
まり、メモリセルMは、半導体基板1、ゲート絶縁膜
4、ゲート電極5及びソース領域又はドレイン領域であ
る一対のn+型半導体領域8で構成されている。
及び第9図に示すように、MISFETで構成されている。つ
まり、メモリセルMは、半導体基板1、ゲート絶縁膜
4、ゲート電極5及びソース領域又はドレイン領域であ
る一対のn+型半導体領域8で構成されている。
メモリセルMは予じめエンハンスメント型のしきい値
電圧で形成される。情報書込工程によってチャネル形成
領域に情報書込用不純物9が導入されると、しきい値電
圧が高くなり、メモリセルMはゲート電極5に電圧を印
加してもソース領域とドレイン領域との間が導通しない
ように構成されている。
電圧で形成される。情報書込工程によってチャネル形成
領域に情報書込用不純物9が導入されると、しきい値電
圧が高くなり、メモリセルMはゲート電極5に電圧を印
加してもソース領域とドレイン領域との間が導通しない
ように構成されている。
メモリセルMの一方の半導体領域8にはビット線12が
接続され、他方の半導体領域8にはセレクト信号線12が
接続されている。各メモリセルMの一方の半導体領域8
は、隣接する他の3つのメモリセルMの一方の半導体領
域8と一体に構成されている。他方の半導体領域8につ
いても同様である。
接続され、他方の半導体領域8にはセレクト信号線12が
接続されている。各メモリセルMの一方の半導体領域8
は、隣接する他の3つのメモリセルMの一方の半導体領
域8と一体に構成されている。他方の半導体領域8につ
いても同様である。
前記ビット線12及びセレクト信号線12の上部には、保
護膜15、パッシベーション膜15が順次積層されている。
護膜15、パッシベーション膜15が順次積層されている。
前記保護膜15は、情報書込工程で使用される情報書込
用不純物導入マスク(14)を形成する工程及び除去工程
において、耐ウエット処理膜として使用される。具体的
には、保護膜15は、フォトレジスト膜の塗布、現像、剥
離の共々の工程における、洗浄液処理、現像液処理、剥
離液処理の夫々のウエット処理に耐え得るように構成さ
れている。すなわち、保護膜15は、アルミニウム又はそ
の合金で形成されるビット線12及びセレクト信号線12の
腐食を低減するように構成されている。保護膜15は、例
えばシラン膜を用い、0.1〜0.2[μm]程度の膜厚で形
成する。保護膜15はパッシベーション膜としても使用す
ることができるが、情報書込用不純物9を低いエネルギ
で導入するために薄い膜厚で形成する。
用不純物導入マスク(14)を形成する工程及び除去工程
において、耐ウエット処理膜として使用される。具体的
には、保護膜15は、フォトレジスト膜の塗布、現像、剥
離の共々の工程における、洗浄液処理、現像液処理、剥
離液処理の夫々のウエット処理に耐え得るように構成さ
れている。すなわち、保護膜15は、アルミニウム又はそ
の合金で形成されるビット線12及びセレクト信号線12の
腐食を低減するように構成されている。保護膜15は、例
えばシラン膜を用い、0.1〜0.2[μm]程度の膜厚で形
成する。保護膜15はパッシベーション膜としても使用す
ることができるが、情報書込用不純物9を低いエネルギ
で導入するために薄い膜厚で形成する。
パッシベーション膜16は、例えばシラン膜を用い、1.
0[μm]程度の厚い膜厚で形成する。パッシベーショ
ン膜16は、前記情報書込用不純物9を活性化する熱処理
工程において保護膜15にクラックが生じないように厚い
膜厚で形成する。
0[μm]程度の厚い膜厚で形成する。パッシベーショ
ン膜16は、前記情報書込用不純物9を活性化する熱処理
工程において保護膜15にクラックが生じないように厚い
膜厚で形成する。
次に、このように構成される横型マスクROMの製造方
法及び情報書込方法について、第10図乃至第14図(各製
造工程毎の要部断面図)を用いて簡単に説明する。
法及び情報書込方法について、第10図乃至第14図(各製
造工程毎の要部断面図)を用いて簡単に説明する。
まず、半導体基板1を用意し、フィールド絶縁膜2及
びp型チャネルストッパ領域3を形成する。
びp型チャネルストッパ領域3を形成する。
次に、しきい値電圧調整用不純物13を導入する。そし
て、第10図に示すように、ゲート絶縁膜4を形成する。
て、第10図に示すように、ゲート絶縁膜4を形成する。
次に、ゲート電極5を形成し、この後、第11図に示す
ように、n+型半導体領域8を形成する。この半導体領域
8を形成することにより、MISFETからなるメモリセルM
を形成される。
ように、n+型半導体領域8を形成する。この半導体領域
8を形成することにより、MISFETからなるメモリセルM
を形成される。
次に、メモリセルM上に層間絶縁膜10を形成し、この
後、接続孔11を形成する。そして、第12図に示すよう
に、ビット線12及びセレクト信号線12を形成する。
後、接続孔11を形成する。そして、第12図に示すよう
に、ビット線12及びセレクト信号線12を形成する。
次に、第13図に示すように、ビット線12及びセレクト
信号線12の表面を覆うように、保護膜15を形成する。保
護膜15は、前述のように、CVDで積層したシラン膜で形
成する。
信号線12の表面を覆うように、保護膜15を形成する。保
護膜15は、前述のように、CVDで積層したシラン膜で形
成する。
次に、前記保護膜15の上部に情報書込用不純物導入マ
スク14を形成する。そして、第14図に示すように、情報
書込用不純物導入マスク14の開口部14Aを通して情報書
込用不純物9を所定のメモリセルMのチャネル形成領域
に導入し、情報の書込みを行う。情報書込用不純物導入
マスク14はフォトレジスト膜で形成する。
スク14を形成する。そして、第14図に示すように、情報
書込用不純物導入マスク14の開口部14Aを通して情報書
込用不純物9を所定のメモリセルMのチャネル形成領域
に導入し、情報の書込みを行う。情報書込用不純物導入
マスク14はフォトレジスト膜で形成する。
次に、前記情報書込用不純物導入マスク14を除去す
る。
る。
このように、ビット線12及びセレクト信号線12の形成
後に情報の書込みを行う横型マスクROMを有する半導体
集積回路装置において、前記ビット線12及びセレクト信
号線12の表面に耐ウエット処理用の保護膜15を形成した
後に情報書込用不純物導入マスク14を形成し、情報の書
込みを行うことにより、情報書込用不純物導入マスク14
の形成工程及び除去工程で使用されるウエット処理中
に、ビット線12及びセレクト信号線12を保護することが
できるので、それらの腐食を低減することができる。特
に、ビット線12及びセレクト信号線12としてマイグレー
ションを低減するCuが添加されたアルミニウム合金は腐
食し易いので、本発明は前記アルミニウム合金を使用す
る横型マスクROMに特に有効である。
後に情報の書込みを行う横型マスクROMを有する半導体
集積回路装置において、前記ビット線12及びセレクト信
号線12の表面に耐ウエット処理用の保護膜15を形成した
後に情報書込用不純物導入マスク14を形成し、情報の書
込みを行うことにより、情報書込用不純物導入マスク14
の形成工程及び除去工程で使用されるウエット処理中
に、ビット線12及びセレクト信号線12を保護することが
できるので、それらの腐食を低減することができる。特
に、ビット線12及びセレクト信号線12としてマイグレー
ションを低減するCuが添加されたアルミニウム合金は腐
食し易いので、本発明は前記アルミニウム合金を使用す
る横型マスクROMに特に有効である。
次に、前記第8図に示すように、保護膜15の上部にパ
ッシペーション膜16を形成する。この後、前記情報書込
工程で導入された情報書込用不純物9の活性化を行う。
ッシペーション膜16を形成する。この後、前記情報書込
工程で導入された情報書込用不純物9の活性化を行う。
以上、本発明者によってなされた発明を前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更し得ることは勿論である。
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更し得ることは勿論である。
例えば、本発明は、前記実施例Iの縦型マスクROMに
おいて、ビット線12を形成した後に前記実施例IIの保護
膜15を形成し、この後、情報書込工程を施してもよい。
おいて、ビット線12を形成した後に前記実施例IIの保護
膜15を形成し、この後、情報書込工程を施してもよい。
本願において開示された発明のうち、代表的なものに
よって得られる効果を簡単に説明すれば、次のとおりで
ある。
よって得られる効果を簡単に説明すれば、次のとおりで
ある。
2層ゲート構造の縦型マスクROMの製品の完成までに
要する時間を短縮することができる。
要する時間を短縮することができる。
また、前記縦型マスクROMの集積度を向上することが
できる。
できる。
また、マスクROMにおいて、情報書込工程に起因する
配線の腐食を低減することができる。
配線の腐食を低減することができる。
第1図は、本発明の実施例Iである2層ゲート構造の縦
型マスクROMのメモリセルアレイの構成を示す要部断面
図、 第2図は、前記縦型マスクROMの要部平面図、 第3図乃至第7図は、前記縦型マスクROMの製造方法及
び情報書込方法を説明するための各製造工程毎の要部断
面図、 第8図は、本発明の実施例IIである横型マスクROMのメ
モリセルアレイの構成を示す要部断面図、 第9図は、前記横型マスクROMの要部平面図、 第10図乃至第14図は、前記横型マスクROMの製造方法及
び情報書込方法を説明するための各製造工程毎の要部断
面図である。 図中、1……半導体基板、4,6……ゲート絶縁膜、5,7…
…ゲート電極、8……半導体領域、9……情報書込用不
純物、12……ビット線又はセレクト信号線、14……情報
書込用不純物導入マスク、14A……開口部、15……保護
膜、16……パッシペーション膜、M……メモリセルであ
る。
型マスクROMのメモリセルアレイの構成を示す要部断面
図、 第2図は、前記縦型マスクROMの要部平面図、 第3図乃至第7図は、前記縦型マスクROMの製造方法及
び情報書込方法を説明するための各製造工程毎の要部断
面図、 第8図は、本発明の実施例IIである横型マスクROMのメ
モリセルアレイの構成を示す要部断面図、 第9図は、前記横型マスクROMの要部平面図、 第10図乃至第14図は、前記横型マスクROMの製造方法及
び情報書込方法を説明するための各製造工程毎の要部断
面図である。 図中、1……半導体基板、4,6……ゲート絶縁膜、5,7…
…ゲート電極、8……半導体領域、9……情報書込用不
純物、12……ビット線又はセレクト信号線、14……情報
書込用不純物導入マスク、14A……開口部、15……保護
膜、16……パッシペーション膜、M……メモリセルであ
る。
Claims (3)
- 【請求項1】ゲート長方向に所定の間隔で配置された第
1層目の第1ゲート電極間に第2層目の第2ゲート電極
を形成した半導体集積回路装置の製造方法において、半
導体基板内に所定の不純物を導入した後、その基板上に
第1ゲート電極と、その第1ゲート電極に一部が重なる
ように第2ゲート電極を順次形成する工程と、該、第1
ゲート電極及び第2ゲート電極のうち、所定の第1ゲー
ト電極又は及び第2ゲート電極を通して所定の不純物を
導入する工程を備えたことを特徴とする半導体集積回路
装置の製造方法。 - 【請求項2】前記第1ゲート電極、第2ゲート電極の夫
々は、多結晶珪素膜で形成されていることを特徴とする
特許請求の範囲第1項に記載の半導体集積回路装置の製
造方法。 - 【請求項3】前記第1ゲート電極及び第2ゲート電極に
先だって導入される不純物はディプレッション型のしき
い値電圧のチャネル領域とし、前記第1ゲート電極又は
及び第2ゲート電極を通しての不純物の導入はエンハン
スメント型のしきい値電圧に変化させることを特徴とす
る特許請求の範囲第1項に記載の半導体集積回路装置の
製造方法。
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