JP2555103B2 - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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JP2555103B2 JP62285318A JP28531887A JP2555103B2 JP 2555103 B2 JP2555103 B2 JP 2555103B2 JP 62285318 A JP62285318 A JP 62285318A JP 28531887 A JP28531887 A JP 28531887A JP 2555103 B2 JP2555103 B2 JP 2555103B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、しきい
値電圧の制御を必要としたMIS構造の半導体集積回路装
置に適用して有効な技術に関するものである。
〔従来の技術〕
特開昭53−41188号公報に記載されるように、高集積
化に最適な縦型マスクROMは２層ゲート構造（マルチゲ
ート構造）を採用している。２層ゲート構造は、ゲート
長方向に所定間隔で配置された第１ゲート電極間に第２
ゲート電極を配置している。第１ゲート電極は第１層目
ゲート電極材料（多結晶珪素膜）で形成されている。第
２ゲート電極は第２層目ゲート電極材料（多結晶珪素
膜）で形成されている。第１ゲート電極の端部と第２ゲ
ート電極の端部とは、製造工程におけるマスク合せ余裕
寸法に相当する分重ね合されている。
このように構成される縦型マスクROMは、第１ゲート
電極と第２ゲート電極との間のソース領域又はドレイン
領域に相当する部分をなくすことができる。すなわち、
この種の縦型マスクROMは、ゲート長方向の面積を縮小
することができるので、集積度を向上することができる
特徴がある。
前記縦型マスクROMの情報の書込は、前記第１ゲート
電極及び第２ゲート電極を形成する前に行われている。
つまり、縦型マスクROMの情報の書込みは次のように行
われている。
まず、半導体基板主面部のチャネル形成領域を予じめ
ディプレッション型（又はエンハンスメント型）のしき
い値電圧に形成する。
次に、半導体基板主面上に不純物導入用マスクを形成
する。不純物導入用マスクは、例えばフォトレジスト膜
で形成し、情報を書込む領域のチャネル形成領域上が開
口されている。
次に、前記不純物導入用マスクを用い、その開口部を
通してチャネル形成領域に情報書込用不純物を導入す
る。この情報書込用不純物はＢ（ボロン）を使用し、情
報書込用不純物が導入されたチャネル形成領域はエンハ
ンスメント型のしきい値電圧に形成される。
次に、第１ゲート電極を形成し、この後、第２ゲート
電極を形成する。
一方、高速化に最適な横型マスクROMは、製品の完成
までに要する時間を短縮するために、ビット線（アルミ
ニウム膜）を形成した後に情報の書込みを行っている。
つまり、横型マスクROMの情報の書込みは次のように行
っている。
まず、半導体基板主面部のチャネル形成領域を予じめ
エンハンスメント型のしきい値電圧に形成する。
次に、半導体基板主面にｎチャネルMISFETからなるメ
モリセルを形成する。
次に、メモリセルのドレイン領域に接続されるビット
線を形成する。ビット線はアルミニウム或はCuが添加さ
れたアルミニウム合金で形成する。ビット線は、メモリ
セルを覆う層間絶縁膜上に延在し、メモリセルのドレイ
ン領域には前記層間絶縁膜に形成された接続孔を通して
接続されている。
次に、ビット線を覆うように不純物導入用マスクを形
成する。不純物導入用マスクは、フォトレジスト膜で形
成し、情報を書込むメモリセルのチャネル形成領域上が
開口されている。
次に、前記不純物導入用マスクを用い、その開口部を
通してチャネル形成領域に情報書込用不純物を導入す
る。この情報書込用不純物はＢ（ボロン）を使用し、情
報書込用不純物が導入されたチャネル形成領域はしきい
値電圧が高くなる。つまり、情報が書込まれたメモリセ
ルは、ゲート電極を選択してもソース領域とドレイン領
域とが導通しないように構成されている。
次に、前記不純物導入用マスクを除去する。
〔発明が解決しようとする問題点〕
本発明者は、前述の技術の検討の結果、次の問題点を
見出した。
前記縦型マスクROMは、情報の書込みがゲート電極を
形成する前に行われているので、製品の完成までに要す
る時間が長くなる。
また、前記縦型マスクROMは、情報書込用不純物が導
入される領域に対して、第１ゲート電極、第２ゲート電
極の夫々が製造工程におけるマスク合せずれを生じる。
このマスク合せずれは、それに相当する分、第１ゲート
電極、第２ゲート電極の夫々のゲート長方向の寸法に余
裕を確保する必要があるので、縦型マスクROMの集積度
を低下させる。
また、前記横型マスクROMは、ビット線を形成した後
にフォトレジスト膜で形成した不純物導入用マスクを形
成している。フォトレジスト膜は、水洗、現像、剥離等
所謂ウエット処理を使用するので、ビット線特にマイグ
レーションを低減するCuが添加されたアルミニウム合金
で形成されるビット線を腐食する。
本発明の目的は、半導体集積回路装置において、製品
の完成までに要する時間を短縮することが可能な技術を
提供することにある。
本発明の他の目的は、縦型マスクROMを有する半導体
集積回路装置において、前記目的を達成すると共に、メ
モリセルの占有面積を縮小して高集積化を図ることが可
能な技術を提供することにある。
本発明の他の目的は、縦型又は横型マスクROMを有す
る半導体集積回路装置において、情報書込工程に起因す
るビット線の腐食を低減することが可能な技術を提供す
ることにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
〔問題点を解決するための手段〕
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
２層ゲート構造の縦型マスクROMを有する半導体集積
回路装置において、第１ゲート電極、第２ゲート電極を
順次形成した後に、所定の第１ゲート電極又は及び第２
ゲート電極を通してチャネル形成領域に情報書込用不純
物を導入し、情報の書込みを行う。
また、前記情報書込用不純物の導入は、前記第１ゲー
ト電極の端部と第２ゲート電極の端部とが重ね合された
部分を通過しないように行う。
また、ビット線の形成後に情報の書込みを行うマスク
ROMを有する半導体集積回路装置において、前記ビット
線の表面に耐ウエット処理用の保護膜を形成した後に情
報書込用不純物導入マスクを形成し、情報の書込みを行
う。
〔作 用〕
上述した手段によれば、第１ゲート電極及び第２ゲー
ト電極を形成した後に情報の書込みを行うので、縦型マ
スクROMの製品の完成までに要する時間を短縮すること
ができる。
また、前記重ね合された部分に規定され、所定の第１
ゲート電極下又は及び第２ゲート電極下のチャネル形成
領域のみ情報書込用不純物を導入することができるの
で、第１ゲート電極又は及び第２ゲート電極に対して情
報書込用不純物を自己整合的に導入することができる。
つまり、メモリセルの占有面積を縮小することができる
ので、縦型マスクROMの集積度を向上することができ
る。
また、情報書込用不純物導入マスクの形成工程及び除
去工程で使用されるウエット処理中に、ビット線を保護
することができるので、ビット線の腐食を低減すること
ができる。
以下、本発明の構成について、一実施例とともに説明
する。
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返し説明は
省略する。
〔発明の実施例〕
（実施例Ｉ） 本実施例Ｉは、２層ゲート構造の縦型マスクROMを有
する半導体集積回路装置に本発明を適用した、本発明の
第１実施例である。
本発明の実施例Ｉである２層ゲート構造の縦型マスク
ROMのメモリセルアレイの構成を第２図（要部平面図）
で示し、第２図のＩ−Ｉ切断線で切った断面を第１図で
示す。
本実施例の縦型マスクROMは、８個のメモリセルM1〜M
8を直列に接続した所謂８段のNAND構造（こに限定され
ず例えば16段でもよい）で構成されている。第１図及び
第２図に示すように、縦型マスクROMは単結晶珪素から
なるp-型半導体基板（又はウエル領域）１で構成されて
いる。半導体基板１の半導体素子形成領域間の主面には
フィールド絶縁膜２及びｐ型チャネルストッパ領域３が
設けられている。
縦型マスクROMのメモリセルＭは、半導体基板１、ゲ
ート絶縁膜４及びゲート電極５で構成される奇数列のメ
モリセルM1,M3,M5,M7と、半導体基板１、ゲート絶縁膜
６及びゲート電極７で構成される偶数列のメモリセル
M2,M4,M6,M8とで構成されている。すなわち、メモリセ
ルＭは、MIS構造で構成され、MISFETのソース領域及び
ドレイン領域に相当する半導体領域部分が存在しない。
奇数列のメモリセルＭのゲート電極５は、ゲート長方
向（第２図では行方向）に所定の間隔で配置されてい
る。このゲート電極５は第１層目ゲート電極形成工程で
形成されている。例えば、ゲート電極５は、2000〜3000
［Å］程度の膜厚の多結晶珪素膜で構成されている。ま
た、ゲート電極５は、高融点金属シリサイド（MoSi2,WS
i2,TaSi2,TiSi2）膜若しくは高融点金属（Mo,W,Ta,Ti）
膜の単層、或は多結晶珪素膜上に夫々の金属膜を積層し
た複合膜で形成してもよい。
偶数列のメモリセルＭのゲート電極７は前記第１ゲー
ト電極５間に配置されている。ゲート電極７の端部は、
ゲート電極５に対する製造工程におけるマスク合せ余裕
寸法に相当する分、ゲート電極５の端部に重ね合せて構
成されている。ゲート電極７は第２層目ゲート電極形成
工程で形成されている。例えば、ゲート電極７は前記ゲ
ート電極５と同等の材料と実質的に同等の膜厚とで形成
されている。
前記ゲート電極５とゲート電極７とは、符号を付けな
いが、ゲート電極５の表面に形成された層間絶縁膜（例
えば酸化珪素膜）によって電気的に分離されている。
奇数列のメモリセルＭのうちメモリセルM3及びM7、偶
数列のメモリセルＭのうちメモリセルM2及びM4は情報が
書込まれている。つまり、情報が書込まれたメモリセル
Ｍは、半導体基板１の主面部のチャネル形成領域に情報
書込用不純物９が導入されている（実際には熱処理が行
れ、ｐ型半導体領域となっている）。メモリセルＭは予
じめ（情報の書込み前）ディプレッション型のしきい値
電圧で形成されるが、前記情報書込用不純物９の導入に
よって、しきい値電圧はエンハンスメント型に変化させ
られる。
前記８段のメモリセルＭを選択するメモリセル選択用
MISFETQsは、半導体基板１、ゲート絶縁膜４、ゲート電
極５（又は７）、ソース領域及びドレイン領域として使
用される一対のn+型半導体領域８で構成されている。前
記メモリセルＭは、このMISFETQsと略同一製造工程によ
って形成されている。接地電位配線VSSは半導体領域８
によって構成されている。
前記MISFETQsの一方の半導体領域８には、層間絶縁膜
10に形成された接続孔11を通してビット線12が接続され
ている。層間絶縁膜10は、例えば、CVDで積層した酸化
珪素膜上にPSG膜を形成した複合膜で形成する。ビット
線12は、アルミニウムか、Cu又は及びSiを添加したアル
ミニウム合金で形成する。
次に、このように構成される縦型マスクROMの製造方
法及び情報書込方法について、第３図乃至第７図（各製
造工程毎の要部断面図）を用いて簡単に説明する。
まず、単結晶珪素からなるp-型半導体基板１を用意す
る。半導体基板１は１×1012〜２×1012［atoms/cm2］
程度の表面濃度で形成する。
次に、前記半導体基板１の半導体素子形成領域間の主
面に、フィールド絶縁膜２及びｐ型チャネルストッパ領
域３を形成する。
次に、半導体基板１のMISFET形成領域の主面部に、し
きい値電圧調整用の不純物13を導入する。不純物13は、
例えば２×1012〜３×1012［atoms/cm2］程度のAs+を60
〜100［KeV］程度のイオン打込みで導入する。この不純
物13の導入によって、しきい値電圧はディプレッション
型に調整される。
次に、第３図に示すように、半導体基板１のメモリセ
ルＭ形成領域及びMISFETQs形成領域の主面上にゲート絶
縁膜４を形成する。ゲート絶縁膜４は、半導体基板１の
主面を熱酸化した酸化珪素膜で形成し、200〜300［Å］
程度の膜厚で形成する。
次に、第４図に示すように、第１層目ゲート電極形成
工程によって、ゲート絶縁膜４の所定上部にゲート電極
（第１ゲート電極）５を形成する。ゲート電極５は、前
述のように、多結晶珪素膜の単層で形成されている。多
結晶珪素膜はCVDで積層する。このゲート電極５を形成
することにより、奇数列のメモリセルＭが形成される。
次に、メモリセルＭ形成領域のゲート電極５間におい
て、半導体基板１の主面上にゲート絶縁膜６を形成す
る。ゲート絶縁膜６は、半導体基板１の主面を熱酸化し
た酸化珪素膜で形成し、200〜300［Å］程度の膜厚で形
成する。このゲート絶縁膜６を形成する工程と同一製造
工程によって、ゲート電極５を覆う層間絶縁膜が形成さ
れる。
次に、第５図に示すように、前記ゲート絶縁膜６の上
部に、第２層目ゲート電極形成工程によって、ゲート電
極（第２ゲート電極）７を形成する。ゲート電極７は、
前述のように多結晶珪素膜で形成する。ゲート電極７の
端部は、製造工程におけるマスク合せ余裕寸法に相当す
る分、ゲート電極５の端部と重ね合せて（オーバーラッ
プさせて）形成される。このゲート電極７を形成するこ
とにより、偶数列のメモリセルＭが形成される。
次に、前記ゲート電極５及び７を不純物導入用マスク
として用い、第６図に示すように、半導体基板１の主面
部にn+型半導体領域８を形成する。半導体領域８はイオ
ン打込みで形成する。半導体領域８を形成することによ
り、メモリセル選択用MISFETQsが形成される（同様に周
辺回路を構成するMISFETも形成される）。
次に、情報書込工程を施す。まず、ゲート電極５及び
７の上部全面に情報書込用不純物導入マスク14を形成す
る。情報書込用不純物導入マスク14は、情報が書込まれ
るゲート電極５上又は及びゲート電極７上の表面が露出
する開口部14Aを有している。この開口部14Aのゲート長
方向の内壁は、第７図に示すように、ゲート電極５の端
部とゲート電極７の端部とが重ね合された領域内（製造
工程におけるマスク合せ余裕寸法内）に位置するように
形成されている。また、開口部14Aのゲート軸方向の内
壁は、メモリセルＭのゲート幅よりも少なくとも製造工
程におけるマスク合せ余裕寸法に相当する分外側に位置
するように形成されている。この情報書込用不純物導入
マスク14は例えばフォトレジスト膜で形成する。
そして、第７図に示すように、前記情報書込用不純物
導入マスク14を用い、開口部14から露出する奇数列のメ
モリセルＭのゲート電極５又は及び偶数列のメモリセル
Ｍのゲート電極７を通して、情報書込用不純物９をゲー
ト電極５又は及びゲート電極７下のチャネル形成領域に
選択的に導入する。情報書込用不純物９の導入は、例え
ば、７×1012〜９×1012［atoms/cm2］程度のB+を用
い、140〜160［KeV］程度のエネルギのイオン打込みで
行う。このような条件においては、情報書込用不純物９
の不純物濃度の最大値をゲート電極５又は及びゲート電
極７下のチャネル形成領域に設定することができる。ま
た、情報書込用不純物９は、ゲート電極５の端部とゲー
ト電極７の端部とが重ね合された部分下の半導体基板１
の主面部には膜厚が厚いので導入されない。つまり、情
報書込用不純物９は、前記情報書込用不純物導入マスク
14及び前記重ね合された部分に規定され、ゲート電極５
下又は及びゲート電極７下のチャネル形成領域に自己整
合的に導入される。情報書込用不純物９は導入後熱処理
によって活性化される。この情報書込用不純物９の導入
は、メモリセルＭのしきい値電圧をディプレッション型
からエンハンスメント型に変化させる。
このように、２層ゲート構造の縦型マスクROMを有す
る半導体集積回路装置において、ゲート電極５、ゲート
電極７を順次形成した後に、所定のゲート電極５又は及
びゲート電極７を通してチャネル形成領域に情報書込用
不純物９を導入し、情報の書込みを行うことにより、ゲ
ート電極５及びゲート電極７を形成した後に情報の書込
みを行うので、縦型マスクROMの製品の完成までに要す
る時間を短縮することができる。
また、前記情報書込用不純物９の導入は、前記ゲート
電極５の端部とゲート電極７の端部とが重ね合された部
分を通過しないように行うことにより、前記重ね合され
た部分に規定され、所定のゲート電極５下又は及びゲー
ト電極７下のチャネル形成領域のみ情報書込用不純物９
を導入することができるので、ゲート電極５又は及びゲ
ート電極７に対して情報書込用不純物９を自己整合的に
導入することができる。つまり、メモリセルＭのゲート
長方向の占有面積を縮小することができるので、縦型マ
スクROMの集積度を向上することができる。
前記情報書込工程の後、前記情報書込用不純物導入マ
スク14を除去する。
そして、層間絶縁膜10、接続孔11を順次形成した後、
前記第１図及び第２図に示すように、ビット線12を形成
することにより、本実施例の２層ゲート構造の縦型マス
クROMは完成する。
なお、本発明は、前記縦型マスクROMにおいて、層間
絶縁膜10又はビット線12を形成した後に情報書込工程を
施してもよい。
（実施例II） 本実施例IIは、横型マスクROMを有する半導体集積回
路装置に本発明を適用した、本発明の第２実施例であ
る。
本発明の実施例IIである横型マスクROMのメモリセル
アレイの構成を第９図（要部平面図）で示し、第９図の
VIII−VIII切断線で切った断面を第８図で示す。
本実施例の横型マスクROMのメモリセルＭは、第８図
及び第９図に示すように、MISFETで構成されている。つ
まり、メモリセルＭは、半導体基板１、ゲート絶縁膜
４、ゲート電極５及びソース領域又はドレイン領域であ
る一対のn+型半導体領域８で構成されている。
メモリセルＭは予じめエンハンスメント型のしきい値
電圧で形成される。情報書込工程によってチャネル形成
領域に情報書込用不純物９が導入されると、しきい値電
圧が高くなり、メモリセルＭはゲート電極５に電圧を印
加してもソース領域とドレイン領域との間が導通しない
ように構成されている。
メモリセルＭの一方の半導体領域８にはビット線12が
接続され、他方の半導体領域８にはセレクト信号線12が
接続されている。各メモリセルＭの一方の半導体領域８
は、隣接する他の３つのメモリセルＭの一方の半導体領
域８と一体に構成されている。他方の半導体領域８につ
いても同様である。
前記ビット線12及びセレクト信号線12の上部には、保
護膜15、パッシベーション膜15が順次積層されている。
前記保護膜15は、情報書込工程で使用される情報書込
用不純物導入マスク（14）を形成する工程及び除去工程
において、耐ウエット処理膜として使用される。具体的
には、保護膜15は、フォトレジスト膜の塗布、現像、剥
離の共々の工程における、洗浄液処理、現像液処理、剥
離液処理の夫々のウエット処理に耐え得るように構成さ
れている。すなわち、保護膜15は、アルミニウム又はそ
の合金で形成されるビット線12及びセレクト信号線12の
腐食を低減するように構成されている。保護膜15は、例
えばシラン膜を用い、0.1〜0.2［μｍ］程度の膜厚で形
成する。保護膜15はパッシベーション膜としても使用す
ることができるが、情報書込用不純物９を低いエネルギ
で導入するために薄い膜厚で形成する。
パッシベーション膜16は、例えばシラン膜を用い、1.
0［μｍ］程度の厚い膜厚で形成する。パッシベーショ
ン膜16は、前記情報書込用不純物９を活性化する熱処理
工程において保護膜15にクラックが生じないように厚い
膜厚で形成する。
次に、このように構成される横型マスクROMの製造方
法及び情報書込方法について、第10図乃至第14図（各製
造工程毎の要部断面図）を用いて簡単に説明する。
まず、半導体基板１を用意し、フィールド絶縁膜２及
びｐ型チャネルストッパ領域３を形成する。
次に、しきい値電圧調整用不純物13を導入する。そし
て、第10図に示すように、ゲート絶縁膜４を形成する。
次に、ゲート電極５を形成し、この後、第11図に示す
ように、n+型半導体領域８を形成する。この半導体領域
８を形成することにより、MISFETからなるメモリセルＭ
を形成される。
次に、メモリセルＭ上に層間絶縁膜10を形成し、この
後、接続孔11を形成する。そして、第12図に示すよう
に、ビット線12及びセレクト信号線12を形成する。
次に、第13図に示すように、ビット線12及びセレクト
信号線12の表面を覆うように、保護膜15を形成する。保
護膜15は、前述のように、CVDで積層したシラン膜で形
成する。
次に、前記保護膜15の上部に情報書込用不純物導入マ
スク14を形成する。そして、第14図に示すように、情報
書込用不純物導入マスク14の開口部14Aを通して情報書
込用不純物９を所定のメモリセルＭのチャネル形成領域
に導入し、情報の書込みを行う。情報書込用不純物導入
マスク14はフォトレジスト膜で形成する。
次に、前記情報書込用不純物導入マスク14を除去す
る。
このように、ビット線12及びセレクト信号線12の形成
後に情報の書込みを行う横型マスクROMを有する半導体
集積回路装置において、前記ビット線12及びセレクト信
号線12の表面に耐ウエット処理用の保護膜15を形成した
後に情報書込用不純物導入マスク14を形成し、情報の書
込みを行うことにより、情報書込用不純物導入マスク14
の形成工程及び除去工程で使用されるウエット処理中
に、ビット線12及びセレクト信号線12を保護することが
できるので、それらの腐食を低減することができる。特
に、ビット線12及びセレクト信号線12としてマイグレー
ションを低減するCuが添加されたアルミニウム合金は腐
食し易いので、本発明は前記アルミニウム合金を使用す
る横型マスクROMに特に有効である。
次に、前記第８図に示すように、保護膜15の上部にパ
ッシペーション膜16を形成する。この後、前記情報書込
工程で導入された情報書込用不純物９の活性化を行う。
以上、本発明者によってなされた発明を前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更し得ることは勿論である。
例えば、本発明は、前記実施例Ｉの縦型マスクROMに
おいて、ビット線12を形成した後に前記実施例IIの保護
膜15を形成し、この後、情報書込工程を施してもよい。
〔発明の効果〕
本願において開示された発明のうち、代表的なものに
よって得られる効果を簡単に説明すれば、次のとおりで
ある。
２層ゲート構造の縦型マスクROMの製品の完成までに
要する時間を短縮することができる。
また、前記縦型マスクROMの集積度を向上することが
できる。
また、マスクROMにおいて、情報書込工程に起因する
配線の腐食を低減することができる。
【図面の簡単な説明】
第１図は、本発明の実施例Ｉである２層ゲート構造の縦
型マスクROMのメモリセルアレイの構成を示す要部断面
図、 第２図は、前記縦型マスクROMの要部平面図、 第３図乃至第７図は、前記縦型マスクROMの製造方法及
び情報書込方法を説明するための各製造工程毎の要部断
面図、 第８図は、本発明の実施例IIである横型マスクROMのメ
モリセルアレイの構成を示す要部断面図、 第９図は、前記横型マスクROMの要部平面図、 第10図乃至第14図は、前記横型マスクROMの製造方法及
び情報書込方法を説明するための各製造工程毎の要部断
面図である。 図中、１……半導体基板、4,6……ゲート絶縁膜、5,7…
…ゲート電極、８……半導体領域、９……情報書込用不
純物、12……ビット線又はセレクト信号線、14……情報
書込用不純物導入マスク、14A……開口部、15……保護
膜、16……パッシペーション膜、Ｍ……メモリセルであ
る。

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】ゲート長方向に所定の間隔で配置された第
    １層目の第１ゲート電極間に第２層目の第２ゲート電極
    を形成した半導体集積回路装置の製造方法において、半
    導体基板内に所定の不純物を導入した後、その基板上に
    第１ゲート電極と、その第１ゲート電極に一部が重なる
    ように第２ゲート電極を順次形成する工程と、該、第１
    ゲート電極及び第２ゲート電極のうち、所定の第１ゲー
    ト電極又は及び第２ゲート電極を通して所定の不純物を
    導入する工程を備えたことを特徴とする半導体集積回路
    装置の製造方法。
  2. 【請求項２】前記第１ゲート電極、第２ゲート電極の夫
    々は、多結晶珪素膜で形成されていることを特徴とする
    特許請求の範囲第１項に記載の半導体集積回路装置の製
    造方法。
  3. 【請求項３】前記第１ゲート電極及び第２ゲート電極に
    先だって導入される不純物はディプレッション型のしき
    い値電圧のチャネル領域とし、前記第１ゲート電極又は
    及び第２ゲート電極を通しての不純物の導入はエンハン
    スメント型のしきい値電圧に変化させることを特徴とす
    る特許請求の範囲第１項に記載の半導体集積回路装置の
    製造方法。
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