JPWO2011055584A1 - 液晶表示装置およびその駆動方法 - Google Patents

Abstract

電源がオフされたときに画素形成部内の残留電荷を速やかに除去することのできる、モノリシックゲートドライバを備えた液晶表示装置を提供することを目的とする。ゲートドライバ（２４）内のシフトレジスタを構成する双安定回路には、ゲートバスラインに接続されたドレイン端子，基準電位（Ｈ＿ＳＩＧ＿ＶＳＳ）を伝達する基準電位配線に接続されたソース端子，およびシフトレジスタを動作させるクロック信号（ＨＣＫ＿１，ＨＣＫ＿２）が与えられるゲート端子を有する薄膜トランジスタが設けられる。電源ＯＦＦ検出部（１７）が外部からの電源電圧（ＰＷ）の供給の遮断を検知すると、クロック信号（ＨＣＫ＿１，ＨＣＫ＿２）をハイレベルにして上記薄膜トランジスタをオン状態にするとともに、基準電位切替回路（１９）は、基準電位（Ｈ＿ＳＩＧ＿ＶＳＳ）をゲートオフ電位（ＶＧＬ）からゲートオン電位（ＶＧＨ）に切り替える。

Description

本発明は、モノリシック化されたゲートドライバを備える液晶表示装置ならびにその駆動方法に関する。

一般に、アクティブマトリクス型の液晶表示装置は、液晶層を挟持する２枚の基板からなる液晶パネルを備えており、当該２枚の基板のうち一方の基板には、複数本のゲートバスライン（走査信号線）と複数本のソースバスライン（映像信号線）とが格子状に配置され、それら複数本のゲートバスラインと複数本のソースバスラインとの交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部が設けられている。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されるとともに当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）や、画素値を保持するための画素容量などを含んでいる。また、上記２枚の基板のうち他方の基板には、上記複数の画素形成部に共通的に設けられた対向電極である共通電極が設けられている。アクティブマトリクス型の液晶表示装置には、さらに、上記複数本のゲートバスラインを駆動するゲートドライバ（走査信号線駆動回路）と上記複数本のソースバスラインを駆動するソースドライバ（映像信号線駆動回路）とが設けられている。

画素値を示す映像信号はソースバスラインによって伝達されるが、各ソースバスラインは複数行分の画素値を示す映像信号を一時（同時）に伝達することができない。このため、上述のマトリクス状に配置された画素形成部内の画素容量への映像信号の書き込みは１行ずつ順次に行われる。そこで、複数本のゲートバスラインが所定期間ずつ順次に選択されるように、ゲートドライバは複数段からなるシフトレジスタによって構成されている。

このような液晶表示装置において、利用者によって電源がオフされたにもかかわらず、直ちに表示がクリアされず、残像のような画像が残ることがある。この理由は、装置の電源がオフされると画素容量に保持された電荷の放電経路が遮断され、画素形成部内に残留電荷が蓄積されるからである。また、画素形成部内に残留電荷が蓄積された状態で装置の電源がオンされると、その残留電荷に基づく不純物の偏りに起因するフリッカの発生など表示品位の低下が生じる。

そこで、電源オフによる残留電荷の蓄積を抑制する技術として、以下のような技術が提案されている。日本の特開２００４−４５７８５号公報には、電源オフ時に全てのゲートバスラインを選択状態にする（オン状態にする）ことにより全ての画素形成部内の残留電荷が放電されるようにした液晶表示装置の発明が開示されている。国際公開２００７／００７７６８号パンフレットには、電源オフ時にゲートオフ電位（画素形成部内のスイッチング素子がオフ状態にされるべき時に当該スイッチング素子のゲート端子に与える信号の電位）を速やかにグラウンド電位に到達させるようにした液晶表示装置の発明が開示されている。日本の特開２００７−１１３４６号公報には、電源オフ時にゲートオフ電位をグラウンド電位よりも高くすることによって残留電荷の放電時間の短縮を図っている液晶表示装置の発明が開示されている。

日本の特開２００４−４５７８５号公報 国際公開２００７／００７７６８号パンフレット 日本の特開２００７−１１３４６号公報

ところで、近年、ａ−ＳｉＴＦＴ液晶パネル（薄膜トランジスタの半導体層にアモルファスシリコンを用いた液晶パネル）を採用した液晶表示装置において、ゲートドライバのモノリシック化が進んでいる。従来、ゲートドライバは液晶パネルを構成する基板の周辺部にＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップとして搭載されることが多かったが、近年、基板上に直接的にゲートドライバを形成することが徐々に多くなされている。このようなゲートドライバは「モノリシックゲートドライバ」などと呼ばれており、また、モノリシックゲートドライバを備えたパネルは「ゲートドライバモノリシックパネル」などと呼ばれている。

ところが、ゲートドライバモノリシックパネルにおいては、電源オフによる残留電荷の蓄積を抑制する技術として上述した技術を採用することができない。これについて、以下に説明する。

日本の特開２００４−４５７８５号公報に開示された技術に関し、ＩＣチップとしてのゲートドライバ（以下、「ゲートドライバＩＣ」という）８００は一般的に図２１に示すように構成されている。このゲートドライバＩＣ８００は、ロジック部を構成する低耐圧系回路部８１０と、ロジック部から出力される信号の電位レベルを変換するレベルシフタ回路８２２を含む高耐圧系回路部８２０とによって構成されている。低耐圧系回路部８１０には、シフトレジスタ８１２とＯＲ回路８１６とが含まれている。ＯＲ回路８１６の入力端子には、シフトレジスタ８１２の各段８１４からの出力信号と、全てのゲートバスラインを選択状態にするか否かを制御するための信号ＡＬＬ−ＯＮとが与えられる。ＯＲ回路８１６からの出力信号は、レベルシフタ回路８２２によって電位の変換が施される。そして、レベルシフタ回路８２２による電位の変換後の信号が走査信号としてゲートバスラインに与えられる。このような構成において、電源がオフされたときに上記信号ＡＬＬ−ＯＮの論理レベルをハイレベルにすることにより、全てのゲートバスラインが選択状態にされ、全ての画素形成部内の残留電荷が放電される。

ところが、モノリシックゲートドライバにおいては、薄膜トランジスタのゲート端子に直流バイアスを与えると当該薄膜トランジスタの閾値電圧がシフトする。このため、薄膜トランジスタのゲート端子に直流バイアスが与えられることのないよう、モノリシックゲートドライバはセットリセット型フリップフロップ回路を用いて構成されている。具体的には、モノリシックゲートドライバ内のシフトレジスタの一段分の構成は、例えば図２２に示すような構成となっている。このような構成において、前段からの出力信号ＯＵＴｎ−１（後述するセット信号Ｓ）がローレベルからハイレベルに変化すると、ｎｅｔＡ（薄膜トランジスタＴＩのゲート端子，薄膜トランジスタＴＢのソース端子，および薄膜トランジスタＴＬのドレイン端子が互いに接続されている領域）の電位が上昇する。その後、クロック信号ＣＫがローレベルからハイレベルに変化すると、キャパシタＣＡＰのブートストラップ効果によってｎｅｔＡの電位が更に上昇する。これにより、薄膜トランジスタＴＩのゲート端子に大きな電圧が与えられる。その結果、クロック信号ＣＫのハイレベルの電位に基づき、出力信号ＯＵＴｎ（後述する状態信号Ｑ）の電位はゲートバスラインを選択状態にする電位にまで高められる。ここで、図２２に示す回路はクロック信号ＣＫとキャパシタＣＡＰとを用いたブートストラップ回路となっており、出力信号ＯＵＴｎの電位は大半の期間ローレベルで維持されることが前提とされている。従って、図２２に示す回路には、ゲートオン電位（画素形成部内のスイッチング素子がオン状態にされるべき時に当該スイッチング素子のゲート端子に与える信号の電位）を生成するための電源が設けられていない。すなわち、モノリシックゲートドライバには、全てのゲートバスラインを選択状態にする手段（構成要素）が存在しない。よって、ゲートドライバモノリシックパネルにおいては、日本の特開２００４−４５７８５号公報に開示された技術を採用することができない。なお、シフトレジスタを２相のクロック信号で動作させ、かつ、出力信号ＯＵＴｎの電位を随時ゲートオフ電位にまで低下させる（ゲートオフ電位側に引き込ませる）場合、シフトレジスタの一段分の構成は、例えば図８に示すような構成となる。

また、国際公開２００７／００７７６８号パンフレットに開示された技術に関しては、ａ−ＳｉＴＦＴ液晶パネルでは薄膜トランジスタの閾値電圧が大きいため、ゲートオフ電位がグラウンド電位にされても、画素形成部内の残留電荷は充分に放電されない。

さらに、日本の特開２００７−１１３４６号公報に開示された技術に関し、ゲートドライバＩＣにおいては、以下の理由により、ゲートオフ電位をグラウンド電位よりも高い電位にすることができない。図２３は、ゲートドライバＩＣの内部回路における電位関係について説明するための図である。なお、図２３における電位の具体的な値は一例である。図２３から把握されるように、低耐圧系（ロジック系）回路部はグラウンド電位ＧＮＤと電源電位ＶＣＣとの間で動作し、高耐圧系回路部はゲートオフ電位ＶＧＬとゲートオン電位ＶＧＨとの間で動作する。通常、ゲートオフ電位ＶＧＬは電源電位ＶＣＣやグラウンド電位ＧＮＤよりも低い電位になっているので、ＰＮ寄生素子には逆耐圧のみが生じる。このため、通常、ＰＮ寄生素子には電流が流れない。ところが、ゲートオフ電位ＶＧＬを電源電位ＶＣＣよりも高い電位（例えば５Ｖ）にすると、ＰＮ寄生素子に順方向電圧が生じ、電流が流れてしまう。その結果、ゲートドライバＩＣの異常動作が生じる。

ところで、ゲートドライバＩＣにおいては、走査信号の出力部はＣＭＯＳ構成となっている。すなわち、ゲートドライバＩＣは、ＣＭＯＳのゲートに与えられる電圧に応じてゲートオン電位ＶＧＨまたはゲートオフ電位ＶＧＬの一方が出力部から出力されるように構成されている。このため、ゲートドライバＩＣを採用した液晶表示装置では、走査信号をローレベルで維持することができる。これに対し、モノリシックゲートドライバにおいては、シフトレジスタの一段分は図８や図２２に示した回路構成となっている。ここで、薄膜トランジスタＴＮについては、オン状態となるのは１垂直走査期間中の所定期間（１行のゲートバスラインが選択状態とされる期間）だけである。また、クロック信号はハイレベルとローレベルとが交互に繰り返されるので、薄膜トランジスタＴＭ，ＴＤが継続的にオン状態で維持されることはない。すなわち、ゲートバスラインの電位はローレベルで固定されることはない。以上より、モノリシックゲートドライバにおいては、ゲートオフ電位ＶＧＬをグラウンド電位ＧＮＤよりも高い電位にすることはできるが、そのことだけによっては画素形成部内の残留電荷は放電されない。

そこで本発明は、電源がオンされたときの表示品位の低下が抑止されるよう、電源がオフされたときに画素形成部内の残留電荷を速やかに除去することのできる、モノリシックゲートドライバを備えた液晶表示装置を提供することを目的とする。

本発明の第１の局面は、液晶表示装置であって、
表示すべき画像を表す複数の映像信号をそれぞれ伝達するための複数の映像信号線と、 前記複数の映像信号線と交差する複数の走査信号線と、
前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置され、対応する交差点を通過する走査信号線に制御端子が接続され当該交差点を通過する映像信号線に第１の導通端子が接続された第１のスイッチング素子と、前記第１のスイッチング素子の第２の導通端子に接続された画素電極とを含む複数の画素形成部と、
第１の電位と第２の電位とを周期的に繰り返すクロック信号に基づいて順次にパルスを出力する、前記複数の走査信号線と１対１で対応するように設けられた複数の双安定回路からなるシフトレジスタを含み、該シフトレジスタから出力されるパルスに基づいて前記複数の走査信号線を選択的に駆動する、前記複数の走査信号線が形成されている基板と同じ基板上に形成された走査信号線駆動回路と、
外部から与えられる電源のオン／オフ状態を検出する電源状態検出部と、
前記複数の双安定回路の基準電位を生成する基準電位生成部と、
前記基準電位生成部で生成された基準電位を前記複数の双安定回路に伝達するための基準電位配線と
を備え、
各双安定回路は、対応する走査信号線が非選択状態である期間中には当該走査信号線の電位レベルが前記基準電位のレベルで維持されるよう、当該走査信号線と前記基準電位配線とを電気的に接続するための電位レベル維持部を含み、
前記電源のオフ状態が前記電源状態検出部によって検出されると、
各双安定回路に含まれる前記電位レベル維持部は、当該各双安定回路に対応する走査信号線と前記基準電位配線とを電気的に接続し、
前記基準電位生成部は、前記基準電位のレベルを前記第１のスイッチング素子が導通状態となるレベルにまで高めることを特徴とする。

本発明の第２の局面は、本発明の第１の局面において、
前記クロック信号を生成するクロック信号生成部を更に備え、
各双安定回路に含まれる前記電位レベル維持部は、前記基準電位配線に接続された第１の導通端子，当該各双安定回路に対応する走査信号線に接続された第２の導通端子，および前記クロック信号が与えられる制御端子を有する第２のスイッチング素子を含み、
前記電源のオフ状態が前記電源状態検出部によって検出されると、前記クロック信号生成部は、各双安定回路に含まれる前記第２のスイッチング素子が導通状態となるように、前記クロック信号を前記第１の電位または前記第２の電位にすることを特徴とする。

本発明の第３の局面は、本発明の第２の局面において、
各双安定回路に含まれる前記電位レベル維持部は、前記第２のスイッチング素子を複数個含み、
前記クロック信号生成部は、各電位レベル維持部に含まれる複数個の前記第２のスイッチング素子の制御端子にそれぞれ与えるための複数の前記クロック信号を生成し、
前記電源のオフ状態が前記電源状態検出部によって検出されると、前記クロック信号生成部は、各電位レベル維持部に含まれる複数個の前記第２のスイッチング素子が導通状態となるように、複数の前記クロック信号をそれぞれ前記第１の電位または前記第２の電位にすることを特徴とする。

本発明の第４の局面は、本発明の第１の局面において、
前記基準電位生成部は、所定の入力信号の電位レベルを変換することにより前記基準電位配線に所定のハイレベル電位もしくは所定のローレベル電位を与えるレベルシフタ回路を含み、
前記レベルシフタ回路は、
前記電源のオフ状態が前記電源状態検出部によって検出されていないときには、前記ローレベル電位を前記基準電位として前記基準電位配線に与え、
前記電源のオフ状態が前記電源状態検出部によって検出されると、前記ハイレベル電位を前記基準電位として前記基準電位配線に与えることを特徴とする。

本発明の第５の局面は、表示すべき画像を表す複数の映像信号をそれぞれ伝達するための複数の映像信号線，前記複数の映像信号線と交差する複数の走査信号線，前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置され、対応する交差点を通過する走査信号線に制御端子が接続され当該交差点を通過する映像信号線に第１の導通端子が接続された第１のスイッチング素子と、前記第１のスイッチング素子の第２の導通端子に接続された画素電極とを含む複数の画素形成部，および前記複数の走査信号線が形成されている基板と同じ基板上に形成された走査信号線駆動回路であって、第１の電位と第２の電位とを周期的に繰り返すクロック信号に基づいて順次にパルスを出力する、前記複数の走査信号線と１対１で対応するように設けられた複数の双安定回路からなるシフトレジスタを含み、該シフトレジスタから出力されるパルスに基づいて前記複数の走査信号線を選択的に駆動する走査信号線駆動回路を備えた液晶表示装置の駆動方法であって、
外部から与えられる電源のオン／オフ状態を検出する電源状態検出ステップと、
前記複数の双安定回路の基準電位を生成する基準電位生成ステップと
を含み、
前記液晶表示装置は、前記基準電位生成ステップで生成された基準電位を前記複数の双安定回路に伝達するため基準電位配線を更に備え、
前記電源状態検出ステップで前記電源のオフ状態が検出されると、
各双安定回路に対応する走査信号線と前記基準電位配線とが電気的に接続され、
前記基準電位生成ステップでは、前記基準電位のレベルが前記第１のスイッチング素子が導通状態となるレベルにまで高められることを特徴とする。

本発明の第６の局面は、本発明の第５の局面において、
前記クロック信号を生成するクロック信号生成ステップを更に含み、
各双安定回路は、前記基準電位配線に接続された第１の導通端子，当該各双安定回路に対応する走査信号線に接続された第２の導通端子，および前記クロック信号が与えられる制御端子を有する第２のスイッチング素子を含み、
前記電源状態検出ステップで前記電源のオフ状態が検出されると、前記クロック信号生成ステップでは、各双安定回路に含まれる前記第２のスイッチング素子が導通状態となるように、前記クロック信号が前記第１の電位または前記第２の電位にされることを特徴とする。

本発明の第７の局面は、本発明の第６の局面において、
各双安定回路は、前記第２のスイッチング素子を複数個含み、
前記クロック信号生成ステップでは、各双安定回路に含まれる複数個の前記第２のスイッチング素子の制御端子にそれぞれ与えるための複数の前記クロック信号が生成され、
前記電源状態検出ステップで前記電源のオフ状態が検出されると、前記クロック信号生成ステップでは、各双安定回路に含まれる複数個の前記第２のスイッチング素子が導通状態となるように、複数の前記クロック信号がそれぞれ前記第１の電位または前記第２の電位にされることを特徴とする。

本発明の第８の局面は、本発明の第５の局面において、
前記基準電位配線に所定のハイレベル電位もしくは所定のローレベル電位を与えるために所定の入力信号の電位レベルを変換するレベル変換ステップを更に含み、
前記レベル変換ステップでは、
前記電源状態検出ステップで前記電源のオフ状態が検出されていないときには、前記入力信号の電位レベルは前記ローレベル電位に変換され、
前記電源状態検出ステップで前記電源のオフ状態が検出されると、前記入力信号の電位レベルは前記ハイレベル電位に変換されることを特徴とする。

本発明の第１の局面によれば、走査信号線駆動回路内のシフトレジスタを構成する双安定回路には、当該双安定回路に対応する走査信号線が非選択状態とされるべき期間を通じて当該走査信号線の電位レベルが基準電位のレベルで維持されるようにするための電位レベル維持部が設けられている。そして、電源のオフ状態が検出されると、電位レベル維持部によって、走査信号線と（基準電位を伝達する）基準電位配線とが電気的に接続される。また、電源のオフ状態が検出されたとき、各画素形成部に設けられたスイッチング素子が導通状態となるレベルにまで基準電位のレベルが高められる。これにより、各走査信号線は選択状態となって、各画素形成部に設けられているスイッチング素子は導通状態となる。このため、電源がオフされたときに各画素形成部内の残留電荷は速やかに放電される。その結果、電源が再度オンされたときにおける画素形成部内の残留電荷に起因する表示品位の低下が抑止される。

本発明の第２の局面によれば、電源のオフ状態が検出されたときに各走査信号線を選択状態にするための構成要素として電位レベル維持部が用いられるところ、その電位レベル維持部は、走査信号線の電位を基準電位のレベルで維持するために従来より設けられているスイッチング素子によって実現されている。このため、本発明の第１の局面と同様の効果を奏する液晶表示装置が比較的容易に実現される。

本発明の第３の局面によれば、複数のクロック信号に基づいて動作するシフトレジスタを有する走査信号線駆動回路を備えた液晶表示装置において、電源がオフされたときに各画素形成部内の残留電荷は速やかに放電され、電源が再度オンされたときにおける表示品位の低下が抑止される。

本発明の第４の局面によれば、レベルシフタ回路からの出力信号の電位が、基準電位として、シフトレジスタを構成する双安定回路に基準電位配線を介して与えられる。このため、双安定回路に与える基準電位のレベルを容易に可変にすることができ、走査信号線と基準電位配線とが電位レベル維持部によって電気的に接続されているときに、基準電位のレベルを高めることによって走査信号線を選択状態にすることができる。ところで、モノリシックゲートドライバ（走査信号線が形成されている基板と同じ基板上に形成された走査信号線駆動回路）を採用した液晶表示装置においては、従来よりパネルの外部にレベルシフタ回路が設けられている。このため、レベルシフタ回路からの出力信号を基準電位に用いる構成としても回路部品等を増やす必要がなく、電源がオフされたときに画素形成部内の残留電荷を速やかに除去することのできる液晶表示装置を低コストで実現することができる。

本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置における電源遮断時の動作について説明するための信号波形図である。 上記第１の実施形態において、液晶表示装置の全体構成を示すブロック図である。 上記第１の実施形態において、画素形成部の構成を示す回路図である。 上記第１の実施形態において、基準電位切替回路の構成を示す図である。 上記第１の実施形態において、ゲートドライバの構成を説明するためのブロック図である。 上記第１の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第１の実施形態において、ゲートドライバの動作について説明するための信号波形図である。 上記第１の実施形態において、シフトレジスタに含まれている双安定回路の構成を示す回路図である。 上記第１の実施形態において、双安定回路の動作を説明するための信号波形図である。 本発明の第２の実施形態に係る液晶表示装置の全体構成を示すブロック図である。 上記第２の実施形態における効果について説明するための図である。 上記第２の実施形態における効果について説明するための図である。 上記第２の実施形態の変形例について説明するための図である。 ４相のクロック信号に基づいて動作するシフトレジスタの一構成例を示すブロック図である。 ４相のクロック信号に基づいて動作するシフトレジスタに含まれている双安定回路の構成を示す回路図である。 ４相のクロック信号の波形図である。 ４相のクロック信号に基づいて動作するシフトレジスタに含まれている双安定回路の動作について説明するための信号波形図である。 表示部の両側にゲートドライバを備えた構成の液晶表示装置について説明するためのブロック図である。 ソースドライバが１つのＩＣチップで構成された液晶表示装置について説明するためのブロック図である。 １チップドライバを備えた構成の液晶表示装置について説明するためのブロック図である。 ゲートドライバＩＣの一般的な構成を示すブロック図である。 モノリシックゲートドライバ内のシフトレジスタの一段分の構成を示す回路図である。 ゲートドライバＩＣの内部回路における電位関係について説明するための図である。

以下、添付図面を参照しつつ、本発明の実施形態について説明する。

＜１．第１の実施形態＞
＜１．１ 全体構成および動作＞
図２は、本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図２に示すように、この液晶表示装置は、液晶パネル２０，ＰＣＢ（プリント回路基板）１０，および液晶パネル２０とＰＣＢ１０とに接続されたＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）３０によって構成されている。

液晶パネル２０には、画像を表示するための表示部２２が形成されている。表示部２２には、複数本（ｊ本）のソースバスライン（映像信号線）ＳＬ１〜ＳＬｊと、複数本（ｉ本）のゲートバスライン（走査信号線）ＧＬ１〜ＧＬｉと、それらソースバスラインＳＬ１〜ＳＬｊとゲートバスラインＧＬ１〜ＧＬｉとの交差点にそれぞれ対応して設けられた複数個（ｉ×ｊ個）の画素形成部とが含まれている。図３は、画素形成部の構成を示す回路図である。図３に示すように、各画素形成部には、対応する交差点を通過するゲートバスラインＧＬにゲート端子（制御端子）が接続されるとともに当該交差点を通過するソースバスラインＳＬにソース端子（第１の導通端子）が接続された薄膜トランジスタ（ＴＦＴ）２２０と、その薄膜トランジスタ２２０のドレイン端子（第２の導通端子）に接続された画素電極２２１と、上記複数個の画素形成部に共通的に設けられた共通電極２２２および補助容量電極２２３と、画素電極２２１と共通電極２２２とによって形成される液晶容量２２４と、画素電極２２１と補助容量電極２２３とによって形成される補助容量２２５とが含まれている。また、液晶容量２２４と補助容量２２５とによって画素容量ＣＰが形成されている。そして、各薄膜トランジスタ２２０のゲート端子がゲートバスラインＧＬからアクティブな走査信号を受けたときに当該薄膜トランジスタ２２０のソース端子がソースバスラインＳＬから受ける映像信号に基づいて、画素容量ＣＰに画素値を示す電圧が保持される。

液晶パネル２０には、また、図２に示すように、ゲートバスラインＧＬ１〜ＧＬｉを駆動するためのゲートドライバ２４が形成されている。すなわち、ゲートドライバ２４は、液晶パネル２０を構成するガラス基板上にモノリシックに形成されている。ＴＡＢ３０には、ソースバスラインＳＬ１〜ＳＬｊを駆動するためのソースドライバ３２がＩＣチップの状態で搭載されている。ＰＣＢ１０には、タイミングコントローラ１１，レベルシフタ回路１３，電源回路１５，電源ＯＦＦ検出部１７，および基準電位切替回路１９が形成されている。なお、以下の説明においては、ゲートドライバ２４に含まれるシフトレジスタが動作する際の基準となる電位（但し、本実施形態においては、この電位は可変である。）のことを「基準電位」という。

この液晶表示装置には、水平同期信号ＨＳ，垂直同期信号ＶＳ，データイネーブル信号ＤＥなどのタイミング信号と画像信号ＤＡＴと電源電圧ＰＷとが外部から与えられる。電源電圧ＰＷは、タイミングコントローラ１１と電源回路１５と電源ＯＦＦ検出部１７とに与えられる。なお、本実施形態においては、電源電圧ＰＷは３．３Ｖとなっている。

電源回路１５は、電源電圧ＰＷに基づいて、ゲートバスラインを選択状態にするためのゲートオン電位ＶＧＨと、ゲートバスラインを非選択状態にするためのゲートオフ電位ＶＧＬとを生成する。ゲートオン電位ＶＧＨおよびゲートオフ電位ＶＧＬは、レベルシフタ回路１３と基準電位切替回路１９とに与えられる。電源ＯＦＦ検出部１７は、電源電圧ＰＷの供給状態（電源のオン／オフ状態）を示す電源状態信号ＳＨＵＴを出力する。電源状態信号ＳＨＵＴは、タイミングコントローラ１１と基準電位切替回路１９とに与えられる。基準電位切替回路１９は、トランジスタ等を用いて、図４に示すような切替スイッチが実現されるように構成されている。すなわち、基準電位切替回路１９は、電源状態信号ＳＨＵＴの電圧の大きさに応じて、ゲートオン電位ＶＧＨおよびゲートオフ電位ＶＧＬのいずれか一方を基準電位Ｈ＿ＳＩＧ＿ＶＳＳとして出力する。詳しくは、電源状態信号ＳＨＵＴがローレベルであれば、ゲートオフ電位ＶＧＬが基準電位Ｈ＿ＳＩＧ＿ＶＳＳとして出力され、電源状態信号ＳＨＵＴがハイレベルであれば、ゲートオン電位ＶＧＨが基準電位Ｈ＿ＳＩＧ＿ＶＳＳとして出力される。基準電位Ｈ＿ＳＩＧ＿ＶＳＳは、基準電位配線によって伝達され、ゲートドライバ２４に与えられる。

タイミングコントローラ１１は、水平同期信号ＨＳ，垂直同期信号ＶＳ，データイネーブル信号ＤＥなどのタイミング信号と画像信号ＤＡＴと電源電圧ＰＷと電源状態信号ＳＨＵＴとを受け取り、デジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，ゲートスタートパルス信号Ｌ＿ＧＳＰ，第１のゲートクロック信号Ｌ＿ＣＫ１，および第２のゲートクロック信号Ｌ＿ＣＫ２を生成する。デジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，およびソースクロック信号ＳＣＫについてはソースドライバ３２に与えられ、ゲートスタートパルス信号Ｌ＿ＧＳＰ，第１のゲートクロック信号Ｌ＿ＣＫ１，および第２のゲートクロック信号Ｌ＿ＣＫ２についてはレベルシフタ回路１３に与えられる。なお、ゲートスタートパルス信号Ｌ＿ＧＳＰ，第１のゲートクロック信号Ｌ＿ＣＫ１，および第２のゲートクロック信号Ｌ＿ＣＫ２に関し、ハイレベル側の電位は電源電圧（３．３Ｖ）ＰＷとされ、ローレベル側の電位はグラウンド電位（０Ｖ）ＧＮＤとされる。

レベルシフタ回路１３は、電源回路１５から与えられるゲートオン電位ＶＧＨとゲートオフ電位ＶＧＬとを用いて、タイミングコントローラ１１から出力されたゲートスタートパルス信号Ｌ＿ＧＳＰ，第１のゲートクロック信号Ｌ＿ＣＫ１，および第２のゲートクロック信号Ｌ＿ＣＫ２の電位レベルの変換を行う。レベルシフタ回路１３による電位レベルの変換後のゲートスタートパルス信号Ｈ＿ＧＳＰ，第１のゲートクロック信号Ｈ＿ＣＫ１，および第２のゲートクロック信号Ｈ＿ＣＫ２は、ゲートドライバ２４に与えられる。なお、レベルシフタ回路１３における電位レベルの変換の際、第１のゲートクロック信号Ｌ＿ＣＫ１がローレベルであれば、第１のゲートクロック信号Ｈ＿ＣＫ１の電位はゲートオフ電位ＶＧＬにされ、第１のゲートクロック信号Ｌ＿ＣＫ１がハイレベルであれば、第１のゲートクロック信号Ｈ＿ＣＫ１の電位はゲートオン電位ＶＧＨにされる。第２のゲートクロック信号Ｌ＿ＣＫ２およびゲートスタートパルス信号Ｌ＿ＧＳＰについても同様に変換される。

ソースドライバ３２は、タイミングコントローラ１１から出力されるデジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，およびソースクロック信号ＳＣＫを受け取り、各ソースバスラインＳＬ１〜ＳＬｊに駆動用の映像信号を印加する。

ゲートドライバ２４は、レベルシフタ回路１３から出力されるゲートスタートパルス信号Ｈ＿ＧＳＰ，第１のゲートクロック信号Ｈ＿ＣＫ１，および第２のゲートクロック信号Ｈ＿ＣＫ２と、基準電位切替回路１９から出力される基準電位Ｈ＿ＳＩＧ＿ＶＳＳとに基づいて、アクティブな走査信号の各ゲートバスラインＧＬ１〜ＧＬｉへの印加を１垂直走査期間を周期として繰り返す。なお、このゲートドライバ２４についての詳しい説明は後述する。

以上のようにして、各ソースバスラインＳＬ１〜ＳＬｊに駆動用の映像信号が印加され、各ゲートバスラインＧＬ１〜ＧＬｉに走査信号が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部２２に表示される。

なお、本実施形態においては、電源ＯＦＦ検出部１７によって電源状態検出部が実現され、基準電位切替回路１９によって基準電位生成部が実現され、タイミングコントローラ１１およびレベルシフタ回路１３によってクロック信号生成部が実現されている。

＜１．２ ゲートドライバの構成および動作＞
次に、本実施形態におけるゲートドライバ２４の構成および動作について説明する。図５に示すように、ゲートドライバ２４は複数段からなるシフトレジスタ２４０によって構成されている。表示部２２にはｉ行×ｊ列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と１対１で対応するようにシフトレジスタ２４０の各段が設けられている。また、シフトレジスタ２４０の各段は、各時点において２つの状態のうちのいずれか一方の状態となっていて当該状態を示す信号（以下「状態信号」という。）を出力する双安定回路となっている。なお、シフトレジスタ２４０の各段から出力される状態信号は、対応するゲートバスラインに走査信号として与えられる。

図６は、ゲートドライバ２４内のシフトレジスタ２４０の構成を示すブロック図である。なお、図６には、シフトレジスタ２４０の（ｎ−１）段目，ｎ段目，および（ｎ＋１）段目の双安定回路ＳＲｎ−１，ＳＲｎ，およびＳＲｎ＋１の構成を示している。各双安定回路には、基準電位ＶＳＳ，第１クロックＣＫａ，第２クロックＣＫｂ，セット信号Ｓ，およびリセット信号Ｒを受け取るための入力端子と、状態信号Ｑを出力するための出力端子とが設けられている。本実施形態においては、基準電位切替回路１９から出力された基準電位Ｈ＿ＳＩＧ＿ＶＳＳが基準電位ＶＳＳとして与えられ、レベルシフタ回路１３から出力された第１のゲートクロック信号Ｈ＿ＣＫ１および第２のゲートクロック信号Ｈ＿ＣＫ２の一方が第１クロックＣＫａとして与えられ、第１のゲートクロック信号Ｈ＿ＣＫ１および第２のゲートクロック信号Ｈ＿ＣＫ２の他方が第２クロックＣＫｂとして与えられる。また、前段から出力された状態信号Ｑがセット信号Ｓとして与えられ、次段から出力された状態信号Ｑがリセット信号Ｒとして与えられる。すなわち、ｎ段目に着目すると、（ｎ−１）行目のゲートバスラインに与えられる走査信号ＯＵＴｎ−１がセット信号Ｓとして与えられ、（ｎ＋１）行目のゲートバスラインに与えられる走査信号ＯＵＴｎ＋１がリセット信号Ｒとして与えられる。

以上のような構成において、シフトレジスタ２４０の１段目にセット信号Ｓとしてのゲートスタートパルス信号Ｈ＿ＧＳＰのパルスが与えられると、オンデューティが５０パーセント前後の値にされた第１のゲートクロック信号Ｈ＿ＣＫ１および第２のゲートクロック信号Ｈ＿ＣＫ２（図７参照）に基づいて、ゲートスタートパルス信号Ｈ＿ＧＳＰに含まれるパルス（このパルスは各段から出力される状態信号Ｑに含まれる）が１段目からｉ段目へと順次に転送される。そして、このパルスの転送に応じて、各段から出力される状態信号Ｑが順次にハイレベルとなる。そして、それら各段から出力される状態信号Ｑは、走査信号ＯＵＴ１〜ＯＵＴｉとして各ゲートバスラインＧＬ１〜ＧＬｉに与えられる。これにより、図７に示すように、所定期間ずつ順次にハイレベルとなる走査信号ＯＵＴ１〜ＯＵＴｉが表示部２２内のゲートバスラインＧＬ１〜ＧＬｉに与えられる。

＜１．３ 双安定回路の構成および動作＞
図８は、シフトレジスタ２４０に含まれている双安定回路の構成（シフトレジスタ２４０のｎ段目の構成）を示す回路図である。図８に示すように、この双安定回路ＳＲｎは、７個の薄膜トランジスタＴＩ，ＴＢ，ＴＬ，ＴＮ，ＴＥ，ＴＭ，およびＴＤと、キャパシタＣＡＰと、ＡＮＤ回路２４２とを備えている。なお、図８では、第１クロックＣＫａを受け取るための入力端子には符号４１を付し、第２クロックＣＫｂを受け取るための入力端子には符号４２を付し、セット信号Ｓを受け取るための入力端子には符号４３を付し、リセット信号Ｒを受け取るための入力端子には符号４４を付し、状態信号Ｑを出力するための出力端子には符号４５を付している。

薄膜トランジスタＴＢのソース端子と薄膜トランジスタＴＬのドレイン端子と薄膜トランジスタＴＩのゲート端子と薄膜トランジスタＴＥのソース端子とキャパシタＣＡＰの一端とは互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＡ」という。

薄膜トランジスタＴＩについては、ゲート端子はｎｅｔＡに接続され、ドレイン端子は入力端子４１に接続され、ソース端子は出力端子４５に接続されている。薄膜トランジスタＴＢについては、ゲート端子およびドレイン端子は入力端子４３に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＡに接続されている。薄膜トランジスタＴＬについては、ゲート端子は入力端子４４に接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は基準電位配線に接続されている。薄膜トランジスタＴＮについては、ゲート端子は入力端子４４に接続され、ドレイン端子は出力端子４５に接続され、ソース端子は基準電位配線に接続されている。薄膜トランジスタＴＥについては、ゲート端子は入力端子４１に接続され、ドレイン端子は出力端子４５に接続され、ソース端子はｎｅｔＡに接続されている。薄膜トランジスタＴＭについては、ゲート端子はＡＮＤ回路２４２の出力端子に接続され、ドレイン端子は出力端子４５に接続され、ソース端子は基準電位配線に接続されている。薄膜トランジスタＴＤについては、ゲート端子は入力端子４２に接続され、ドレイン端子は出力端子４５に接続され、ソース端子は基準電位配線に接続されている。キャパシタＣＡＰについては、一端はｎｅｔＡに接続され、他端は出力端子４５に接続されている。ＡＮＤ回路２４２については、状態信号Ｑの論理反転信号の論理値と第１クロックＣＫａの論理値との論理積を示す信号が薄膜トランジスタＴＭのゲート端子に与えられるように構成されている。

次に、各構成要素のこの双安定回路における機能について説明する。薄膜トランジスタＴＩは、ｎｅｔＡの電位がハイレベルになっているときに、第１クロックＣＫａの電位を出力端子４５に与える。薄膜トランジスタＴＢは、セット信号Ｓがハイレベルになっているときに、ｎｅｔＡの電位をハイレベルにする。薄膜トランジスタＴＬは、リセット信号Ｒがハイレベルになっているときに、ｎｅｔＡの電位をローレベルにする。薄膜トランジスタＴＮは、リセット信号Ｒがハイレベルになっているときに、状態信号Ｑ（出力端子４５）の電位をローレベルにする。薄膜トランジスタＴＥは、オン状態にされているときに、ｎｅｔＡの電位と状態信号Ｑの電位とを等しくする。キャパシタＣＡＰは、状態信号Ｑの電位の上昇に伴ってｎｅｔＡの電位を高めるブートストラップ効果を得るための容量として機能する。

ＡＮＤ回路２４２は、状態信号Ｑの論理反転信号の論理値と第１クロックＣＫａの論理値との論理積を示す信号を薄膜トランジスタＴＭのゲート端子に与える。すなわち、状態信号Ｑがローレベルのときには、第１クロックＣＫａが薄膜トランジスタＴＭのゲート端子に与えられることになる。薄膜トランジスタＴＭは、ＡＮＤ回路２４２からの出力信号がハイレベルになっているときに、状態信号Ｑの電位をローレベルにする。薄膜トランジスタＴＤは、第２クロックＣＫｂがハイレベルになっているときに、状態信号Ｑの電位をローレベルにする。これらＡＮＤ回路２４２，薄膜トランジスタＴＭ，および薄膜トランジスタＴＤは、この双安定回路ＳＲｎに接続されているゲートバスラインが非選択状態とされるべき期間中に状態信号Ｑの電位レベルを随時基準電位（電源電圧ＰＷが正常に供給されている期間には、基準電位のレベルはゲートオフ電位のレベルにされている）のレベルにまで低下させるために設けられている。換言すれば、極めて短い時間については状態信号Ｑの電位レベルが基準電位のレベルよりもわずかに高くなっても、比較的長い時間に着目すると状態信号Ｑの電位が基準電位のレベルで維持されるように、ＡＮＤ回路２４２，薄膜トランジスタＴＭ，および薄膜トランジスタＴＤが設けられている。このように、本実施形態においては、ＡＮＤ回路２４２，薄膜トランジスタＴＭ，および薄膜トランジスタＴＤによって電位レベル維持部２４１が実現されている。

次に、電源電圧ＰＷが外部から正常に供給されているときの双安定回路ＳＲｎの動作について、図９を参照しつつ説明する。この液晶表示装置が動作している期間中、双安定回路ＳＲｎには、オンデューティが５０パーセント前後の値にされた第１クロックＣＫａおよび第２クロックＣＫｂが与えられる。なお、第１クロックＣＫａおよび第２クロックＣＫｂに関し、ハイレベル側の電位はゲートオン電位ＶＧＨとなっており、ローレベル側の電位はゲートオフ電位ＶＧＬとなっている。また、以下の説明では基準電位ＶＳＳとゲートオフ電位ＶＧＬとが等しい電位であることを前提としているが、基準電位ＶＳＳとゲートオフ電位ＶＧＬとが異なる電位（例えば、基準電位ＶＳＳが−７Ｖで、ゲートオフ電位が−１０Ｖ）であっても良い。

時点ｔ１になりセット信号Ｓがローレベルからハイレベルに変化すると、薄膜トランジスタＴＢは、図８に示すようにダイオード接続となっているので、オン状態となる。これにより、キャパシタＣＡＰは充電され、ｎｅｔＡの電位がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴＩはオン状態となる。ここで、ｔ１〜ｔ３の期間中、第１クロックＣＫａはローレベルとなっている。このため、この期間中、状態信号Ｑはローレベルで維持される。また、この期間中、リセット信号Ｒはローレベルとなっているので、薄膜トランジスタＴＬはオフ状態で維持される。このため、この期間中にｎｅｔＡの電位が低下することはない。

時点ｔ２にセット信号Ｓがハイレベルからローレベルに変化した後、時点ｔ３になると、第１クロックＣＫａがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴＩはオン状態となっているので、入力端子４１の電位の上昇とともに出力端子４５の電位は上昇する。ここで、図８に示すようにｎｅｔＡ−出力端子４５間にはキャパシタＣＡＰが設けられているので、出力端子４５の電位の上昇とともにｎｅｔＡの電位も上昇する（ｎｅｔＡがブートストラップされる）。ｎｅｔＡの電位は、理想的にはゲートオン電位ＶＧＨの２倍の電位にまで上昇する。その結果、薄膜トランジスタＴＩのゲート端子には大きな電圧が印加され、出力端子４５の電位は、第１クロックＣＫａのハイレベルの電位すなわちゲートオン電位ＶＧＨにまで上昇する。これにより、この双安定回路ＳＲｎの出力端子４５に接続されているゲートバスラインが選択状態となる。なお、ｔ３〜ｔ４の期間中、リセット信号Ｒはローレベルとなっているので薄膜トランジスタＴＮはオフ状態で維持され、第２クロックＣＫｂはローレベルとなっているので薄膜トランジスタＴＤはオフ状態で維持される。また、この期間中、状態信号Ｑはハイレベルとなっているので、ＡＮＤ回路２４２からの出力信号はローレベルとなり、薄膜トランジスタＴＭはオフ状態となる。従って、この期間中に状態信号Ｑの電位が低下することはない。さらに、ｔ３〜ｔ４の期間中、第１クロックＣＫａはハイレベルになっているが、ｎｅｔＡの電位はゲートオン電位ＶＧＨのほぼ２倍の電位となり、状態信号Ｑの電位はゲートオン電位ＶＧＨとなっているので、薄膜トランジスタＴＥはオフ状態となる。また、この期間中、リセット信号Ｒはローレベルとなっているので、薄膜トランジスタＴＬはオフ状態で維持される。従って、この期間中にｎｅｔＡの電位が低下することはない。

時点ｔ４になると、第１クロックＣＫａはハイレベルからローレベルに変化する。これにより、入力端子４１の電位の低下とともに出力端子４５の電位すなわち状態信号Ｑの電位は低下する。このため、キャパシタＣＡＰを介してｎｅｔＡの電位も低下する。時点ｔ５になると、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴＬおよび薄膜トランジスタＴＮはオン状態となる。その結果、ｎｅｔＡの電位および状態信号Ｑの電位はローレベルとなる。

以上のような動作がシフトレジスタ２４０内の各双安定回路で行われることにより、所定期間ずつ順次にハイレベルとなる走査信号ＯＵＴ１〜ＯＵＴｉが表示部２２内のゲートバスラインＧＬ１〜ＧＬｉに与えられる。なお、本実施形態においては、第１クロックＣＫａと第２クロックＣＫｂとは図９に示したように所定期間毎に交互にハイレベルとなる。このため、薄膜トランジスタＴＤと薄膜トランジスタＴＭとは所定期間毎に交互にオン状態となる。これにより、各ゲートバスラインは所定期間毎（但し、選択状態とされるべき期間を除く）に基準電位配線と電気的に接続され、非選択状態にされるべき期間を通じて状態信号Ｑはローレベルで維持される。

＜１．４ 電源遮断時の動作＞
次に、図１，図２，および図８を参照しつつ、外部からの電源電圧ＰＷの供給が遮断されたときの液晶表示装置の動作について説明する。図１には、電源電圧ＰＷ，電源状態信号ＳＨＵＴ，ゲートオン電位ＶＧＨ，ゲートオフ電位ＶＧＬ，第１のゲートクロック信号Ｈ＿ＣＫ１，第２のゲートクロック信号Ｈ＿ＣＫ２，および基準電位Ｈ＿ＳＩＧ＿ＶＳＳの波形が示されている。なお、図１において、符号Ｔ−ｏｎで示す期間は電源電圧ＰＷが正常に供給されている期間を示し、符号ｔｚで示す時点は電源電圧ＰＷの供給が遮断された時点を示し、符号Ｔ−ｏｆｆで示す期間は電源電圧ＰＷが供給されていない期間を示している。

電源電圧ＰＷが正常に供給されている期間には、電源回路１５からレベルシフタ回路１３および基準電位切替回路１９に与えられるゲートオン電位ＶＧＨ，ゲートオフ電位ＶＧＬはそれぞれ例えば２２Ｖ，−１０Ｖで維持される。また、この期間には、電源ＯＦＦ検出部１７は電源状態信号ＳＨＵＴをローレベル（ここではグラウンド電位ＧＮＤ）で維持する。その電源状態信号ＳＨＵＴに基づいて、基準電位切替回路１９は、基準電位Ｈ＿ＳＩＧ＿ＶＳＳをゲートオフ電位ＶＧＬで維持する。また、タイミングコントローラ１１は、電源状態信号ＳＨＵＴに基づいて、第１のゲートクロック信号Ｌ＿ＣＫ１と第２のゲートクロック信号Ｌ＿ＣＫ２とを所定期間毎に交互にハイレベルにする。なお、上述したように、第１のゲートクロック信号Ｌ＿ＣＫ１および第２のゲートクロック信号Ｌ＿ＣＫ２については、ハイレベル側の電位は電源電圧ＰＷとされ、ローレベル側の電位はグラウンド電位ＧＮＤとされる。第１のゲートクロック信号Ｌ＿ＣＫ１および第２のゲートクロック信号Ｌ＿ＣＫ２は、上述したようにレベルシフタ回路１３で電位レベルの変換が行われる。以上より、電源電圧ＰＷが正常に供給されている期間には、図１に示すように、第１のゲートクロック信号Ｈ＿ＣＫ１および第２のゲートクロック信号Ｈ＿ＣＫ２については、ゲートオン電位ＶＧＨとゲートオフ電位ＶＧＬとが交互に繰り返され、基準電位Ｈ＿ＳＩＧ＿ＶＳＳについては、ゲートオフ電位ＶＧＬで維持される。

時点ｔｚに電源電圧ＰＷの供給が遮断されると、図１に示すように、ゲートオン電位ＶＧＨおよびゲートオフ電位ＶＧＬは徐々にグラウンド電位ＧＮＤへと近づく。また、電源ＯＦＦ検出部１７は、電源電圧ＰＷの供給が遮断されたこと（電源のオフ状態）を検知すると、電源状態信号ＳＨＵＴをハイレベルにする。タイミングコントローラ１１は、電源状態信号ＳＨＵＴがハイレベルになったことを検知すると、第１のゲートクロック信号Ｌ＿ＣＫ１および第２のゲートクロック信号Ｌ＿ＣＫ２をハイレベルにする。それら第１のゲートクロック信号Ｌ＿ＣＫ１および第２のゲートクロック信号Ｌ＿ＣＫ２は、レベルシフタ回路１３で電位レベルの変換が行われる。このとき、第１のゲートクロック信号Ｌ＿ＣＫ１および第２のゲートクロック信号Ｌ＿ＣＫ２の双方がハイレベルとなっているので、第１のゲートクロック信号Ｈ＿ＣＫ１および第２のゲートクロック信号Ｈ＿ＣＫ２はゲートオン電位ＶＧＨとなる。また、基準電位切替回路１９は、電源状態信号ＳＨＵＴに基づき、基準電位Ｈ＿ＳＩＧ＿ＶＳＳをゲートオフ電位ＶＧＬからゲートオン電位ＶＧＨに切り替える。以上より、電源電圧ＰＷの供給が遮断された時点ｔｚには、図１に示すように、基準電位Ｈ＿ＳＩＧ＿ＶＳＳ，第１のゲートクロック信号Ｈ＿ＣＫ１，および第２のゲートクロック信号Ｈ＿ＣＫ２はゲートオン電位ＶＧＨとなる。

第１のゲートクロック信号Ｈ＿ＣＫ１および第２のゲートクロック信号Ｈ＿ＣＫ２の双方がゲートオン電位ＶＧＨになると、各双安定回路（図８参照）に与えられる第１クロックＣＫａおよび第２クロックＣＫｂはともにハイレベルとなる。そして、第２クロックＣＫｂがハイレベルになることにより、薄膜トランジスタＴＤはオン状態となる。また、各ゲートバスラインは１垂直走査期間中のわずかの期間だけ選択状態とされるので、ほとんどの双安定回路の状態信号Ｑはローレベルとなっている。このため、第１クロックＣＫａがハイレベルになることにより、ほとんどの双安定回路においてＡＮＤ回路２４２からの出力信号はハイレベルとなって、薄膜トランジスタＴＭはオン状態となる。これにより、各双安定回路に接続されているゲートバスラインと基準電位Ｈ＿ＳＩＧ＿ＶＳＳを伝達する基準電位配線とが電気的に接続される。さらに、本実施形態においては、電源電圧ＰＷの供給が遮断された時点ｔｚに、基準電位Ｈ＿ＳＩＧ＿ＶＳＳがゲートオフ電位ＶＧＬからゲートオン電位ＶＧＨに上昇する。これにより、各双安定回路から出力される状態信号Ｑの電位が高められ、表示部２２内の各画素形成部（図４参照）において薄膜トランジスタ２２０がオン状態となる。その結果、各画素形成部内の残留電荷が速やかに放電される。

＜１．５ 効果＞
本実施形態によれば、ゲートドライバ２４内のシフトレジスタ２４０を構成する双安定回路には、当該双安定回路に接続されているゲートバスラインが非選択状態とされるべき期間を通じて状態信号Ｑの電位をローレベルで維持する（厳密には、状態信号Ｑの電位レベルを随時基準電位のレベルにまで低下させる）ための電位レベル維持部２４１が設けられている。その電位レベル維持部２４１は、状態信号Ｑの論理反転信号の論理値と第１クロックＣＫａの論理値との論理積を示す信号を薄膜トランジスタＴＭのゲート端子に与えるＡＮＤ回路２４２と、ＡＮＤ回路２４２からの出力信号がハイレベルになっているときにゲートバスラインと基準電位配線とを電気的に接続するための薄膜トランジスタＴＭと、第２クロックＣＫｂがハイレベルになっているときにゲートバスラインと基準電位配線とを電気的に接続するための薄膜トランジスタＴＤとによって構成されている。このような構成において、外部からの電源電圧ＰＷの供給が遮断されると、第１クロックＣＫａおよび第２クロックＣＫｂはハイレベルにされる。これにより、各双安定回路において、薄膜トランジスタＴＭおよび薄膜トランジスタＴＤはオン状態とされ、ゲートバスラインと基準電位配線とが電気的に接続された状態となる。また、外部からの電源電圧ＰＷの供給が遮断されたときには、各双安定回路に与えられる基準電位ＶＳＳのレベルがゲートオフ電位ＶＧＬからゲートオン電位ＶＧＨに高められる。これにより、各ゲートバスラインは選択状態となって各画素形成部の薄膜トランジスタ２２０がオン状態となるので、各画素形成部内の残留電荷は速やかに放電される。その結果、この液晶表示装置の電源が再度オンされても、画素形成部内に蓄積されている残留電荷に起因する表示品位の低下が抑止される。

＜２．第２の実施形態＞
本発明の第２の実施形態について説明する。なお、上記第１の実施形態と異なる点についてのみ詳しく説明し、上記第１の実施形態と同様の点については簡単に説明する。

＜２．１ 全体構成および動作＞
図１０は、本発明の第２の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。液晶パネル２０およびＴＡＢ３０については、上記第１の実施形態と同様の構成である。ＰＣＢ５０には、タイミングコントローラ５１，レベルシフタ回路５３，電源回路５５，および電源ＯＦＦ検出部５７が形成されている。

電源回路５５は、電源電圧ＰＷに基づいて、ゲートオン電位ＶＧＨとゲートオフ電位ＶＧＬとを生成する。ゲートオン電位ＶＧＨとゲートオフ電位ＶＧＬとは、レベルシフタ回路５３に与えられる。電源ＯＦＦ検出部５７は、電源電圧ＰＷの供給状態（電源のオン／オフ状態）を示す電源状態信号ＳＨＵＴを出力する。電源状態信号ＳＨＵＴは、タイミングコントローラ５１に与えられる。

タイミングコントローラ５１は、水平同期信号ＨＳ，垂直同期信号ＶＳ，データイネーブル信号ＤＥなどのタイミング信号と画像信号ＤＡＴと電源電圧ＰＷと電源状態信号ＳＨＵＴとを受け取り、デジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，ゲートスタートパルス信号Ｌ＿ＧＳＰ，第１のゲートクロック信号Ｌ＿ＣＫ１，第２のゲートクロック信号Ｌ＿ＣＫ２，および基準電位Ｌ＿ＳＩＧ＿ＶＳＳを生成する。デジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，およびソースクロック信号ＳＣＫについてはソースドライバ３２に与えられ、ゲートスタートパルス信号Ｌ＿ＧＳＰ，第１のゲートクロック信号Ｌ＿ＣＫ１，第２のゲートクロック信号Ｌ＿ＣＫ２，および基準電位Ｌ＿ＳＩＧ＿ＶＳＳについてはレベルシフタ回路５３に与えられる。なお、基準電位Ｌ＿ＳＩＧ＿ＶＳＳに関し、ハイレベル側の電位は電源電圧ＰＷとされ、ローレベル側の電位はグラウンド電位ＧＮＤとされる。

レベルシフタ回路５３は、電源回路５５から与えられるゲートオン電位ＶＧＨとゲートオフ電位ＶＧＬとを用いて、タイミングコントローラ５１から出力されたゲートスタートパルス信号Ｌ＿ＧＳＰ，第１のゲートクロック信号Ｌ＿ＣＫ１，第２のゲートクロック信号Ｌ＿ＣＫ２，および基準電位Ｌ＿ＳＩＧ＿ＶＳＳの電位レベルの変換を行う。レベルシフタ回路５３による電位レベルの変換後のゲートスタートパルス信号Ｈ＿ＧＳＰ，第１のゲートクロック信号Ｈ＿ＣＫ１，第２のゲートクロック信号Ｈ＿ＣＫ２，および基準電位Ｈ＿ＳＩＧ＿ＶＳＳは、ゲートドライバ２４に与えられる。なお、レベルシフタ回路５３における電位レベルの変換の際、基準電位Ｌ＿ＳＩＧ＿ＶＳＳがローレベルであれば、基準電位Ｈ＿ＳＩＧ＿ＶＳＳはゲートオフ電位ＶＧＬにされ、基準電位Ｌ＿ＳＩＧ＿ＶＳＳがハイレベルであれば、基準電位Ｈ＿ＳＩＧ＿ＶＳＳはゲートオン電位ＶＧＨにされる。

ソースドライバ３２およびゲートドライバ２４では、上記第１の実施形態と同様の動作が行われる。これにより、各ソースバスラインＳＬ１〜ＳＬｊに駆動用の映像信号が印加され、各ゲートバスラインＧＬ１〜ＧＬｉに走査信号が印加され、外部から送られた画像信号ＤＡＴに基づく画像が表示部２２に表示される。

なお、本実施形態においては、電源ＯＦＦ検出部５７によって電源状態検出部が実現され、タイミングコントローラ５１およびレベルシフタ回路５３によって基準電位生成部およびクロック信号生成部が実現されている。

シフトレジスタ２４０および双安定回路については、上記第１の実施形態と同様の構成である（図６および図８参照）。従って、シフトレジスタ２４０の動作および双安定回路の動作についても、上記第１の実施形態と同様である（図７および図９参照）。

＜２．２ 基準電位を変化させる手法について＞
上記第１の実施形態においては、トランジスタ等で構成された基準電位切替回路１９を用いて、基準電位配線に与える基準電位Ｈ＿ＳＩＧ＿ＶＳＳのレベルをゲートオフ電位ＶＧＬとゲートオン電位ＶＧＨとの間で切り替えていた。すなわち、上記第１の実施形態においては、電源電圧ＰＷの供給が遮断された時に基準電位Ｈ＿ＳＩＧ＿ＶＳＳのレベルを高めるための構成がアナログ的な手法によって実現されていた。これに対して、本実施形態においては、基準電位Ｈ＿ＳＩＧ＿ＶＳＳのレベルを高めるための構成がデジタル的な手法によって実現されている。これについて以下に説明する。

電源電圧ＰＷが正常に供給されている期間には、電源ＯＦＦ検出部５７から出力される電源状態信号ＳＨＵＴはローレベルにされる。これにより、タイミングコントローラ５１からレベルシフタ回路５３に与えられる基準電位Ｌ＿ＳＩＧ＿ＶＳＳはローレベルとなる。ここで、上述のように、レベルシフタ回路５３における電位レベルの変換の際、基準電位Ｌ＿ＳＩＧ＿ＶＳＳがローレベルであれば、基準電位Ｈ＿ＳＩＧ＿ＶＳＳはゲートオフ電位ＶＧＬにされる。従って、電源電圧ＰＷが正常に供給されている期間には、基準電位配線に与えられる基準電位Ｈ＿ＳＩＧ＿ＶＳＳはゲートオフ電位ＶＧＬとなる。

電源電圧ＰＷの供給が遮断されると、電源ＯＦＦ検出部５７から出力される電源状態信号ＳＨＵＴはハイレベルにされる。これにより、タイミングコントローラ５１からレベルシフタ回路５３に与えられる基準電位Ｌ＿ＳＩＧ＿ＶＳＳはハイレベルとなる。ここで、上述のように、レベルシフタ回路５３における電位レベルの変換の際、基準電位Ｌ＿ＳＩＧ＿ＶＳＳがハイレベルであれば、基準電位Ｈ＿ＳＩＧ＿ＶＳＳはゲートオン電位ＶＧＨにされる。従って、レベルシフタ回路５３から出力される基準電位Ｈ＿ＳＩＧ＿ＶＳＳは、ゲートオフ電位ＶＧＬからゲートオン電位ＶＧＨに変化する。このようにして、電源電圧ＰＷの供給が遮断されると、基準電位配線に与えられる基準電位Ｈ＿ＳＩＧ＿ＶＳＳはゲートオン電位ＶＧＨとなる。

なお、電源電圧ＰＷの供給が遮断されると、上記第１の実施形態と同様にして、第１のゲートクロック信号Ｈ＿ＣＫ１および第２のゲートクロック信号Ｈ＿ＣＫ２はゲートオン電位ＶＧＨにされる。すなわち、電源電圧ＰＷの供給が遮断された時には、上記第１の実施形態と同様、基準電位Ｈ＿ＳＩＧ＿ＶＳＳ，第１のゲートクロック信号Ｈ＿ＣＫ１，および第２のゲートクロック信号Ｈ＿ＣＫ２はゲートオン電位ＶＧＨとなる（図１参照）。

＜２．３ 効果＞
本実施形態によれば、上記第１の実施形態と同様、外部からの電源電圧ＰＷの供給が遮断されると、ゲートバスラインと基準電位配線とが電気的に接続されるとともに、基準電位ＶＳＳのレベルがゲートオフ電位ＶＧＬからゲートオン電位ＶＧＨに高められる。これにより、各ゲートバスラインは選択状態となり、各画素形成部内の残留電荷は速やかに放電される。その結果、画素形成部内に蓄積されている残留電荷に起因する表示品位の低下が抑止される。

また、本実施形態によれば、電源がオフされたときに画素形成部内の残留電荷を速やかに除去することのできる液晶表示装置を比較的安価に実現することができる。これについて、以下に説明する。従来の構成においては、例えば図１１に示すように、シフトレジスタ７４０には、電源回路７５から出力されるゲートオフ電位ＶＧＬが基準電位ＶＳＳとして与えられていた。また、ゲートドライバモノリシックパネルにおいては、パネル内で比較的高い電圧が得られるように、図１１に示すようにパネルの外部にレベルシフタ回路７３を備えておく必要がある。このような従来の構成によると、シフトレジスタ７４０に与えられる基準電位ＶＳＳは固定された電位となる。この場合、図８に示した薄膜トランジスタＴＤ，ＴＭをオン状態にしても、各双安定回路から出力される状態信号Ｑの電位を高めることができない。そこで、本実施形態においては、図１２に示すように、レベルシフタ回路５３からの出力信号Ｈ＿ＳＩＧ＿ＶＳＳが基準電位ＶＳＳとしてシフトレジスタ２４０に与えられる構成としている。この構成によると、シフトレジスタ２４０に与えられる基準電位ＶＳＳのレベルを容易に可変とすることができ、上記薄膜トランジスタＴＤ，ＴＭがオン状態になっているときに、各双安定回路から出力される状態信号Ｑの電位を高めることができる。ここで、上述したように、ゲートドライバモノリシックパネルにおいては、従来よりパネルの外部にレベルシフタ回路が設けられている。このため、基準電位用にレベルシフタ回路からの出力信号を用いる構成としても、回路部品等を増やす必要がない。従って、画素形成部内の残留電荷を速やかに除去することのできる液晶表示装置を低コストで実現することができる。また、レベルシフタ回路を用いることでデジタル処理が可能となるので、回路の制御が容易になる。
＜２．４ 変形例＞
上記第２の実施形態においては、電源電圧ＰＷの供給が遮断された時にはシフトレジスタ２４０に与えられる基準電位ＶＳＳのレベルがゲートオフ電位ＶＧＬからゲートオン電位ＶＧＨに高められる構成となっているが、本発明はこれに限定されない。例えば、補助容量電極２２３（図３参照）の電位が比較的高い電位に設定されている場合、電源電圧ＰＷの供給が遮断されると、画素形成部内の薄膜トランジスタ２２０のドレイン電位が大きく低下する。このため、ゲートバスラインに与えられる電位がゲートオン電位ＶＧＨよりも低くてもオン状態となり得る。そこで、図１３に示すように、ゲートオン電位ＶＧＨ（例えば２２Ｖ）よりも低い電位である第２ゲートオン電位ＶＧＨ２（例えば１０Ｖ）が電源回路１５からレベルシフタ回路１３に与えられる構成とし、シフトレジスタ２４０に与えられる基準電位ＶＳＳのレベルが、電源電圧ＰＷの供給が遮断された時にはゲートオフ電位ＶＧＬから第２ゲートオン電位ＶＧＨ２に高められるようにしても良い。

＜３．その他の構成＞
＜３．１ クロック信号の相数について＞
上記各実施形態においては、シフトレジスタ２４０は２相のクロック信号に基づいて動作していたが、クロック信号の相数については２相に限定されない。以下、４相のクロック信号に基づいて動作するシフトレジスタ６４０を備えた液晶表示装置に本発明を適用する例について説明する。図１４は、４相のクロック信号に基づいて動作するシフトレジスタ６４０の一構成例を示すブロック図である。なお、図１４には、シフトレジスタ６４０の１段目から４段目までの双安定回路ＳＲ１〜ＳＲ４の構成を示している。各双安定回路には、上記第１の実施形態における入出力端子の他、第３クロックＣＫｃを受け取るための入力端子および第４クロックＣＫｄを受け取るための入力端子が設けられている。このシフトレジスタ６４０に送られる第１〜第４のゲートクロック信号Ｈ＿ＣＫ１〜Ｈ＿ＣＫ４はそれぞれ図１４に示すように各双安定回路に与えられる。図１５は、このシフトレジスタ６４０に含まれている双安定回路の構成を示す回路図である。上記第１の実施形態においては、状態信号Ｑの電位をローレベルで維持するための電位レベル維持部２４１が、ＡＮＤ回路２４２，薄膜トランジスタＴＭ，および薄膜トランジスタＴＤによって実現されていた（図８参照）。これに対して、図１５に示す構成においては、上記第１の実施形態と同様の構成の薄膜トランジスタＴＤ，ゲート端子に第３クロックＣＫｃが与えられる薄膜トランジスタＴＰ，およびゲート端子に第４クロックＣＫｄが与えられる薄膜トランジスタＴＱによって電位レベル維持部２４５が実現されている。

以上のような構成において、図１６に示すような波形の第１〜第４のゲートクロック信号Ｈ＿ＣＫ１〜Ｈ＿ＣＫ４がシフトレジスタ６４０に与えられる。これにより、各双安定回路は次のように動作する（図１７参照）。

時点ｔ１になりセット信号Ｓがローレベルからハイレベルに変化すると、薄膜トランジスタＴＢはオン状態となり、ｎｅｔＡの電位がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴＩはオン状態となる。時点ｔ２にセット信号Ｓがハイレベルからローレベルに変化した後、時点ｔ３になると、第１クロックＣＫａがローレベルからハイレベルに変化する。これにより、キャパシタＣＡＰのブートストラップ効果によってｎｅｔＡの電位は高められ、薄膜トランジスタＴＩのゲート端子に大きな電圧が印加される。その結果、状態信号Ｑの電位はゲートオン電位ＶＧＨとなる。時点ｔ４になり、第１クロックＣＫａがハイレベルからローレベルに変化すると、状態信号Ｑの電位およびｎｅｔＡの電位は低下する。時点ｔ５になり、リセット信号Ｒおよび第２クロックＣＫｂがローレベルからハイレベルに変化すると、薄膜トランジスタＴＬおよび薄膜トランジスタＴＤはオン状態となり、ｎｅｔＡの電位および状態信号Ｑの電位はローレベルとなる。時点ｔ６に第２クロックＣＫｂがハイレベルからローレベルに変化した後、時点ｔ７になると、第３クロックＣＫｃがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴＰはオン状態となり、状態信号Ｑの電位は基準電位ＶＳＳへと引き込まれる。時点ｔ８に第３クロックＣＫｃがハイレベルからローレベルに変化した後、時点ｔ９になると、第４クロックＣＫｄがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴＱはオン状態となり、状態信号Ｑの電位は基準電位ＶＳＳへと引き込まれる。

ここで、外部からの電源電圧ＰＷの供給が遮断されると、第１〜第４のゲートクロック信号Ｈ＿ＣＫ１〜Ｈ＿ＣＫ４は全てハイレベルにされる。これにより、各双安定回路において、薄膜トランジスタＴＤ，薄膜トランジスタＴＰ，および薄膜トランジスタＴＱはオン状態となる。また、上記第１および第２の実施形態と同様にして、基準電位ＶＳＳのレベルがゲートオフ電位ＶＧＬからゲートオン電位ＶＧＨへと高められる。これにより、各双安定回路から出力される状態信号Ｑの電位が高められ、各画素形成部内の残留電荷が速やかに放電される。このように、４相のクロック信号に基づいて動作するシフトレジスタ６４０を備えた液晶表示装置にも本発明を適用することができる。

なお、４相のクロック信号に基づいて動作するシフトレジスタを備えた構成の液晶表示装置に関し、図１６に示した波形の第１のゲートクロック信号Ｈ＿ＣＫ１と第３のゲートクロック信号Ｈ＿ＣＫ３とに基づいて奇数段目が動作し、図１６に示した波形の第２のゲートクロック信号Ｈ＿ＣＫ２と第４のゲートクロック信号Ｈ＿ＣＫ４とに基づいて偶数段目が動作するように構成されたシフトレジスタを備えた構成の液晶表示装置にも本発明を適用することができる。

＜３．２ 駆動回路の実現方法について＞
上記各実施形態においては、表示部２２の片側（図２，図１０では右側）のみにゲートドライバ２４を備えた構成の液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。図１８に示すように表示部の両側（図１８では左側および右側）にゲートドライバ２４を備えた構成の液晶表示装置においても本発明を適用することができる。

また、上記各実施形態においては、ソースドライバ３２が複数のＩＣチップで構成された液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。図１９に示すようにソースドライバ３２が１つのＩＣチップで構成された液晶表示装置においても本発明を適用することができる。さらに、ソースドライバ３２だけでなく例えば上記第１の実施形態におけるタイミングコントローラ１１，レベルシフタ回路１３，電源回路１５，電源ＯＦＦ検出部１７，および基準電位切替回路１９などが１つのＩＣチップに格納されたいわゆる１チップドライバを備えた構成（図２０参照）の液晶表示装置においても本発明を適用することができる。

さらにまた、シフトレジスタ２４０の構成についても図６や図１４に示した構成には限定されず、シフトレジスタ２４０内の双安定回路の具体的な構成についても図８や図１６に示した構成には限定されない。

１１，５１…タイミングコントローラ
１３，５３…レベルシフタ回路
１５，５５…電源回路
１７，５７…電源ＯＦＦ検出部
１９…基準電位切替回路
２０…液晶パネル
２２…表示部
２４…ゲートドライバ（走査信号線駆動回路）
３２…ソースドライバ（映像信号線駆動回路）
２２０…（画素形成部内の）薄膜トランジスタ
２４０，６４０…シフトレジスタ
２４１，２４５…電位レベル維持部
ＰＷ…電源電圧
ＳＨＵＴ…電源状態信号
ＶＧＨ…ゲートオン電位
ＶＧＬ…ゲートオフ電位
Ｌ＿ＣＫ１，Ｈ＿ＣＫ１…第１のゲートクロック信号
Ｌ＿ＣＫ２，Ｈ＿ＣＫ２…第２のゲートクロック信号
Ｌ＿ＳＩＧ＿ＶＳＳ，Ｈ＿ＳＩＧ＿ＶＳＳ，ＶＳＳ…基準電位
ＴＢ，ＴＤ，ＴＥ，ＴＩ，ＴＬ，ＴＭ，ＴＮ，ＴＰ，ＴＱ…（双安定回路内の）薄膜トランジスタ
ＣＫａ…第１クロック
ＣＫｂ…第２クロック
Ｓ…セット信号
Ｒ…リセット信号
Ｑ…状態信号

第１のゲートクロック信号Ｈ＿ＣＫ１および第２のゲートクロック信号Ｈ＿ＣＫ２の双方がゲートオン電位ＶＧＨになると、各双安定回路（図８参照）に与えられる第１クロックＣＫａおよび第２クロックＣＫｂはともにハイレベルとなる。そして、第２クロックＣＫｂがハイレベルになることにより、薄膜トランジスタＴＤはオン状態となる。また、各ゲートバスラインは１垂直走査期間中のわずかの期間だけ選択状態とされるので、ほとんどの双安定回路の状態信号Ｑはローレベルとなっている。このため、第１クロックＣＫａがハイレベルになることにより、ほとんどの双安定回路においてＡＮＤ回路２４２からの出力信号はハイレベルとなって、薄膜トランジスタＴＭはオン状態となる。これにより、各双安定回路に接続されているゲートバスラインと基準電位Ｈ＿ＳＩＧ＿ＶＳＳを伝達する基準電位配線とが電気的に接続される。さらに、本実施形態においては、電源電圧ＰＷの供給が遮断された時点ｔｚに、基準電位Ｈ＿ＳＩＧ＿ＶＳＳがゲートオフ電位ＶＧＬからゲートオン電位ＶＧＨに上昇する。これにより、各双安定回路から出力される状態信号Ｑの電位が高められ、表示部２２内の各画素形成部（図３参照）において薄膜トランジスタ２２０がオン状態となる。その結果、各画素形成部内の残留電荷が速やかに放電される。

Claims (8)

1. 液晶表示装置であって、
   表示すべき画像を表す複数の映像信号をそれぞれ伝達するための複数の映像信号線と、 前記複数の映像信号線と交差する複数の走査信号線と、
   前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置され、対応する交差点を通過する走査信号線に制御端子が接続され当該交差点を通過する映像信号線に第１の導通端子が接続された第１のスイッチング素子と、前記第１のスイッチング素子の第２の導通端子に接続された画素電極とを含む複数の画素形成部と、
   第１の電位と第２の電位とを周期的に繰り返すクロック信号に基づいて順次にパルスを出力する、前記複数の走査信号線と１対１で対応するように設けられた複数の双安定回路からなるシフトレジスタを含み、該シフトレジスタから出力されるパルスに基づいて前記複数の走査信号線を選択的に駆動する、前記複数の走査信号線が形成されている基板と同じ基板上に形成された走査信号線駆動回路と、
   外部から与えられる電源のオン／オフ状態を検出する電源状態検出部と、
   前記複数の双安定回路の基準電位を生成する基準電位生成部と、
   前記基準電位生成部で生成された基準電位を前記複数の双安定回路に伝達するための基準電位配線と
   を備え、
   各双安定回路は、対応する走査信号線が非選択状態である期間中には当該走査信号線の電位レベルが前記基準電位のレベルで維持されるよう、当該走査信号線と前記基準電位配線とを電気的に接続するための電位レベル維持部を含み、
   前記電源のオフ状態が前記電源状態検出部によって検出されると、
   各双安定回路に含まれる前記電位レベル維持部は、当該各双安定回路に対応する走査信号線と前記基準電位配線とを電気的に接続し、
   前記基準電位生成部は、前記基準電位のレベルを前記第１のスイッチング素子が導通状態となるレベルにまで高めることを特徴とする、液晶表示装置。
2. 前記クロック信号を生成するクロック信号生成部を更に備え、
   各双安定回路に含まれる前記電位レベル維持部は、前記基準電位配線に接続された第１の導通端子，当該各双安定回路に対応する走査信号線に接続された第２の導通端子，および前記クロック信号が与えられる制御端子を有する第２のスイッチング素子を含み、
   前記電源のオフ状態が前記電源状態検出部によって検出されると、前記クロック信号生成部は、各双安定回路に含まれる前記第２のスイッチング素子が導通状態となるように、前記クロック信号を前記第１の電位または前記第２の電位にすることを特徴とする、請求項１に記載の液晶表示装置。
3. 各双安定回路に含まれる前記電位レベル維持部は、前記第２のスイッチング素子を複数個含み、
   前記クロック信号生成部は、各電位レベル維持部に含まれる複数個の前記第２のスイッチング素子の制御端子にそれぞれ与えるための複数の前記クロック信号を生成し、
   前記電源のオフ状態が前記電源状態検出部によって検出されると、前記クロック信号生成部は、各電位レベル維持部に含まれる複数個の前記第２のスイッチング素子が導通状態となるように、複数の前記クロック信号をそれぞれ前記第１の電位または前記第２の電位にすることを特徴とする、請求項２に記載の液晶表示装置。
4. 前記基準電位生成部は、所定の入力信号の電位レベルを変換することにより前記基準電位配線に所定のハイレベル電位もしくは所定のローレベル電位を与えるレベルシフタ回路を含み、
   前記レベルシフタ回路は、
   前記電源のオフ状態が前記電源状態検出部によって検出されていないときには、前記ローレベル電位を前記基準電位として前記基準電位配線に与え、
   前記電源のオフ状態が前記電源状態検出部によって検出されると、前記ハイレベル電位を前記基準電位として前記基準電位配線に与えることを特徴とする、請求項１に記載の液晶表示装置。
5. 表示すべき画像を表す複数の映像信号をそれぞれ伝達するための複数の映像信号線，前記複数の映像信号線と交差する複数の走査信号線，前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置され、対応する交差点を通過する走査信号線に制御端子が接続され当該交差点を通過する映像信号線に第１の導通端子が接続された第１のスイッチング素子と、前記第１のスイッチング素子の第２の導通端子に接続された画素電極とを含む複数の画素形成部，および前記複数の走査信号線が形成されている基板と同じ基板上に形成された走査信号線駆動回路であって、第１の電位と第２の電位とを周期的に繰り返すクロック信号に基づいて順次にパルスを出力する、前記複数の走査信号線と１対１で対応するように設けられた複数の双安定回路からなるシフトレジスタを含み、該シフトレジスタから出力されるパルスに基づいて前記複数の走査信号線を選択的に駆動する走査信号線駆動回路を備えた液晶表示装置の駆動方法であって、
   外部から与えられる電源のオン／オフ状態を検出する電源状態検出ステップと、
   前記複数の双安定回路の基準電位を生成する基準電位生成ステップと
   を含み、
   前記液晶表示装置は、前記基準電位生成ステップで生成された基準電位を前記複数の双安定回路に伝達するため基準電位配線を更に備え、
   前記電源状態検出ステップで前記電源のオフ状態が検出されると、
   各双安定回路に対応する走査信号線と前記基準電位配線とが電気的に接続され、
   前記基準電位生成ステップでは、前記基準電位のレベルが前記第１のスイッチング素子が導通状態となるレベルにまで高められることを特徴とする、駆動方法。
6. 前記クロック信号を生成するクロック信号生成ステップを更に含み、
   各双安定回路は、前記基準電位配線に接続された第１の導通端子，当該各双安定回路に対応する走査信号線に接続された第２の導通端子，および前記クロック信号が与えられる制御端子を有する第２のスイッチング素子を含み、
   前記電源状態検出ステップで前記電源のオフ状態が検出されると、前記クロック信号生成ステップでは、各双安定回路に含まれる前記第２のスイッチング素子が導通状態となるように、前記クロック信号が前記第１の電位または前記第２の電位にされることを特徴とする、請求項５に記載の駆動方法。
7. 各双安定回路は、前記第２のスイッチング素子を複数個含み、
   前記クロック信号生成ステップでは、各双安定回路に含まれる複数個の前記第２のスイッチング素子の制御端子にそれぞれ与えるための複数の前記クロック信号が生成され、
   前記電源状態検出ステップで前記電源のオフ状態が検出されると、前記クロック信号生成ステップでは、各双安定回路に含まれる複数個の前記第２のスイッチング素子が導通状態となるように、複数の前記クロック信号がそれぞれ前記第１の電位または前記第２の電位にされることを特徴とする、請求項６に記載の駆動方法。
8. 前記基準電位配線に所定のハイレベル電位もしくは所定のローレベル電位を与えるために所定の入力信号の電位レベルを変換するレベル変換ステップを更に含み、
   前記レベル変換ステップでは、
   前記電源状態検出ステップで前記電源のオフ状態が検出されていないときには、前記入力信号の電位レベルは前記ローレベル電位に変換され、
   前記電源状態検出ステップで前記電源のオフ状態が検出されると、前記入力信号の電位レベルは前記ハイレベル電位に変換されることを特徴とする、請求項５に記載の駆動方法。

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