JP6389341B2 - シフトレジスタおよびそれを備える表示装置 - Google Patents
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Description
前記複数の段の各段を構成する単位回路は、
前記出力信号を出力する出力ノードと、
制御端子,第1の導通端子,および第2の導通端子を有し、第1の導通端子に前記複数のクロック信号の1つが与えられ、前記出力ノードに第2の導通端子が接続された出力制御トランジスタと、
前記出力制御トランジスタの制御端子に接続された出力制御ノードと、
自段よりも前の段から出力される出力信号に基づいて前記出力制御ノードをオンレベルにするための出力制御ノードセット部と、
前記出力ノードおよび前記出力制御ノードの少なくとも一方をターゲットノードとして通常動作期間に当該ターゲットノードをオフレベルで維持するためのターゲットノード制御部と
を有し、
前記ターゲットノード制御部は、
制御端子,第1の導通端子,および第2の導通端子を有し、対応するターゲットノードに第1の導通端子が接続され、第2の導通端子にオフレベルの電位が与えられる、少なくとも1つの安定化トランジスタと、
前記安定化トランジスタの制御端子に接続された安定化ノードと
前記安定化ノードのレベルを制御する安定化ノード制御部と
を含み、
前記複数のクロック信号は、オンデューティが2分の1未満である8相以上のクロック信号であって、
前記安定化ノード制御部は、前記複数のクロック信号のうちの2つ以上のクロック信号に基づいて、通常動作期間のうち50パーセント未満の期間に前記安定化ノードをオンレベルにすることを特徴とする。
前記ターゲットノード制御部は、前記出力ノードおよび前記出力制御ノードの双方をターゲットノードとし、
前記安定化トランジスタは、
前記出力制御ノードに第1の導通端子が接続された出力制御ノード安定化トランジスタと、
前記出力ノードに第1の導通端子が接続された出力ノード安定化トランジスタと
を含むことを特徴とする。
前記複数のクロック信号は、オンデューティが4分の1である8相のクロック信号であって、
前記安定化ノード制御部は、通常動作期間に、前記出力制御トランジスタの第1の導通端子に与えられるクロック信号よりも位相が45度進んでいるクロック信号に基づいて前記安定化ノードをオンレベルにし、前記出力制御トランジスタの第1の導通端子に与えられるクロック信号よりも位相が45度遅れているクロック信号に基づいて前記安定化ノードをオフレベルにすることを特徴とする。
前記複数のクロック信号は、オンデューティが8分の3である8相のクロック信号であって、
前記安定化ノード制御部は、通常動作期間に、前記出力制御トランジスタの第1の導通端子に与えられるクロック信号よりも位相が90度進んでいるクロック信号に基づいて前記安定化ノードをオンレベルにし、前記出力制御トランジスタの第1の導通端子に与えられるクロック信号よりも位相が45度遅れているクロック信号に基づいて前記安定化ノードをオフレベルにすることを特徴とする。
前記複数のクロック信号は、オンデューティが4分の1である8相のクロック信号であって、
前記安定化ノード制御部は、通常動作期間に、前記出力制御トランジスタの第1の導通端子に与えられるクロック信号よりも位相が90度進んでいるクロック信号に基づいて前記安定化ノードをオンレベルにし、前記出力制御トランジスタの第1の導通端子に与えられるクロック信号よりも位相が45度遅れているクロック信号に基づいて前記安定化ノードをオフレベルにすることを特徴とする。
前記ターゲットノード制御部は、制御端子,第1の導通端子,および第2の導通端子を有し、自段以外の段を構成する単位回路内の安定化ノードに制御端子が接続され、対応するターゲットノードに第1の導通端子が接続され、第2の導通端子にオフレベルの電位が与えられる、1つのターゲットノードにつき複数のターゲットノード安定化トランジスタを更に含み、
通常動作期間のうち自段を構成する単位回路内の安定化ノードがオンレベルになっている期間以外の期間には、常に、前記複数のターゲットノード安定化トランジスタのそれぞれの制御端子に接続された安定化ノードのうちの少なくとも1つがオンレベルになっていることを特徴とする。
前記複数のクロック信号は、オンデューティが4分の1である8相のクロック信号であって、
前記安定化ノード制御部は、通常動作期間に、前記出力制御トランジスタの第1の導通端子に与えられるクロック信号よりも位相が45度進んでいるクロック信号に基づいて前記安定化ノードをオンレベルにし、前記出力制御トランジスタの第1の導通端子に与えられるクロック信号よりも位相が45度遅れているクロック信号に基づいて前記安定化ノードをオフレベルにし、
前記複数のターゲットノード安定化トランジスタは、
自段の2段前の段を構成する単位回路内の安定化ノードに制御端子が接続された第1のターゲットノード安定化トランジスタと、
自段の2段後の段を構成する単位回路内の安定化ノードに制御端子が接続された第2のターゲットノード安定化トランジスタと、
自段の4段後の段を構成する単位回路内の安定化ノードに制御端子が接続された第3のターゲットノード安定化トランジスタと
を含むことを特徴とする。
前記複数のクロック信号は、オンデューティが8分の3である8相のクロック信号であって、
前記安定化ノード制御部は、通常動作期間に、前記出力制御トランジスタの第1の導通端子に与えられるクロック信号よりも位相が90度進んでいるクロック信号に基づいて前記安定化ノードをオンレベルにし、前記出力制御トランジスタの第1の導通端子に与えられるクロック信号よりも位相が45度遅れているクロック信号に基づいて前記安定化ノードをオフレベルにし、
複数のターゲットノード安定化トランジスタは、
自段の2段前の段を構成する単位回路内の安定化ノードに制御端子が接続された第1のターゲットノード安定化トランジスタと、
自段の3段後の段を構成する単位回路内の安定化ノードに制御端子が接続された第2のターゲットノード安定化トランジスタと
を含むことを特徴とする。
前記単位回路に含まれるトランジスタは、アモルファスシリコンを有する薄膜トランジスタであることを特徴とする。
前記単位回路に含まれるトランジスタは、酸化物半導体層を有する薄膜トランジスタであることを特徴とする。
複数の走査信号線が配設された表示部と、
前記複数の走査信号線と1対1で対応するように設けられた複数の段からなる、本発明の第1から第10までのいずれかの局面に係るシフトレジスタと
を備えることを特徴とする。
前記シフトレジスタが前記表示部内に形成されていることを特徴とする。
<1.1 全体構成および動作概要>
図2は、本発明の第1の実施形態に係る液晶表示装置の全体構成を示すブロック図である。図2に示すように、この液晶表示装置は、電源100と表示制御回路200とソースドライバ(映像信号線駆動回路)300と液晶パネル400とを備えている。液晶パネル400には、画像を表示する表示部(画素領域)410が含まれている。
本実施形態においては、画素形成部4内の薄膜トランジスタ41はすべてnチャネル型である。また、本実施形態においては、薄膜トランジスタ41には、酸化物半導体TFT(酸化物半導体層を有する薄膜トランジスタ)が採用されている。さらに、本実施形態においては、薄膜トランジスタ41の構造にはチャネルエッチ型が採用されている。但し、エッチストップ型を採用することもできる。これらの点については、ゲートドライバ500を構成する後述のシフトレジスタ510の各単位回路5に含まれている薄膜トランジスタについても同様である。酸化物半導体TFTを用いることにより、良好な表示品位を保持しつつ、液晶パネル400を駆動する回数を大幅に削減し、液晶表示装置の消費電力を大幅に削減することができる。なお、アモルファスシリコンを有する薄膜トランジスタやエッチストップ型の酸化物半導体TFTは閾値シフトを生じやすい。従って、有効性の観点では、アモルファスシリコンを有する薄膜トランジスタやエッチストップ型の酸化物半導体TFTを採用している場合の方がより効果が得られる。
次に、図8〜図12を参照しつつ、本実施形態におけるゲートドライバ500の構成および動作の概要について説明する。図8に示すように、ゲートドライバ500は複数段からなるシフトレジスタ510によって構成されている。表示部410に形成されているi本のゲートバスラインGL(1)〜GL(i)と1対1で対応するように、シフトレジスタ510の各段が設けられている。すなわち、シフトレジスタ510にはi個の単位回路5(1)〜5(i)が含まれている。
図13は、本実施形態における単位回路5の構成(シフトレジスタ510の一段分の構成)を示す回路図である。図13に示すように、この単位回路5は、14個の薄膜トランジスタM1,M2,M5,M6,M6Z,M7,M8,M9,M10,M10A,M12,M12A,M14,およびM14Aと、1個のキャパシタCAPとを備えている。また、この単位回路5は、ローレベルの直流電源電位VSS用の入力端子のほか、6個の入力端子51〜56および2個の出力端子(出力ノード)58,59を有している。ここで、セット信号Sを受け取る入力端子には符号51を付し、リセット信号Rを受け取る入力端子には符号52を付し、クロック信号CK1を受け取る入力端子には符号53を付し、クロック信号CK2を受け取る入力端子には符号54を付し、クロック信号CK3を受け取る入力端子には符号55を付し、クリア信号CLRを受け取る入力端子には符号56を付している。また、出力信号Qを出力するための出力端子には符号58を付し、出力信号Gを出力するための出力端子には符号59を付している。なお、単位回路5内の薄膜トランジスタM1,M2,M5,M6,M6Z,M7,M8,M9,M10,M10A,M12,M12A,M14,およびM14Aは、上述した画素形成部4内の薄膜トランジスタ41(図4参照)と同じ種類の薄膜トランジスタ(例えば、酸化インジウムガリウム亜鉛を含む薄膜トランジスタ)で実現される。
次に、本実施形態における単位回路5の動作について説明する。ここでは、n段目の単位回路5(n)に着目する。まず、図1,図9,図13,および図15を参照しつつ、書込動作期間の動作について説明する。図1は、液晶表示装置の動作期間中の全体の信号波形図である。図15は、書込動作期間における動作について説明するための信号波形図である。なお、図15に関し、M1,M5,M6,M6Z,M7,M8,M9,M10,M10A,M14,およびM14Aの波形は、薄膜トランジスタがオン状態であるかオフ状態であるかを示している。
本実施形態によれば、通常動作期間には、所定期間毎に、安定化ノードNBの電位がハイレベルとなって薄膜トランジスタM8,M14,M14Aがオン状態となる。これにより、通常動作期間には、所定期間毎に、出力制御ノードNAの電位,出力信号Qの電位,および出力信号Gの電位がVSS電位へと引き込まれる。その結果、クロック信号のクロック動作に起因する異常動作の発生が防止される。ここで、本実施形態においては、ゲートドライバ500を構成するシフトレジスタ510を動作させるためのクロック信号として8相のクロック信号が採用されており、当該8相のクロック信号のオンデューティ(デューティ比)は8分の2となっている。また、安定化ノードNBの電位をハイレベルからローレベルに変化させるクロック信号CKC(CK3)の位相は、安定化ノードNBの電位をローレベルからハイレベルに変化させるクロック信号CKH(CK2)の位相よりも90度だけ遅れている。以上より、安定化ノードNBの電位がハイレベルとなる期間は、装置の動作期間のうちのほぼ4分の1の期間となる。これに対して、従来の構成(図46に示した構成)においては、装置の動作期間のうちのほぼ半分の期間に安定化ノードNBの電位がハイレベルとなっていた。このように、本実施形態によれば、安定化ノードNBの電位がハイレベルとなる期間の長さが従来よりも短くなる。従って、出力制御ノードNAの電位をVSS電位に引き込むことに寄与する薄膜トランジスタM8の閾値シフトの発生が抑制される。以上より、本実施形態によれば、ゲートバスラインGLの駆動に関して、従来よりも長期動作に対する信頼性を高めることが可能となる。
上記第1の実施形態においては、シフトレジスタ510内の単位回路5の構成には図13に示す構成が採用されていた。しかしながら、本発明はこれに限定されず、例えば以下の第1〜第3の変形例における構成を採用することもできる。なお、後述する第2〜第5の実施形態についても、第1〜第3の変形例と同様の構成を適用することができる。
図17は、上記第1の実施形態の第1の変形例における単位回路5の構成(シフトレジスタ510の一段分の構成)を示す回路図である。本変形例においては、上記第1の実施形態とは異なり、単位回路5にはクリア信号CLRによって制御される薄膜トランジスタ(薄膜トランジスタM2,薄膜トランジスタM12,および薄膜トランジスタM12A)が設けられていない。このため、回路動作の安定性については上記第1の実施形態よりも劣るが、回路素子の数を少なくすることができるので、コスト低減や装置の小型化を図ることが可能となる。
図18は、上記第1の実施形態の第2の変形例における単位回路5の構成(シフトレジスタ510の一段分の構成)を示す回路図である。上記第1の実施形態においては、薄膜トランジスタM14,M14Aのゲート端子は、安定化ノードNBに接続されていた。これに対して、本変形例においては、薄膜トランジスタM14,M14Aのゲート端子は、クロック信号CK4用の入力端子57に接続されている。そして、n段目の単位回路5(n)において、例えばクロック信号CKEがクロック信号CK4として与えられるようにすれば良い。このように、薄膜トランジスタM14,M14Aの状態をクロック信号によって直接的に制御するようにしても良い。
図19は、上記第1の実施形態の第3の変形例における単位回路5の構成(シフトレジスタ510の一段分の構成)を示す回路図である。上記第1の実施形態においては、出力信号Qと出力信号Gとは別々の出力端子から出力されていた。これに対して、本変形例においては、出力信号Qと出力信号Gとは同じ出力端子から出力される。換言すれば、他の段の動作を制御するための信号とゲートバスラインに与えられる走査信号とが1つの信号として1つの出力端子58から出力される。このような構成が採用されている場合にも本発明を適用することができる。
本発明の第2の実施形態について説明する。全体構成および使用される薄膜トランジスタについては、上記第1の実施形態と同様であるので説明を省略する(図2〜図7を参照)。なお、本実施形態においても、シフトレジスタ510には8相のクロック信号が与えられる。以下、上記第1の実施形態と異なる点を中心に説明する。
図20は、本実施形態におけるゲートドライバ500内のシフトレジスタ510の構成を示すブロック図である。各単位回路5に与えられるクロック信号に関し、上記第1の実施形態においては、クロック信号CK2の位相はクロック信号CK1の位相よりも45度進んでいた。これに対して、本実施形態においては、クロック信号CK2の位相はクロック信号CK1の位相よりも90度進んでいる。従って、例えば、n段目の単位回路5(n)については、図21に示すように、クロック信号CKAがクロック信号CK1として与えられ、クロック信号CKFがクロック信号CK2として与えられ、クロック信号CKCがクロック信号CK3として与えられる。また、上記第1の実施形態においては、各段(各単位回路5)には、2段前の段から出力される出力信号Qがセット信号Sとして与えられ、3段後の段から出力される出力信号Qがリセット信号Rとして与えられていた。これに対して、本実施形態においては、各段(各単位回路5)には、3段前の段から出力される出力信号Qがセット信号Sとして与えられ、4段後の段から出力される出力信号Qがリセット信号Rとして与えられる。すなわち、図21に示すように、任意の段(ここではn段目とする)の単位回路5(n)について、3段前の段の単位回路5(n−3)から出力される出力信号Q(n−3)がセット信号Sとして与えられ、4段後の段の単位回路5(n+4)から出力される出力信号Q(n+4)がリセット信号Rとして与えられる。また、図21に示すように、任意の段の単位回路5(n)から出力される出力信号Qは、リセット信号Rとして4段前の段の単位回路5(n−4)に与えられるとともにセット信号Sとして3段後の段の単位回路5(n+3)に与えられ、任意の段の単位回路5(n)から出力される出力信号Gは、走査信号GOUT(n)としてゲートバスラインGL(n)に与えられる。なお、単位回路5の内部の構成については、上記第1の実施形態と同様、図13に示す構成が採用されている。
次に、本実施形態における単位回路5の動作について説明する。ここでも、n段目の単位回路5(n)に着目する。まず、図13,図20,図22,および図23を参照しつつ、書込動作期間の動作について説明する。図22は、液晶表示装置の動作期間中の全体の信号波形図である。図23は、書込動作期間における動作について説明するための信号波形図である。なお、本実施形態においては、8相のクロック信号のオンデューティ(デューティ比)は8分の3となっている。
本実施形態においても、上記第1の実施形態と同様、クロック信号のクロック動作に起因する異常動作の発生が防止される。ここで、本実施形態においては、オンデューティ(デューティ比)が8分の3である8相のクロック信号が用いられている。また、安定化ノードNBの電位をハイレベルからローレベルに変化させるクロック信号CKC(CK3)の位相は、安定化ノードNBの電位をローレベルからハイレベルに変化させるクロック信号CKF(CK2)の位相よりも135度だけ遅れている。以上より、安定化ノードNBの電位がハイレベルとなる期間は、装置の動作期間のうちのほぼ8分の3の期間となる。これに対して、上述したように、従来の構成においては、装置の動作期間のうちのほぼ半分の期間に安定化ノードNBの電位がハイレベルとなっていた。このように、本実施形態によれば、安定化ノードNBの電位がハイレベルとなる期間の長さが従来よりも短くなり、出力制御ノードNAの電位をVSS電位に引き込むことに寄与する薄膜トランジスタM8の閾値シフトの発生が抑制される。以上より、本実施形態においても、ゲートバスラインGLの駆動に関して、従来よりも長期動作に対する信頼性を高めることが可能となる。
本発明の第3の実施形態について説明する。全体構成および使用される薄膜トランジスタについては、上記第1の実施形態と同様であるので説明を省略する(図2〜図7を参照)。なお、本実施形態においても、シフトレジスタ510には8相のクロック信号が与えられる。以下、上記第1の実施形態と異なる点を中心に説明する。
図25は、本実施形態におけるゲートドライバ500内のシフトレジスタ510の構成を示すブロック図である。各単位回路5に与えられるクロック信号に関し、上記第1の実施形態においては、クロック信号CK2の位相はクロック信号CK1の位相よりも45度進んでいた。これに対して、本実施形態においては、クロック信号CK2の位相はクロック信号CK1の位相よりも90度進んでいる。従って、例えば、n段目の単位回路5(n)については、図26に示すように、クロック信号CKAがクロック信号CK1として与えられ、クロック信号CKFがクロック信号CK2として与えられ、クロック信号CKCがクロック信号CK3として与えられる。セット信号S,リセット信号R,出力信号Q,および出力信号Gについては、上記第1の実施形態と同様である。なお、単位回路5の内部の構成については、上記第1の実施形態と同様、図13に示す構成が採用されている。
次に、本実施形態における単位回路5の動作について説明する。ここでも、n段目の単位回路5(n)に着目する。まず、図13,図25,図27,および図28を参照しつつ、書込動作期間の動作について説明する。図27は、液晶表示装置の動作期間中の全体の信号波形図である。図28は、書込動作期間における動作について説明するための信号波形図である。なお、本実施形態においては、8相のクロック信号のオンデューティ(デューティ比)は8分の2となっている。
本実施形態においても、上記第1の実施形態と同様、クロック信号のクロック動作に起因する異常動作の発生が防止される。また、本実施形態によれば、上記第2の実施形態と同様、安定化ノードNBの電位がハイレベルとなる期間は、装置の動作期間のうちのほぼ8分の3の期間となる。以上より、本実施形態においても、ゲートバスラインGLの駆動に関して、従来よりも長期動作に対する信頼性を高めることが可能となる。
本発明の第4の実施形態について説明する。全体構成および使用される薄膜トランジスタについては、上記第1の実施形態と同様であるので説明を省略する(図2〜図7を参照)。なお、本実施形態においても、シフトレジスタ510には8相のクロック信号が与えられる。以下、上記第1の実施形態と異なる点を中心に説明する。
本実施形態においては、シフトレジスタ510を動作させるためのゲートクロック信号GCKとして、上記第1の実施形態と同様の8相のクロック信号が用いられる。それら8相のクロック信号についての各単位回路5への与えられ方は上記第1の実施形態と同様である。従って、例えば、n段目の単位回路5(n)については、クロック信号CKAがクロック信号CK1として与えられ、クロック信号CKHがクロック信号CK2として与えられ、クロック信号CKCがクロック信号CK3として与えられる。また、連続する2つの単位回路に着目すると、後続の単位回路には、先行する単位回路に与えられる3つのクロック信号と比べてそれぞれ位相が45度遅れた3つのクロック信号が与えられる。
図31は、本実施形態における単位回路5の構成(シフトレジスタ510の一段分の構成)を示す回路図である。図31に示すように、この単位回路5は、上記第1の実施形態で設けられている構成要素(図13参照)に加えて、9個の薄膜トランジスタM8b,M8c,M8d,M14b,M14c,M14d,M14Ab,M14Ac,およびM14Adを備えている。なお、図31における薄膜トランジスタM8a,M14a,およびM14Aaは、それぞれ、図13における薄膜トランジスタM8,M14,およびM14Aに相当する。また、この単位回路5は、上記第1の実施形態で設けられている入出力端子(図13参照)に加えて、3個の入力端子61〜63および1個の出力端子(出力ノード)69を有している。ここで、制御信号Sin1を受け取る入力端子には符号61を付し、制御信号Sin2を受け取る入力端子には符号62を付し、制御信号Sin3を受け取る入力端子には符号63を付している。また、制御信号Soutを出力するための出力端子には符号69を付している。
次に、本実施形態における単位回路5の動作について説明する。ここでも、n段目の単位回路5(n)に着目する。まず、図30,図31,図32,および図33を参照しつつ、書込動作期間の動作について説明する。図32は、液晶表示装置の動作期間中の全体の信号波形図である。図33は、書込動作期間における動作について説明するための信号波形図である。なお、本実施形態においては、8相のクロック信号のオンデューティ(デューティ比)は8分の2となっている。
本実施形態によれば、上記第1の実施形態と同様、安定化ノードNBの電位がハイレベルとなる期間は、装置の動作期間のうちのほぼ4分の1の期間となる。従って、上記第1の実施形態と同様、出力制御ノードNAの電位をVSS電位に引き込むことに寄与する薄膜トランジスタM8aの閾値シフトの発生が抑制される。また、本実施形態によれば、単位回路5には、出力制御ノードNAの電位をVSS電位に引き込むための薄膜トランジスタ,出力端子58の電位(出力信号Qの電位)をVSS電位に引き込むための薄膜トランジスタ,および出力端子59の電位(出力信号Gの電位)をVSS電位に引き込むための薄膜トランジスタが、クリア信号CLRによって制御される薄膜トランジスタ以外にそれぞれ4つずつ設けられる。そして、通常動作期間には常に4つの薄膜トランジスタのいずれかがオン状態となっているように、それら4つの薄膜トランジスタの状態が制御される。このため、通常動作期間には、常に、出力制御ノードNAの電位,出力信号Qの電位,および出力信号Gの電位がVSS電位へと引き込まれる。以上より、本実施形態によれば、ゲートバスラインGLの駆動に関して従来よりも長期動作に対する信頼性を高めるとともに、回路動作の安定性を顕著に高めることが可能となる。
本発明の第5の実施形態について説明する。全体構成および使用される薄膜トランジスタについては、上記第1の実施形態と同様であるので説明を省略する(図2〜図7を参照)。なお、本実施形態においても、シフトレジスタ510には8相のクロック信号が与えられる。
本実施形態においては、シフトレジスタ510を動作させるためのゲートクロック信号GCKとして、上記第2の実施形態と同様の8相のクロック信号が用いられる。それら8相のクロック信号についての各単位回路5への与えられ方は上記第2の実施形態と同様である。従って、例えば、n段目の単位回路5(n)については、クロック信号CKAがクロック信号CK1として与えられ、クロック信号CKFがクロック信号CK2として与えられ、クロック信号CKCがクロック信号CK3として与えられる。また、連続する2つの単位回路に着目すると、後続の単位回路には、先行する単位回路に与えられる3つのクロック信号と比べてそれぞれ位相が45度遅れた3つのクロック信号が与えられる。
図36は、本実施形態における単位回路5の構成(シフトレジスタ510の一段分の構成)を示す回路図である。この単位回路5には、上記第4の実施形態で設けられている構成要素(図31参照)のうち薄膜トランジスタM8d,M14d,およびM14Adが設けられていない。すなわち、本実施形態においては、出力制御ノードNAの電位をVSS電位に引き込むための薄膜トランジスタとして、クリア信号CLRによって制御される薄膜トランジスタM2以外に3つの薄膜トランジスタM8a,M8b,およびM8cが設けられ、出力端子58の電位(出力信号Qの電位)をVSS電位に引き込むための薄膜トランジスタとして、クリア信号CLRによって制御される薄膜トランジスタM12以外に3つの薄膜トランジスタM14a,M14b,およびM14cが設けられ、出力端子59の電位(出力信号Gの電位)をVSS電位に引き込むための薄膜トランジスタとして、クリア信号CLRによって制御される薄膜トランジスタM12A以外に3つの薄膜トランジスタM14Aa,M14Ab,およびM14Acが設けられている。
次に、本実施形態における単位回路5の動作について説明する。ここでも、n段目の単位回路5(n)に着目する。まず、図35,図36,図37,および図38を参照しつつ、書込動作期間の動作について説明する。図37は、液晶表示装置の動作期間中の全体の信号波形図である。図38は、書込動作期間における動作について説明するための信号波形図である。なお、本実施形態においては、8相のクロック信号のオンデューティ(デューティ比)は8分の3となっている。
本実施形態によれば、上記第1の実施形態と同様、安定化ノードNBの電位がハイレベルとなる期間は、装置の動作期間のうちのほぼ8分の3の期間となる。従って、上記第2の実施形態と同様、出力制御ノードNAの電位をVSS電位に引き込むことに寄与する薄膜トランジスタM8aの閾値シフトの発生が抑制される。また、本実施形態によれば、単位回路5には、出力制御ノードNAの電位をVSS電位に引き込むための薄膜トランジスタ,出力端子58の電位(出力信号Qの電位)をVSS電位に引き込むための薄膜トランジスタ,および出力端子59の電位(出力信号Gの電位)をVSS電位に引き込むための薄膜トランジスタが、クリア信号CLRによって制御される薄膜トランジスタ以外にそれぞれ3つずつ設けられる。そして、通常動作期間には常に3つの薄膜トランジスタのうちの少なくとも1つがオン状態となっているように、それら3つの薄膜トランジスタの状態が制御される。このため、通常動作期間には、常に、出力制御ノードNAの電位,出力信号Qの電位,および出力信号Gの電位がVSS電位へと引き込まれる。以上より、本実施形態によれば、上記第4の実施形態と同様、ゲートバスラインGLの駆動に関して従来よりも長期動作に対する信頼性を高めるとともに、回路動作の安定性を顕著に高めることが可能となる。
<6.1 概要>
本発明の第6の実施形態について説明する。本実施形態においては、表示部410とゲートドライバ500との位置関係が上記第1〜第5の実施形態(図5参照)とは異なる。本実施形態においては、図40に示すように、液晶パネル400内の表示部(表示領域)410外の領域にゲートドライバ500が形成されている。以下、このようにゲートドライバ500が形成される領域のことを駆動回路形成領域という。駆動回路形成領域には符号420を付す。なお、ソースドライバ300についても駆動回路形成領域420に形成することができる。
以下、図41を参照しつつ、本実施形態における液晶パネル400の基板であるアクティブマトリクス基板2について詳しく説明する。図41には、アクティブマトリクス基板2における結晶質シリコンTFT(以下、「第1薄膜トランジスタ」という。)10Aおよび酸化物半導体TFT(以下、「第2薄膜トランジスタ」という。)10Bの断面構造を示している。図41に示すように、アクティブマトリクス基板2において、表示部410内の各画素形成部4(図4参照)には画素用TFTとして第2薄膜トランジスタ10Bが形成され、駆動回路形成領域420には回路用TFTとして第1薄膜トランジスタ10Aが形成されている。
本実施形態によれば、液晶パネル400の基板には、表示部(表示領域)410に設けられる画素用TFTとして酸化物半導体TFTが採用され、かつ、駆動回路形成領域420に設けられる回路用TFTとして結晶質シリコンTFTが採用された構造を有するアクティブマトリクス基板2が用いられている。このような場合にも、ゲートドライバ500および単位回路5の構成・動作を上記第1〜第5の実施形態のいずれかと同様にすることにより、ゲートバスラインの駆動に関して、従来よりも長期動作に対する信頼性を高めることが可能となる。
上記第1〜第5の実施形態においては、ゲートドライバ500は表示部410内に形成されていた。しかしながら、本発明はこれに限定されない。例えば上記第6の実施形態のように、ゲートドライバ500が額縁領域に形成されている場合にも、本発明を適用することができる。また、上記第1〜第5の実施形態においては、いわゆる異形ディスプレイ(図6参照)に本発明を適用した例について説明したが、本発明はこれに限定されず、一般的な矩形の表示部410を有する液晶表示装置にも本発明を適用することができる。
5,5(1)〜5(i)…単位回路
41…(画素形成部内の)薄膜トランジスタ
200…表示制御回路
300…ソースドライバ(映像信号線駆動回路)
400…液晶パネル
410…表示部
500…ゲートドライバ(走査信号線駆動回路)
510…シフトレジスタ
512…ターゲットノード制御部
CAP…キャパシタ(容量素子)
M1,M2,M5,M6,M6Z,M7,M8,M8a,M8b,M8c,M8d,M9,M10,M10A,M12,M12A,M14,M14a,M14b,M14c,M14d,M14A,M14Aa,M14Ab,M14Ac,M14Ad…(単位回路内の)薄膜トランジスタ
NA…出力制御ノード
NB…安定化ノード
GL(1)〜GL(i)…ゲートバスライン
SL(1)〜SL(j)…ソースバスライン
GCK…ゲートクロック信号
CKA,CKB,CKC,CKD,CKE,CKF,CKG,CKH,CK1,CK2,CK3…クロック信号
S…セット信号
R…リセット信号
G,Q…出力信号
GOUT,GOUT(1)〜(i)…走査信号
VSS…ローレベルの直流電源電位
Claims (12)
- 複数の段からなり、オンレベルとオフレベルとを周期的に繰り返す複数のクロック信号に基づいて前記複数の段から順次にアクティブな出力信号を出力する、走査信号線を駆動するためのシフトレジスタであって、
前記複数の段の各段を構成する単位回路は、
前記出力信号を出力する出力ノードと、
制御端子,第1の導通端子,および第2の導通端子を有し、第1の導通端子に前記複数のクロック信号の1つが与えられ、前記出力ノードに第2の導通端子が接続された出力制御トランジスタと、
前記出力制御トランジスタの制御端子に接続された出力制御ノードと、
自段よりも前の段から出力される出力信号に基づいて前記出力制御ノードをオンレベルにするための出力制御ノードセット部と、
前記出力ノードおよび前記出力制御ノードの少なくとも一方をターゲットノードとして通常動作期間に当該ターゲットノードをオフレベルで維持するためのターゲットノード制御部と
を有し、
前記ターゲットノード制御部は、
制御端子,第1の導通端子,および第2の導通端子を有し、対応するターゲットノードに第1の導通端子が接続され、第2の導通端子にオフレベルの電位が与えられる、少なくとも1つの安定化トランジスタと、
前記安定化トランジスタの制御端子に接続された安定化ノードと
前記安定化ノードのレベルを制御する安定化ノード制御部と
を含み、
前記複数のクロック信号は、オンデューティが2分の1未満である8相以上のクロック信号であって、
前記安定化ノード制御部は、前記複数のクロック信号のうちの2つ以上のクロック信号に基づいて、通常動作期間のうち50パーセント未満の期間に前記安定化ノードをオンレベルにすることを特徴とする、シフトレジスタ。 - 前記ターゲットノード制御部は、前記出力ノードおよび前記出力制御ノードの双方をターゲットノードとし、
前記安定化トランジスタは、
前記出力制御ノードに第1の導通端子が接続された出力制御ノード安定化トランジスタと、
前記出力ノードに第1の導通端子が接続された出力ノード安定化トランジスタと
を含むことを特徴とする、請求項1に記載のシフトレジスタ。 - 前記複数のクロック信号は、オンデューティが4分の1である8相のクロック信号であって、
前記安定化ノード制御部は、通常動作期間に、前記出力制御トランジスタの第1の導通端子に与えられるクロック信号よりも位相が45度進んでいるクロック信号に基づいて前記安定化ノードをオンレベルにし、前記出力制御トランジスタの第1の導通端子に与えられるクロック信号よりも位相が45度遅れているクロック信号に基づいて前記安定化ノードをオフレベルにすることを特徴とする、請求項1に記載のシフトレジスタ。 - 前記複数のクロック信号は、オンデューティが8分の3である8相のクロック信号であって、
前記安定化ノード制御部は、通常動作期間に、前記出力制御トランジスタの第1の導通端子に与えられるクロック信号よりも位相が90度進んでいるクロック信号に基づいて前記安定化ノードをオンレベルにし、前記出力制御トランジスタの第1の導通端子に与えられるクロック信号よりも位相が45度遅れているクロック信号に基づいて前記安定化ノードをオフレベルにすることを特徴とする、請求項1に記載のシフトレジスタ。 - 前記複数のクロック信号は、オンデューティが4分の1である8相のクロック信号であって、
前記安定化ノード制御部は、通常動作期間に、前記出力制御トランジスタの第1の導通端子に与えられるクロック信号よりも位相が90度進んでいるクロック信号に基づいて前記安定化ノードをオンレベルにし、前記出力制御トランジスタの第1の導通端子に与えられるクロック信号よりも位相が45度遅れているクロック信号に基づいて前記安定化ノードをオフレベルにすることを特徴とする、請求項1に記載のシフトレジスタ。 - 前記ターゲットノード制御部は、制御端子,第1の導通端子,および第2の導通端子を有し、自段以外の段を構成する単位回路内の安定化ノードに制御端子が接続され、対応するターゲットノードに第1の導通端子が接続され、第2の導通端子にオフレベルの電位が与えられる、1つのターゲットノードにつき複数のターゲットノード安定化トランジスタを更に含み、
通常動作期間のうち自段を構成する単位回路内の安定化ノードがオンレベルになっている期間以外の期間には、常に、前記複数のターゲットノード安定化トランジスタのそれぞれの制御端子に接続された安定化ノードのうちの少なくとも1つがオンレベルになっていることを特徴とする、請求項1に記載のシフトレジスタ。 - 前記複数のクロック信号は、オンデューティが4分の1である8相のクロック信号であって、
前記安定化ノード制御部は、通常動作期間に、前記出力制御トランジスタの第1の導通端子に与えられるクロック信号よりも位相が45度進んでいるクロック信号に基づいて前記安定化ノードをオンレベルにし、前記出力制御トランジスタの第1の導通端子に与えられるクロック信号よりも位相が45度遅れているクロック信号に基づいて前記安定化ノードをオフレベルにし、
前記複数のターゲットノード安定化トランジスタは、
自段の2段前の段を構成する単位回路内の安定化ノードに制御端子が接続された第1のターゲットノード安定化トランジスタと、
自段の2段後の段を構成する単位回路内の安定化ノードに制御端子が接続された第2のターゲットノード安定化トランジスタと、
自段の4段後の段を構成する単位回路内の安定化ノードに制御端子が接続された第3のターゲットノード安定化トランジスタと
を含むことを特徴とする、請求項6に記載のシフトレジスタ。 - 前記複数のクロック信号は、オンデューティが8分の3である8相のクロック信号であって、
前記安定化ノード制御部は、通常動作期間に、前記出力制御トランジスタの第1の導通端子に与えられるクロック信号よりも位相が90度進んでいるクロック信号に基づいて前記安定化ノードをオンレベルにし、前記出力制御トランジスタの第1の導通端子に与えられるクロック信号よりも位相が45度遅れているクロック信号に基づいて前記安定化ノードをオフレベルにし、
複数のターゲットノード安定化トランジスタは、
自段の2段前の段を構成する単位回路内の安定化ノードに制御端子が接続された第1のターゲットノード安定化トランジスタと、
自段の3段後の段を構成する単位回路内の安定化ノードに制御端子が接続された第2のターゲットノード安定化トランジスタと
を含むことを特徴とする、請求項6に記載のシフトレジスタ。 - 前記単位回路に含まれるトランジスタは、アモルファスシリコンを有する薄膜トランジスタであることを特徴とする、請求項1に記載のシフトレジスタ。
- 前記単位回路に含まれるトランジスタは、酸化物半導体層を有する薄膜トランジスタであることを特徴とする、請求項1に記載のシフトレジスタ。
- 複数の走査信号線が配設された表示部と、
前記複数の走査信号線と1対1で対応するように設けられた複数の段からなる、請求項1から10までのいずれか1項に記載のシフトレジスタと
を備えることを特徴とする、表示装置。 - 前記シフトレジスタが前記表示部内に形成されていることを特徴とする、請求項11に記載の表示装置。
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