JP6389341B2 - シフトレジスタおよびそれを備える表示装置 - Google Patents

Description

本発明は、表示装置に関し、更に詳しくは、表示装置の表示部に配設されたゲートバスライン（走査信号線）を駆動するためのシフトレジスタに関する。

従来より、複数本のソースバスライン（映像信号線）および複数本のゲートバスライン（走査信号線）を含む表示部を備えた液晶表示装置が知られている。このような液晶表示装置に関し、従来、ゲートバスラインを駆動するためのゲートドライバ（走査信号線駆動回路）は、液晶パネルを構成する基板の周辺部にＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップとして搭載されることが多かった。しかしながら、近年、液晶パネルを構成する２枚のガラス基板のうちの一方の基板であるＴＦＴ基板上に直接的にゲートドライバを形成することが徐々に多くなされている。このようなゲートドライバは「モノリシックゲートドライバ」などと呼ばれている。

液晶表示装置において、ソースバスラインとゲートバスラインとの交差点には、画素を形成する画素形成部が設けられている。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されるとともに当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタや、画素電圧値を保持するための画素容量などを含んでいる。液晶表示装置には、また、上述したゲートドライバと、ソースバスラインを駆動するためのソースドライバ（映像信号線駆動回路）とが設けられている。

画素電圧値を示す映像信号はソースバスラインによって伝達される。しかしながら、各ソースバスラインは複数行分の画素電圧値を示す映像信号を一時（同時）に伝達することができない。このため、表示部に設けられた複数の画素形成部内の画素容量への映像信号の書き込み（充電）は１行ずつ順次に行われる。そこで、複数本のゲートバスラインが所定期間ずつ順次に選択されるように、ゲートドライバは複数段からなるシフトレジスタによって構成されている。そして、シフトレジスタの各段から順次にアクティブな走査信号が出力されることによって、上述のように、画素容量への映像信号の書き込みが１行ずつ順次に行われる。なお、本明細書においては、シフトレジスタの各段を構成する回路のことを「単位回路」という。

図４３は、従来の最も簡単な構成の単位回路の回路図である。この単位回路は、４個の薄膜トランジスタＴ８１〜Ｔ８４と１個のキャパシタＣＡＰとを備えている。また、この単位回路は、ローレベルの直流電源電位ＶＳＳ用の入力端子のほか、１個の出力端子８０と４個の入力端子８１〜８４とを有している。薄膜トランジスタＴ８１のゲート端子，薄膜トランジスタＴ８３のソース端子，および薄膜トランジスタＴ８４のドレイン端子は互いに接続されている。これらが互いに接続されている領域のことを「出力制御ノード」という。出力制御ノードには、符号ＮＡを付している。なお、一般的には、ドレインとソースのうち電位の高い方がドレインと呼ばれているが、本明細書の説明では、一方をドレイン，他方をソースと定義するので、ドレイン電位よりもソース電位の方が高くなることもある。また、ローレベルの直流電源電位ＶＳＳについての電位の大きさのことを便宜上「ＶＳＳ電位」という。

出力端子８０からは出力信号Ｇが出力される。出力信号Ｇは、この単位回路に接続されているゲートバスラインに走査信号として与えられるとともに、前段の単位回路および次段の単位回路に制御信号として与えられる。入力端子８１には、クロック信号ＣＫａが与えられる。入力端子８２には、クロック信号ＣＫｂが与えられる。なお、クロック信号ＣＫａとクロック信号ＣＫｂとは位相が１８０度ずれている。入力端子８３には、前段の単位回路から出力される出力信号Ｇがセット信号Ｓとして与えられる。入力端子８４には、次段の単位回路から出力される出力信号Ｇがリセット信号Ｒとして与えられる。なお、以下においては、「前段の単位回路」のことを単に「前段」と略記し、「次段の単位回路」のことを単に「次段」と略記することもある。

薄膜トランジスタＴ８１については、ゲート端子は出力制御ノードＮＡに接続され、ドレイン端子は入力端子８１に接続され、ソース端子は出力端子８０に接続されている。薄膜トランジスタＴ８２については、ゲート端子は入力端子８２に接続され、ドレイン端子は出力端子８０に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ８３については、ゲート端子およびドレイン端子は入力端子８３に接続され（すなわち、ダイオード接続となっている）、ソース端子は出力制御ノードＮＡに接続されている。薄膜トランジスタＴ８４については、ゲート端子は入力端子８４に接続され、ドレイン端子は出力制御ノードＮＡに接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。キャパシタＣＡＰについては、一端は出力制御ノードＮＡに接続され、他端は出力端子８０に接続されている。

次に、図４４を参照しつつ、図４３に示す構成の単位回路の動作について説明する。なお、以下においては、各単位回路に関し、対応するゲートバスラインに接続されている画素形成部内の画素容量への書き込み（充電）のための動作が行われる期間のことを「書込動作期間」という。また、書込動作期間以外の期間のことを「通常動作期間」という。図４４においては、時点ｔ８０〜時点ｔ８２の期間が書込動作期間であり、時点ｔ８０以前の期間および時点ｔ８２以降の期間が通常動作期間である。

まず、書込動作期間の動作について説明する。時点ｔ８０になると、入力端子８３にセット信号Ｓのパルスが与えられる。薄膜トランジスタＴ８３は図４３に示すようにダイオード接続となっているので、このセット信号Ｓのパルスによって薄膜トランジスタＴ８３はオン状態となり、キャパシタＣＡＰが充電される。これにより、出力制御ノードＮＡの電位が上昇し、薄膜トランジスタＴ８１がオン状態となる。ここで、時点ｔ８０〜時点ｔ８１の期間中、クロック信号ＣＫａはローレベルとなっている。このため、この期間中、出力信号Ｇはローレベルで維持される。また、時点ｔ８０〜時点ｔ８１の期間中、リセット信号Ｒはローレベルとなっているので、薄膜トランジスタＴ８４はオフ状態で維持される。このため、この期間中に出力制御ノードＮＡの電位が低下することはない。

時点ｔ８１になると、クロック信号ＣＫａがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ８１はオン状態となっているので、入力端子８１の電位の上昇とともに出力端子８０の電位が上昇する。ここで、図４３に示すように出力制御ノードＮＡ−出力端子８０間にはキャパシタＣＡＰが設けられているので、出力端子８０の電位の上昇とともに出力制御ノードＮＡの電位も上昇する（出力制御ノードＮＡがブートストラップされる）。その結果、薄膜トランジスタＴ８１のゲート端子には大きな電圧が印加され、出力信号Ｇの電位は、クロック信号ＣＫａのハイレベルの電位にまで上昇する。これにより、この単位回路の出力端子８０に接続されているゲートバスラインが選択状態となる。なお、時点ｔ８１〜時点ｔ８２の期間中、クロック信号ＣＫｂはローレベルとなっている。このため、薄膜トランジスタＴ８２はオフ状態で維持されるので、この期間中に出力信号Ｇの電位が低下することはない。

時点ｔ８２になると、クロック信号ＣＫａはハイレベルからローレベルに変化する。これにより、入力端子８１の電位の低下とともに出力端子８０の電位は低下し、キャパシタＣＡＰを介して出力制御ノードＮＡの電位も低下する。また、時点ｔ８２には、入力端子８４にリセット信号Ｒのパルスが与えられる。これにより、薄膜トランジスタＴ８４はオン状態となる。その結果、出力制御ノードＮＡの電位はハイレベルからローレベルに変化する。また、時点ｔ８２には、クロック信号ＣＫｂがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ８２はオン状態となる。その結果、出力信号Ｇの電位はローレベルとなる。

以上のようにして、書込動作期間のうちの後半の期間に、この単位回路に対応するゲートバスラインにアクティブな走査信号が与えられる。任意の段の単位回路から出力された出力信号Ｇは、セット信号Ｓとして次段に与えられる。これにより、液晶表示装置に設けられている複数本のゲートバスラインが順次に選択状態となり、１行ずつ画素容量への書き込みが行われる。

ところが、上記構成によると、通常動作期間に、クロック信号ＣＫａに起因するノイズによって、ローレベルで固定されるべき出力信号Ｇ（走査信号）の電位に変動が生じることがある。これについて、以下に説明する。シフトレジスタを構成する単位回路内の薄膜トランジスタの各電極間には寄生容量が形成される。従って、図４３に示す構成においては、薄膜トランジスタＴ８１のゲート−ドレイン間やゲート−ソース間にも寄生容量が形成される。このため、クロック信号ＣＫａがローレベルからハイレベルに変化すると、寄生容量を介して薄膜トランジスタＴ８１のゲート電位が上昇する。すなわち、出力制御ノードＮＡの電位が、ローレベルで固定されるべきにもかかわらず、いくらか上昇する（出力制御ノードＮＡの電位が浮く）。これにより、薄膜トランジスタＴ８１にリーク電流が流れ、出力信号Ｇの電位に変動が生じる。図４４から把握されるように、液晶表示装置の動作期間を通じて、クロック信号ＣＫａは所定の周期でローレベルからハイレベルに変化する。従って、通常動作期間中、所定の周期で出力信号Ｇ（走査信号）の電位に変動が生じる。その結果、異常動作や消費電力の増大が引き起こされる。

そこで、一般的に、通常動作期間を通じて出力制御ノードＮＡの電位をローレベルで維持するための回路（以下、「出力制御ノード安定部」という。）が単位回路に設けられている。図４５は、出力制御ノード安定部を有する単位回路の構成を模式的に示した図である。図４５に示すように、単位回路には、バッファ９１０，走査信号安定部９２０，出力制御ノードセット部９３０，出力制御ノードリセット部９４０に加えて、出力制御ノード安定部９５０が設けられている。なお、図４３における薄膜トランジスタＴ８１，薄膜トランジスタＴ８２，薄膜トランジスタＴ８３，および薄膜トランジスタＴ８４がそれぞれ図４５におけるバッファ９１０，走査信号安定部９２０，出力制御ノードセット部９３０，および出力制御ノードリセット部９４０に相当する。

出力制御ノード安定部を有する従来の単位回路の具体的な構成については、例えば、国際公開２０１０／０６７６４１号パンフレットに開示されている。図４６は、国際公開２０１０／０６７６４１号パンフレットに開示されている単位回路の構成を示す回路図である。図４６に示す単位回路は、１０個の薄膜トランジスタＴ９１〜Ｔ１００と１個のキャパシタＣＡＰとを備えている。また、この単位回路は、１個の出力端子９０と６個の入力端子９１〜９６とを有している。薄膜トランジスタＴ９１のゲート端子と薄膜トランジスタＴ９２のドレイン端子と薄膜トランジスタＴ９５のソース端子と薄膜トランジスタＴ９６のゲート端子と薄膜トランジスタＴ９７のドレイン端子とは、出力制御ノードＮＡを介して互いに接続されている。薄膜トランジスタＴ９２のゲート端子と薄膜トランジスタＴ９３のソース端子と薄膜トランジスタＴ９４のドレイン端子と薄膜トランジスタＴ９６のドレイン端子と薄膜トランジスタＴ１００のゲート端子とは互いに接続されている。これらが互いに接続されている領域のことを「安定化ノード」という。安定化ノードには、符号ＮＢを付している。

薄膜トランジスタＴ９１については、ゲート端子は出力制御ノードＮＡに接続され、ドレイン端子は入力端子９１に接続され、ソース端子は出力端子９０に接続されている。薄膜トランジスタＴ９２については、ゲート端子は安定化ノードＮＢに接続され、ドレイン端子は出力制御ノードＮＡに接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ９３については、ゲート端子およびドレイン端子は入力端子９３に接続され（すなわち、ダイオード接続となっている）、ソース端子は安定化ノードＮＢに接続されている。薄膜トランジスタＴ９４については、ゲート端子は入力端子９４に接続され、ドレイン端子は安定化ノードＮＢに接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ９５については、ゲート端子およびドレイン端子は入力端子９５に接続され（すなわち、ダイオード接続となっている）、ソース端子は出力制御ノードＮＡに接続されている。薄膜トランジスタＴ９６については、ゲート端子は出力制御ノードＮＡに接続され、ドレイン端子は安定化ノードＮＢに接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ９７については、ゲート端子は入力端子９６に接続され、ドレイン端子は出力制御ノードＮＡに接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ９８については、ゲート端子は入力端子９６に接続され、ドレイン端子は出力端子９０に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ９９については、ゲート端子は入力端子９２に接続され、ドレイン端子は出力端子９０に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ１００については、ゲート端子は安定化ノードＮＢに接続され、ドレイン端子は出力端子９０に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。キャパシタＣＡＰについては、一端は出力制御ノードＮＡに接続され、他端は出力端子９０に接続されている。以上のような構成において、薄膜トランジスタＴ９２，Ｔ９３，Ｔ９４，およびＴ９６によって上述した出力制御ノード安定部９５０が実現されている。

図４７は、図４６に示す構成の単位回路の動作について説明するための信号波形図である。図４７から把握されるように、この単位回路は、位相が９０度ずつずれた４相のクロック信号（クロック信号ＣＫａ，クロック信号ＣＫｂ，クロック信号ＣＫｃ，およびクロック信号ＣＫｄ）に基づいて動作する。図４７において、通常動作期間に着目する。通常動作期間には、出力制御ノードＮＡの電位はローレベルで維持されるので、薄膜トランジスタＴ９６はオフ状態で維持される。また、クロック信号ＣＫｃがハイレベルかつクロック信号ＣＫｄがローレベルとなっている期間には、薄膜トランジスタＴ９３はオン状態かつ薄膜トランジスタＴ９４はオフ状態となる。また、クロック信号ＣＫｃがローレベルかつクロック信号ＣＫｄがハイレベルとなっている期間には、薄膜トランジスタＴ９３はオフ状態かつ薄膜トランジスタＴ９４はオン状態となる。以上より、図４７に示すように、通常動作期間には所定期間毎に安定化ノードＮＢの電位がハイレベルとなる。これにより、通常動作期間には、所定期間毎に薄膜トランジスタＴ９２がオン状態となり、出力制御ノードＮＡの電位がＶＳＳ電位へと引き込まれる。以上のようにして、通常動作期間に出力制御ノードＮＡの電位が浮くことが防止され、異常動作を引き起こすことのないモノリシックゲートドライバが実現されている。なお、薄膜トランジスタＴ９６については、書込動作期間中に安定化ノードＮＢの電位がハイレベルとなるのを防ぐために設けられている。

国際公開２０１０／０６７６４１号パンフレット

ところが、図４６に示した構成においては、装置の動作期間のうちのほぼ半分の期間に安定化ノードＮＢの電位がハイレベルとなる。このため、出力制御ノードＮＡの電位をＶＳＳ電位に引き込むために設けられている薄膜トランジスタＴ９２は、閾値シフト（閾値電圧が変動すること）を引き起こしやすい。従って、装置の使用期間が長くなると、薄膜トランジスタＴ９２の閾値シフトに起因して、通常動作期間を通じて出力制御ノードＮＡの電位をローレベルで維持するということが困難となる。このように、従来の構成によれば、ゲートバスラインの駆動に関して、長期動作に対する信頼性が充分には確保されていない。

そこで本発明は、ゲートバスラインの駆動に関して従来よりも長期動作に対する信頼性を高めることのできるシフトレジスタを実現することを目的とする。

本発明の第１の局面は、複数の段からなり、オンレベルとオフレベルとを周期的に繰り返す複数のクロック信号に基づいて前記複数の段から順次にアクティブな出力信号を出力する、走査信号線を駆動するためのシフトレジスタであって、
前記複数の段の各段を構成する単位回路は、
前記出力信号を出力する出力ノードと、
制御端子，第１の導通端子，および第２の導通端子を有し、第１の導通端子に前記複数のクロック信号の１つが与えられ、前記出力ノードに第２の導通端子が接続された出力制御トランジスタと、
前記出力制御トランジスタの制御端子に接続された出力制御ノードと、
自段よりも前の段から出力される出力信号に基づいて前記出力制御ノードをオンレベルにするための出力制御ノードセット部と、
前記出力ノードおよび前記出力制御ノードの少なくとも一方をターゲットノードとして通常動作期間に当該ターゲットノードをオフレベルで維持するためのターゲットノード制御部と
を有し、
前記ターゲットノード制御部は、
制御端子，第１の導通端子，および第２の導通端子を有し、対応するターゲットノードに第１の導通端子が接続され、第２の導通端子にオフレベルの電位が与えられる、少なくとも１つの安定化トランジスタと、
前記安定化トランジスタの制御端子に接続された安定化ノードと
前記安定化ノードのレベルを制御する安定化ノード制御部と
を含み、
前記複数のクロック信号は、オンデューティが２分の１未満である８相以上のクロック信号であって、
前記安定化ノード制御部は、前記複数のクロック信号のうちの２つ以上のクロック信号に基づいて、通常動作期間のうち５０パーセント未満の期間に前記安定化ノードをオンレベルにすることを特徴とする。

本発明の第２の局面は、本発明の第１の局面において、
前記ターゲットノード制御部は、前記出力ノードおよび前記出力制御ノードの双方をターゲットノードとし、
前記安定化トランジスタは、
前記出力制御ノードに第１の導通端子が接続された出力制御ノード安定化トランジスタと、
前記出力ノードに第１の導通端子が接続された出力ノード安定化トランジスタと
を含むことを特徴とする。

本発明の第３の局面は、本発明の第１の局面において、
前記複数のクロック信号は、オンデューティが４分の１である８相のクロック信号であって、
前記安定化ノード制御部は、通常動作期間に、前記出力制御トランジスタの第１の導通端子に与えられるクロック信号よりも位相が４５度進んでいるクロック信号に基づいて前記安定化ノードをオンレベルにし、前記出力制御トランジスタの第１の導通端子に与えられるクロック信号よりも位相が４５度遅れているクロック信号に基づいて前記安定化ノードをオフレベルにすることを特徴とする。

本発明の第４の局面は、本発明の第１の局面において、
前記複数のクロック信号は、オンデューティが８分の３である８相のクロック信号であって、
前記安定化ノード制御部は、通常動作期間に、前記出力制御トランジスタの第１の導通端子に与えられるクロック信号よりも位相が９０度進んでいるクロック信号に基づいて前記安定化ノードをオンレベルにし、前記出力制御トランジスタの第１の導通端子に与えられるクロック信号よりも位相が４５度遅れているクロック信号に基づいて前記安定化ノードをオフレベルにすることを特徴とする。

本発明の第５の局面は、本発明の第１の局面において、
前記複数のクロック信号は、オンデューティが４分の１である８相のクロック信号であって、
前記安定化ノード制御部は、通常動作期間に、前記出力制御トランジスタの第１の導通端子に与えられるクロック信号よりも位相が９０度進んでいるクロック信号に基づいて前記安定化ノードをオンレベルにし、前記出力制御トランジスタの第１の導通端子に与えられるクロック信号よりも位相が４５度遅れているクロック信号に基づいて前記安定化ノードをオフレベルにすることを特徴とする。

本発明の第６の局面は、本発明の第１の局面において、
前記ターゲットノード制御部は、制御端子，第１の導通端子，および第２の導通端子を有し、自段以外の段を構成する単位回路内の安定化ノードに制御端子が接続され、対応するターゲットノードに第１の導通端子が接続され、第２の導通端子にオフレベルの電位が与えられる、１つのターゲットノードにつき複数のターゲットノード安定化トランジスタを更に含み、
通常動作期間のうち自段を構成する単位回路内の安定化ノードがオンレベルになっている期間以外の期間には、常に、前記複数のターゲットノード安定化トランジスタのそれぞれの制御端子に接続された安定化ノードのうちの少なくとも１つがオンレベルになっていることを特徴とする。

本発明の第７の局面は、本発明の第６の局面において、
前記複数のクロック信号は、オンデューティが４分の１である８相のクロック信号であって、
前記安定化ノード制御部は、通常動作期間に、前記出力制御トランジスタの第１の導通端子に与えられるクロック信号よりも位相が４５度進んでいるクロック信号に基づいて前記安定化ノードをオンレベルにし、前記出力制御トランジスタの第１の導通端子に与えられるクロック信号よりも位相が４５度遅れているクロック信号に基づいて前記安定化ノードをオフレベルにし、
前記複数のターゲットノード安定化トランジスタは、
自段の２段前の段を構成する単位回路内の安定化ノードに制御端子が接続された第１のターゲットノード安定化トランジスタと、
自段の２段後の段を構成する単位回路内の安定化ノードに制御端子が接続された第２のターゲットノード安定化トランジスタと、
自段の４段後の段を構成する単位回路内の安定化ノードに制御端子が接続された第３のターゲットノード安定化トランジスタと
を含むことを特徴とする。

本発明の第８の局面は、本発明の第６の局面において、
前記複数のクロック信号は、オンデューティが８分の３である８相のクロック信号であって、
前記安定化ノード制御部は、通常動作期間に、前記出力制御トランジスタの第１の導通端子に与えられるクロック信号よりも位相が９０度進んでいるクロック信号に基づいて前記安定化ノードをオンレベルにし、前記出力制御トランジスタの第１の導通端子に与えられるクロック信号よりも位相が４５度遅れているクロック信号に基づいて前記安定化ノードをオフレベルにし、
複数のターゲットノード安定化トランジスタは、
自段の２段前の段を構成する単位回路内の安定化ノードに制御端子が接続された第１のターゲットノード安定化トランジスタと、
自段の３段後の段を構成する単位回路内の安定化ノードに制御端子が接続された第２のターゲットノード安定化トランジスタと
を含むことを特徴とする。

本発明の第９の局面は、本発明の第１の局面において、
前記単位回路に含まれるトランジスタは、アモルファスシリコンを有する薄膜トランジスタであることを特徴とする。

本発明の第１０の局面は、本発明の第１の局面において、
前記単位回路に含まれるトランジスタは、酸化物半導体層を有する薄膜トランジスタであることを特徴とする。

本発明の第１１の局面は、表示装置であって、
複数の走査信号線が配設された表示部と、
前記複数の走査信号線と１対１で対応するように設けられた複数の段からなる、本発明の第１から第１０までのいずれかの局面に係るシフトレジスタと
を備えることを特徴とする。

本発明の第１２の局面は、本発明の第１１の局面において、
前記シフトレジスタが前記表示部内に形成されていることを特徴とする。

本発明の第１の局面によれば、通常動作期間には、所定期間毎に、安定化ノードの電位がオンレベルとなって安定化トランジスタがオン状態となる。これにより、通常動作期間には、所定期間毎に、ターゲットノード（出力ノードおよび出力制御ノードの少なくとも一方）の電位がオフレベル（例えばＶＤＤ電位）へと引き込まれる。その結果、クロック信号のクロック動作に起因する異常動作の発生が防止される。ここで、シフトレジスタを動作させるためのクロック信号としてオンデューティ（デューティ比）が２分の１未満である８相以上のクロック信号を採用することにより、通常動作期間のうち安定化ノードの電位がオンレベルとなる期間は５０パーセント未満の期間となっている。このように、安定化ノードの電位がオンレベルとなる期間の長さが従来よりも短くなる。従って、ターゲットノードの電位をオフレベルに引き込むことに寄与するトランジスタの閾値シフトの発生が抑制される。以上より、走査信号線の駆動に関して、従来よりも長期動作に対する信頼性を高めることが可能となる。

本発明の第２の局面によれば、通常動作期間中、クロック信号のクロック動作に起因するノイズが生じても、出力ノードの電位および出力制御ノードの電位の双方がオフレベルで維持される。

本発明の第３の局面によれば、通常動作期間のうち安定化ノードの電位がオンレベルとなる期間は４分の１だけの期間となる。このため、より確実に、本発明の第１の局面と同様の効果が得られる。

本発明の第４の局面によれば、通常動作期間のうち安定化ノードの電位がオンレベルとなる期間は８分の３だけの期間となる。このため、より確実に、本発明の第１の局面と同様の効果が得られる。

本発明の第５の局面によれば、通常動作期間のうち安定化ノードの電位がオンレベルとなる期間は８分の３だけの期間となる。このため、より確実に、本発明の第１の局面と同様の効果が得られる。

本発明の第６〜第８の局面によれば、単位回路には、ターゲットノードの電位をオフレベルに引き込むためのターゲットノード安定化トランジスタが、１つのターゲットノードにつき複数設けられる。そして、通常動作期間には、常に複数のターゲットノード安定化トランジスタおよび安定化トランジスタのうちの少なくとも１つがオン状態となる。このため、通常動作期間には、常に、ターゲットノードの電位はオフレベルへと引き込まれる。以上より、走査信号線の駆動に関して従来よりも長期動作に対する信頼性を高めるとともに、回路動作の安定性を顕著に高めることが可能となる。

本発明の第９の局面によれば、アモルファスシリコンを有する薄膜トランジスタが用いられる。アモルファスシリコンを有する薄膜トランジスタは閾値シフトを生じやすいので、本発明の第１の局面と同様の効果が顕著に得られる。

本発明の第１０の局面によれば、酸化物半導体層を有する薄膜トランジスタが用いられる。このため、良好な表示品位を保持しつつ、消費電力を大幅に削減することができる。

本発明の第１１の局面によれば、本発明の第１から第１０までのいずれかの局面と同様の効果が得られるシフトレジスタを備えた表示装置が実現される。

本発明の第１２の局面によれば、走査信号線を駆動するための回路や配線を額縁領域に形成する必要がなくなり、いわゆる異形ディスプレイ（画面の形状が矩形ではない表示装置）を実現することが可能となる。

本発明の第１の実施形態に係る液晶表示装置の動作期間中の全体の信号波形図である。 上記第１の実施形態に係る液晶表示装置の全体構成を示すブロック図である。 上記第１の実施形態における表示部について説明するための図である。 上記第１の実施形態において、画素形成部の構成を示す図である。 上記第１の実施形態におけるゲートドライバについて説明するための図である。 上記第１の実施形態における表示部の形状の一例を示す図である。 上記第１の実施形態において、チャネルエッチ型ＴＦＴの構成を示す図である。 上記第１の実施形態におけるゲートドライバの構成を説明するためのブロック図である。 上記第１の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第１の実施形態において、シフトレジスタに与えられるゲートクロック信号（８相のクロック信号）の波形を示す信号波形図である。 上記第１の実施形態において、シフトレジスタのｎ段目の単位回路の入出力信号について説明するための図である。 上記第１の実施形態において、ゲートバスラインに与えられる走査信号の波形を示す信号波形図である。 上記第１の実施形態における単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。 上記第１の実施形態において、単位回路に含まれる薄膜トランジスタ（ＴＦＴ）やキャパシタの配置について説明するための図である。 上記第１の実施形態において、書込動作期間の動作について説明するための信号波形図である。 上記第１の実施形態において、通常動作期間の動作について説明するための信号波形図である。 上記第１の実施形態の第１の変形例における単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。 上記第１の実施形態の第２の変形例における単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。 上記第１の実施形態の第３の変形例における単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。 本発明の第２の実施形態におけるゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第２の実施形態において、シフトレジスタのｎ段目の単位回路の入出力信号について説明するための図である。 上記第２の実施形態における液晶表示装置の動作期間中の全体の信号波形図である。 上記第２の実施形態において、書込動作期間の動作について説明するための信号波形図である。 上記第２の実施形態において、通常動作期間の動作について説明するための信号波形図である。 本発明の第３の実施形態におけるゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第３の実施形態において、シフトレジスタのｎ段目の単位回路の入出力信号について説明するための図である。 上記第３の実施形態における液晶表示装置の動作期間中の全体の信号波形図である。 上記第３の実施形態において、書込動作期間の動作について説明するための信号波形図である。 上記第３の実施形態において、通常動作期間の動作について説明するための信号波形図である。 本発明の第４の実施形態におけるシフトレジスタのｎ段目の単位回路の入出力信号について説明するための図である。 上記第４の実施形態における単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。 上記第４の実施形態における液晶表示装置の動作期間中の全体の信号波形図である。 上記第４の実施形態において、書込動作期間の動作について説明するための信号波形図である。 上記第４の実施形態において、通常動作期間の動作について説明するための信号波形図である。 本発明の第５の実施形態におけるシフトレジスタのｎ段目の単位回路の入出力信号について説明するための図である。 上記第５の実施形態における単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。 上記第５の実施形態における液晶表示装置の動作期間中の全体の信号波形図である。 上記第５の実施形態において、書込動作期間の動作について説明するための信号波形図である。 上記第５の実施形態において、通常動作期間の動作について説明するための信号波形図である。 本発明の第６の実施形態における表示部とゲートドライバとの位置関係を示す図である。 上記第６の実施形態におけるアクティブマトリクス基板の模式的な断面図である。 休止駆動の一例を説明するための図である。 従来の最も簡単な構成の単位回路の回路図である。 図４３に示す構成の単位回路の動作について説明するための信号波形図である。 出力制御ノード安定部を有する単位回路の構成を模式的に示した図である。 国際公開２０１０／０６７６４１号パンフレットに開示されている単位回路の構成を示す回路図である。 図４６に示す構成の単位回路の動作について説明するための信号波形図である。

以下、添付図面を参照しつつ、本発明の実施形態について説明する。なお、以下の説明においては、薄膜トランジスタのゲート端子（ゲート電極）は制御端子に相当し、ドレイン端子（ドレイン電極）は第１の導通端子に相当し、ソース端子（ソース電極）は第２の導通端子に相当する。

＜１．第１の実施形態＞
＜１．１ 全体構成および動作概要＞
図２は、本発明の第１の実施形態に係る液晶表示装置の全体構成を示すブロック図である。図２に示すように、この液晶表示装置は、電源１００と表示制御回路２００とソースドライバ（映像信号線駆動回路）３００と液晶パネル４００とを備えている。液晶パネル４００には、画像を表示する表示部（画素領域）４１０が含まれている。

表示部４１０には、図３に示すように、複数本（ｊ本）のソースバスライン（映像信号線）ＳＬ（１）〜ＳＬ（ｊ）と、複数本（ｉ本）のゲートバスライン（走査信号線）ＧＬ（１）〜ＧＬ（ｉ）とが配設されている。また、ソースバスラインＳＬとゲートバスラインＧＬとの交差点に対応して、画素を形成する画素形成部が設けられている。図４は、画素形成部４の構成を示す回路図である。画素形成部４には、対応する交差点を通過するゲートバスラインＧＬにゲート端子が接続されると共に当該交差点を通過するソースバスラインＳＬにソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）４１と、その薄膜トランジスタ４１のドレイン端子に接続された画素電極４２と、上記複数個の画素形成部４に共通的に設けられた共通電極４５および補助容量電極４６と、画素電極４２と共通電極４５とによって形成される液晶容量４３と、画素電極４２と補助容量電極４６とによって形成される補助容量４４とが含まれている。液晶容量４３と補助容量４４とによって画素容量４７が構成されている。なお、画素形成部４の構成は図４に示す構成には限定されない。例えば、補助容量４４および補助容量電極４６が設けられていない構成を採用することもできる。

また、本実施形態においては、ゲートバスラインＧＬを駆動するゲートドライバ（走査信号線駆動回路）５００が、図５に示すように表示部４１０内に形成されている。従来、ゲートドライバは額縁領域（表示部の外側）に設けられていたため、走査信号は額縁領域から表示部内へと与えられていた。これに対して、本実施形態においては、表示部４１０内に設けられたゲートドライバ５００から走査信号が出力される。このような構成が採用されているので、ゲートバスラインＧＬを駆動するための回路や配線を額縁領域に形成する必要がなくなり、いわゆる異形ディスプレイ（画面の形状が矩形ではない表示装置）を実現することが可能となる。そこで、本実施形態に係る液晶表示装置は例えば図６に示すような形状を有する車載用途の液晶表示装置であると仮定する。従って、図３等では表示部４１０を矩形で表しているが、実際には表示部４１０は例えば図６に示したような形状となる。

なお、図５に示すように表示部４１０内にゲートドライバ５００が形成された構成を採用した場合、画面の形状を自由にデザインすることが可能となる。従って、このような構成を有する表示装置は近年「ＦＦＤ」と呼ばれている。ＦＦＤは「Ｆｒｅｅ Ｆｏｒｍ Ｄｉｓｐｌａｙ」の略である。また、表示部４１０内（すなわち画素領域内）にゲートドライバ５００を形成する技術は近年「ＩＰＧＤＭ技術」と呼ばれている。ＩＰＧＤＭは「Ｉｎ−Ｐｉｘｅｌ Ｇａｔｅ Ｄｒｉｖｅｒ Ｍｏｎｏｌｉｔｈｉｃ」の略である。

以下、図２，図５に示す構成要素の動作概要について説明する。電源１００は、表示制御回路２００とソースドライバ３００と液晶パネル４００（より詳しくは、液晶パネル４００内のゲートドライバ５００）とに所定の電源電圧を供給する。表示制御回路２００は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、表示部４１０における画像表示を制御するためのソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，ラッチストローブ信号ＬＳ，ゲートスタートパルス信号ＧＳＰ，およびゲートクロック信号ＧＣＫとを出力する。なお、本実施形態においては、ゲートクロック信号ＧＣＫは、８相のクロック信号で構成されている。

ソースドライバ３００は、表示制御回路２００から出力されるデジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，およびラッチストローブ信号ＬＳを受け取り、各ソースバスラインＳＬ（１）〜ＳＬ（ｊ）に駆動用映像信号Ｖ（１）〜Ｖ（ｊ）を印加する。ゲートドライバ５００は、表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫに基づいて、アクティブな走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｉ）の各ゲートバスラインＧＬ（１）〜ＧＬ（ｉ）への印加を１垂直走査期間を周期として繰り返す。なお、ゲートドライバ５００についての詳しい説明は後述する。

以上のようにして、各ソースバスラインＳＬ（１）〜ＳＬ（ｊ）に駆動用映像信号Ｖ（１）〜Ｖ（ｊ）が印加され、各ゲートバスラインＧＬ（１）〜ＧＬ（ｉ）に走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｉ）が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部４１０に表示される。

＜１．２ 薄膜トランジスタ＞
本実施形態においては、画素形成部４内の薄膜トランジスタ４１はすべてｎチャネル型である。また、本実施形態においては、薄膜トランジスタ４１には、酸化物半導体ＴＦＴ（酸化物半導体層を有する薄膜トランジスタ）が採用されている。さらに、本実施形態においては、薄膜トランジスタ４１の構造にはチャネルエッチ型が採用されている。但し、エッチストップ型を採用することもできる。これらの点については、ゲートドライバ５００を構成する後述のシフトレジスタ５１０の各単位回路５に含まれている薄膜トランジスタについても同様である。酸化物半導体ＴＦＴを用いることにより、良好な表示品位を保持しつつ、液晶パネル４００を駆動する回数を大幅に削減し、液晶表示装置の消費電力を大幅に削減することができる。なお、アモルファスシリコンを有する薄膜トランジスタやエッチストップ型の酸化物半導体ＴＦＴは閾値シフトを生じやすい。従って、有効性の観点では、アモルファスシリコンを有する薄膜トランジスタやエッチストップ型の酸化物半導体ＴＦＴを採用している場合の方がより効果が得られる。

図７は、チャネルエッチ型ＴＦＴの構成を示す図である。図７に示すように、チャネルエッチ型ＴＦＴは、基板４１１上にゲート電極４１２，ゲート絶縁膜４１３，酸化物半導体層４１４，ソース電極４１５およびドレイン電極４１６を積層し、その上に保護膜４１７を形成した構造を有する。酸化物半導体層４１４のうちゲート電極４１２の上方の部分は、チャネル領域として機能する。チャネルエッチ型ＴＦＴでは、チャネル領域上にエッチストップ層が形成されておらず、ソース電極４１５およびドレイン電極４１６のチャネル側の端部下面は、酸化物半導体層４１４の上面と接するように配置されている。チャネルエッチ型ＴＦＴは、例えば、酸化物半導体層４１４上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。

一方、エッチストップ型ＴＦＴでは、チャネル領域上にエッチストップ層が形成されている。ソース電極およびドレイン電極のチャネル側の端部下面は、例えばエッチストップ層上に位置する。エッチストップ型ＴＦＴは、例えば、酸化物半導体層のうちチャネル領域となる部分を覆うエッチストップ層を形成した後、酸化物半導体層およびエッチストップ層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。

次に、酸化物半導体について説明する。酸化物半導体層に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。

酸化物半導体層は、２層以上の積層構造を有していてもよい。酸化物半導体層が積層構造を有する場合には、酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、酸化物半導体層は、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、酸化物半導体層は、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。

非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法や、積層構造を有する酸化物半導体層の構成などについては、例えば日本の特開２０１４−７３９９号公報に記載されている。参考のために、日本の特開２０１４−７３９９号公報の開示内容のすべてを本明細書に援用する。

酸化物半導体層は、例えば、Ｉｎ（インジウム）、Ｇａ（ガリウム）およびＺｎ（亜鉛）のうち少なくとも１種の金属元素を含んでいてもよい。本実施形態では、酸化物半導体層は、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、Ｉｎ、Ｇａ、Ｚｎの三元系酸化物である。Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されない。例えば、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等の割合を採用することができる。このような酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む酸化物半導体膜から形成され得る。

Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、アモルファスであってもよいし、結晶質であってもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を採用することが好ましい。

なお、結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体の結晶構造は、例えば、日本の特開２０１４−７３９９号公報、日本の特開２０１２−１３４４７５号公報、日本の特開２０１４−２０９７２７号公報などに開示されている。参考のために、日本の特開２０１２−１３４４７５号公報および日本の特開２０１４−２０９７２７号公報の開示内容のすべてを本明細書に援用する。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ−ＳｉＴＦＴに比べて２０倍を超える移動度）および低いリーク電流（ａ−ＳｉＴＦＴに比べ１００分の１未満のリーク電流）を有する。

酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。酸化物半導体層は、例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系半導体（例えばＩｎ₂Ｏ₃−ＳｎＯ₂−ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでいてもよい。Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層は、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ａｌ−Ｓｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｏ系半導体、Ｉｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｔｉ−Ｏ系半導体、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｏ系半導体、Ｚｒ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ系半導体などを含んでいてもよい。ここで、Ａｌはアルミニウム、Ｔｉはチタン、Ｃｄはカドミウム、Ｇｅはゲルマニウム、Ｐｂは鉛、Ｍｇはマグネシウム、Ｚｒはジルコニウム、Ｈｆはハフニウムを表している。

＜１．３ ゲートドライバの構成および動作＞
次に、図８〜図１２を参照しつつ、本実施形態におけるゲートドライバ５００の構成および動作の概要について説明する。図８に示すように、ゲートドライバ５００は複数段からなるシフトレジスタ５１０によって構成されている。表示部４１０に形成されているｉ本のゲートバスラインＧＬ（１）〜ＧＬ（ｉ）と１対１で対応するように、シフトレジスタ５１０の各段が設けられている。すなわち、シフトレジスタ５１０にはｉ個の単位回路５（１）〜５（ｉ）が含まれている。

図９は、ゲートドライバ５００内のシフトレジスタ５１０の構成を示すブロック図である。上述したように、このシフトレジスタ５１０はｉ個の単位回路５（１）〜５（ｉ）で構成されている。なお、図９には、（ｎ−３）段目から（ｎ＋４）段目までの単位回路５（ｎ−３）〜５（ｎ＋４）を示している。以下においては、ｉ個の単位回路５（１）〜５（ｉ）を互いに区別する必要がない場合、単位回路には符号５を付す。

単位回路５には、クロック信号ＣＫ１を受け取るための入力端子と、クロック信号ＣＫ２を受け取るための入力端子と、クロック信号ＣＫ３を受け取るための入力端子と、クリア信号ＣＬＲを受け取るための入力端子と、セット信号Ｓを受け取るための入力端子と、リセット信号Ｒを受け取るための入力端子と、出力信号Ｑを出力するための出力端子と、出力信号Ｇを出力するための出力端子とが設けられている。なお、単位回路５には、ローレベルの直流電源電位ＶＳＳ用の入力端子も設けられている（図９では不図示）。

シフトレジスタ５１０には、ゲートクロック信号ＧＣＫとして、図１０に示すような波形の８相のクロック信号（クロック信号ＣＫＡ，クロック信号ＣＫＢ，クロック信号ＣＫＣ，クロック信号ＣＫＤ，クロック信号ＣＫＥ，クロック信号ＣＫＦ，クロック信号ＣＫＧ，クロック信号ＣＫＨ）が与えられる。例えば、ｎ段目の単位回路５（ｎ）については、クロック信号ＣＫＡがクロック信号ＣＫ１として与えられ、クロック信号ＣＫＨがクロック信号ＣＫ２として与えられ、クロック信号ＣＫＣがクロック信号ＣＫ３として与えられる。また、例えば、（ｎ＋１）段目の単位回路５（ｎ＋１）については、クロック信号ＣＫＣがクロック信号ＣＫ１として与えられ、クロック信号ＣＫＡがクロック信号ＣＫ２として与えられ、クロック信号ＣＫＥがクロック信号ＣＫ３として与えられる。以上のように、連続する２つの単位回路に着目すると、後続の単位回路には、先行する単位回路に与えられる３つのクロック信号と比べてそれぞれ位相が４５度遅れた３つのクロック信号が与えられる。また、各単位回路５に与えられる３つのクロック信号に関し、クロック信号ＣＫ２の位相はクロック信号ＣＫ１の位相よりも４５度進んでおり、クロック信号ＣＫ３の位相はクロック信号ＣＫ１の位相よりも４５度遅れている。なお、本実施形態においては、８相のクロック信号のオンデューティ（デューティ比）は８分の２となっている。また、クリア信号ＣＬＲについては、全ての単位回路５（１）〜５（ｉ）に共通的に与えられる。

また、図１１に示すように、任意の段（ここではｎ段目とする）の単位回路５（ｎ）について、２段前の段の単位回路５（ｎ−２）から出力される出力信号Ｑ（ｎ−２）がセット信号Ｓとして与えられ、３段後の段の単位回路５（ｎ＋３）から出力される出力信号Ｑ（ｎ＋３）がリセット信号Ｒとして与えられる。但し、１段目の単位回路５（１）および２段目の単位回路５（２）については、ゲートスタートパルス信号ＧＳＰがセット信号Ｓとして与えられる。また、図１１に示すように、任意の段の単位回路５（ｎ）から出力される出力信号Ｑは、リセット信号Ｒとして３段前の段の単位回路５（ｎ−３）に与えられるとともにセット信号Ｓとして２段後の段の単位回路５（ｎ＋２）に与えられ、任意の段の単位回路５（ｎ）から出力される出力信号Ｇは、走査信号ＧＯＵＴ（ｎ）としてゲートバスラインＧＬ（ｎ）に与えられる。

以上のような構成において、シフトレジスタ５１０の１段目の単位回路５（１）および２段目の単位回路５（２）にセット信号Ｓとしてのゲートスタートパルス信号ＧＳＰのパルスが与えられると、８相のクロック信号のクロック動作に基づいて、各単位回路５から出力される出力信号Ｑに含まれるシフトパルスが１段目の単位回路５（１）からｉ段目の単位回路５（ｉ）へと順次に転送される。そして、このシフトパルスの転送に応じて、各単位回路５から出力される出力信号Ｇが順次にハイレベルとなる。これにより、図１２に示すような波形の走査信号ＧＯＵＴが、表示部４１０内のゲートバスラインＧＬに与えられる。

＜１．４ 単位回路の構成＞
図１３は、本実施形態における単位回路５の構成（シフトレジスタ５１０の一段分の構成）を示す回路図である。図１３に示すように、この単位回路５は、１４個の薄膜トランジスタＭ１，Ｍ２，Ｍ５，Ｍ６，Ｍ６Ｚ，Ｍ７，Ｍ８，Ｍ９，Ｍ１０，Ｍ１０Ａ，Ｍ１２，Ｍ１２Ａ，Ｍ１４，およびＭ１４Ａと、１個のキャパシタＣＡＰとを備えている。また、この単位回路５は、ローレベルの直流電源電位ＶＳＳ用の入力端子のほか、６個の入力端子５１〜５６および２個の出力端子（出力ノード）５８，５９を有している。ここで、セット信号Ｓを受け取る入力端子には符号５１を付し、リセット信号Ｒを受け取る入力端子には符号５２を付し、クロック信号ＣＫ１を受け取る入力端子には符号５３を付し、クロック信号ＣＫ２を受け取る入力端子には符号５４を付し、クロック信号ＣＫ３を受け取る入力端子には符号５５を付し、クリア信号ＣＬＲを受け取る入力端子には符号５６を付している。また、出力信号Ｑを出力するための出力端子には符号５８を付し、出力信号Ｇを出力するための出力端子には符号５９を付している。なお、単位回路５内の薄膜トランジスタＭ１，Ｍ２，Ｍ５，Ｍ６，Ｍ６Ｚ，Ｍ７，Ｍ８，Ｍ９，Ｍ１０，Ｍ１０Ａ，Ｍ１２，Ｍ１２Ａ，Ｍ１４，およびＭ１４Ａは、上述した画素形成部４内の薄膜トランジスタ４１（図４参照）と同じ種類の薄膜トランジスタ（例えば、酸化インジウムガリウム亜鉛を含む薄膜トランジスタ）で実現される。

次に、この単位回路５内における構成要素間の接続関係について説明する。薄膜トランジスタＭ１のソース端子，薄膜トランジスタＭ２のドレイン端子，薄膜トランジスタＭ６のゲート端子，薄膜トランジスタＭ８のドレイン端子，薄膜トランジスタＭ９のドレイン端子，薄膜トランジスタＭ１０のゲート端子，薄膜トランジスタＭ１０Ａのゲート端子，およびキャパシタＣＡＰの一端は出力制御ノードＮＡを介して互いに接続されている。薄膜トランジスタＭ５のソース端子，薄膜トランジスタＭ６のドレイン端子，薄膜トランジスタＭ６Ｚのドレイン端子，薄膜トランジスタＭ７のドレイン端子，薄膜トランジスタＭ８のゲート端子，薄膜トランジスタＭ１４のゲート端子，および薄膜トランジスタＭ１４Ａのゲート端子は安定化ノードＮＢを介して互いに接続されている。

薄膜トランジスタＭ１については、ゲート端子およびドレイン端子は入力端子５１に接続され（すなわち、ダイオード接続となっている）、ソース端子は出力制御ノードＮＡに接続されている。薄膜トランジスタＭ２については、ゲート端子は入力端子５６に接続され、ドレイン端子は出力制御ノードＮＡに接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ５については、ゲート端子およびドレイン端子は入力端子５４に接続され（すなわち、ダイオード接続となっている）、ソース端子は安定化ノードＮＢに接続されている。薄膜トランジスタＭ６については、ゲート端子は出力制御ノードＮＡに接続され、ドレイン端子は安定化ノードＮＢに接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ６Ｚについては、ゲート端子は入力端子５１に接続され、ドレイン端子は安定化ノードＮＢに接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。

薄膜トランジスタＭ７については、ゲート端子は入力端子５５に接続され、ドレイン端子は安定化ノードＮＢに接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ８については、ゲート端子は安定化ノードＮＢに接続され、ドレイン端子は出力制御ノードＮＡに接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ９については、ゲート端子は入力端子５２に接続され、ドレイン端子は出力制御ノードＮＡに接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ１０については、ゲート端子は出力制御ノードＮＡに接続され、ドレイン端子は入力端子５３に接続され、ソース端子は出力端子５８に接続されている。薄膜トランジスタＭ１０Ａについては、ゲート端子は出力制御ノードＮＡに接続され、ドレイン端子は入力端子５３に接続され、ソース端子は出力端子５９に接続されている。

薄膜トランジスタＭ１２については、ゲート端子は入力端子５６に接続され、ドレイン端子は出力端子５８に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ１２Ａについては、ゲート端子は入力端子５６に接続され、ドレイン端子は出力端子５９に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ１４については、ゲート端子は安定化ノードＮＢに接続され、ドレイン端子は出力端子５８に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ１４Ａについては、ゲート端子は安定化ノードＮＢに接続され、ドレイン端子は出力端子５９に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。キャパシタＣＡＰについては、一端は出力制御ノードＮＡに接続され、他端は出力端子５９に接続されている。

なお、キャパシタＣＡＰの他端は、出力端子５８に接続されていても良いが、出力端子５９に接続されている方が好ましい。その理由は次のとおりである。通常動作期間には入力端子５３に与えられるクロック信号ＣＫ１のクロック動作に起因して出力制御ノードＮＡの電位に変動が生じ得るが、より大きな容量を持つ配線にキャパシタＣＡＰの他端を接続しておく方が出力制御ノードＮＡの電位の変動を抑制することができるからである。また、より大きな容量を持つ配線にキャパシタＣＡＰの他端を接続しておく方が、書込動作期間にクロック信号ＣＫ１がローレベルからハイレベルに変化した際に、出力制御ノードＮＡのブーストラップの効果がより安定して得られるからである。

次に、各構成要素のこの単位回路５における機能について説明する。薄膜トランジスタＭ１は、セット信号Ｓがハイレベルになっているときに、出力制御ノードＮＡの電位をハイレベルに向けて変化させる。薄膜トランジスタＭ２は、クリア信号ＣＬＲがハイレベルになっているときに、出力制御ノードＮＡの電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ５は、クロック信号ＣＫ２がハイレベルになっているときに、安定化ノードＮＢの電位をハイレベルに向けて変化させる。薄膜トランジスタＭ６は、出力制御ノードＮＡの電位がハイレベルになっているときに、安定化ノードＮＢの電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ６Ｚは、セット信号Ｓがハイレベルになっているときに、安定化ノードＮＢの電位をＶＳＳ電位に向けて変化させる。

薄膜トランジスタＭ７は、クロック信号ＣＫ３がハイレベルになっているときに、安定化ノードＮＢの電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ８は、安定化ノードＮＢの電位がハイレベルになっているときに、出力制御ノードＮＡの電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ９は、リセット信号Ｒがハイレベルになっているときに、出力制御ノードＮＡの電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ１０は、出力制御ノードＮＡの電位がハイレベルになっているときに、クロック信号ＣＫ１の電位を出力端子５８に与える。薄膜トランジスタＭ１０Ａは、出力制御ノードＮＡの電位がハイレベルになっているときに、クロック信号ＣＫ１の電位を出力端子５９に与える。

薄膜トランジスタＭ１２は、クリア信号ＣＬＲがハイレベルになっているときに、出力端子５８の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ１２Ａは、クリア信号ＣＬＲがハイレベルになっているときに、出力端子５９の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ１４は、安定化ノードＮＢの電位がハイレベルになっているときに、出力端子５８の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ１４Ａは、安定化ノードＮＢの電位がハイレベルになっているときに、出力端子５９の電位をＶＳＳ電位に向けて変化させる。キャパシタＣＡＰは、書込動作期間中に出力制御ノードＮＡの電位をハイレベルに維持するための補償容量として機能する。

なお、本実施形態においては、薄膜トランジスタＭ１０，Ｍ１０Ａによって出力制御トランジスタが実現され、薄膜トランジスタＭ８，Ｍ１４，およびＭ１４Ａによって安定化トランジスタが実現されている。また、薄膜トランジスタＭ８によって出力制御ノード安定化トランジスタが実現され、薄膜トランジスタＭ１４，Ｍ１４Ａによって出力ノード安定化トランジスタが実現されている。さらに、薄膜トランジスタＭ１によって出力制御ノードセット部が実現され、薄膜トランジスタＭ５，Ｍ６，Ｍ６Ｚ，Ｍ７，Ｍ８，Ｍ１４，およびＭ１４Ａによってターゲットノード制御部５１２が実現され、薄膜トランジスタＭ５，Ｍ６，Ｍ６Ｚ，およびＭ７によって安定化ノード制御部が実現されている。

ところで、本実施形態においては、単位回路５は表示部４１０内（すなわち画素領域内）に形成される。これに関し、画素間の開口率の差が小さくなるよう、各単位回路５に含まれる薄膜トランジスタ（ＴＦＴ）やキャパシタは、模式的には図１４に示すように、複数の画素形成部４に分散して配置される。また、画素間の開口率の差が小さくなるよう、画素形成部４には必要に応じてダミー配線が設けられる。これらの点については、国際公開２０１０／０６７６４１号パンフレットに開示されている。

＜１．５ 単位回路の動作＞
次に、本実施形態における単位回路５の動作について説明する。ここでは、ｎ段目の単位回路５（ｎ）に着目する。まず、図１，図９，図１３，および図１５を参照しつつ、書込動作期間の動作について説明する。図１は、液晶表示装置の動作期間中の全体の信号波形図である。図１５は、書込動作期間における動作について説明するための信号波形図である。なお、図１５に関し、Ｍ１，Ｍ５，Ｍ６，Ｍ６Ｚ，Ｍ７，Ｍ８，Ｍ９，Ｍ１０，Ｍ１０Ａ，Ｍ１４，およびＭ１４Ａの波形は、薄膜トランジスタがオン状態であるかオフ状態であるかを示している。

時点ｔ００になると、セット信号Ｓ（出力信号Ｑ（ｎ−２））がローレベルからハイレベルに変化する。薄膜トランジスタＭ１は図１３に示すようにダイオード接続となっているので、このセット信号Ｓのパルスによって薄膜トランジスタＭ１はオン状態となり、キャパシタＣＡＰが充電される。これにより、出力制御ノードＮＡの電位が上昇し、薄膜トランジスタＭ６，Ｍ１０，およびＭ１０Ａがオン状態となる。また、セット信号Ｓのパルスによって薄膜トランジスタＭ６Ｚはオン状態となる。薄膜トランジスタＭ６，Ｍ６Ｚがオン状態となることによって、安定化ノードＮＢの電位はＶＳＳ電位へと引き込まれる。ここで、時点ｔ００〜時点ｔ０２の期間中、クロック信号ＣＫＡ（ＣＫ１）はローレベルとなっている。このため、この期間中、出力信号Ｑ，Ｇはローレベルで維持される。また、時点ｔ００〜時点ｔ０２の期間中、リセット信号Ｒ（出力信号Ｑ（ｎ＋３）），クリア信号ＣＬＲ，および安定化ノードＮＢの電位はローレベルとなっているので、薄膜トランジスタＭ９，Ｍ２，およびＭ８はオフ状態で維持される。このため、この期間中に出力制御ノードＮＡの電位が低下することはない。

時点ｔ０１になると、クロック信号ＣＫＨ（ＣＫ２）がローレベルからハイレベルに変化する。このため、薄膜トランジスタＭ５はオン状態となる。このとき、上述したように薄膜トランジスタＭ６，Ｍ６Ｚがオン状態となっているので、薄膜トランジスタＭ５がオフ状態からオン状態に変化しても安定化ノードＮＢの電位はローレベルで維持される。

時点ｔ０２になると、クロック信号ＣＫＡ（ＣＫ１）がローレベルからハイレベルに変化する。このとき、薄膜トランジスタＭ１０，Ｍ１０Ａはオン状態となっているので、入力端子５３の電位の上昇とともに出力端子５８，５９の電位も上昇する。ここで、図１３に示すように出力制御ノードＮＡ−出力端子５９間にはキャパシタＣＡＰが設けられているので、出力端子５９の電位の上昇とともに出力制御ノードＮＡの電位も上昇する（出力制御ノードＮＡがブートストラップされる）。その結果、薄膜トランジスタＭ１０，Ｍ１０Ａのゲート端子には大きな電圧が印加され、出力信号Ｑ，Ｇの電位（出力端子５８，５９の電位）がクロック信号ＣＫＡ（ＣＫ１）のハイレベルの電位にまで上昇する。ここで、時点ｔ０２〜時点ｔ０４の期間中、リセット信号Ｒはローレベルとなっているので、薄膜トランジスタＭ９はオフ状態で維持される。また、この期間中、クリア信号ＣＬＲはローレベルとなっているので、薄膜トランジスタＭ２，Ｍ１２，およびＭ１２Ａはオフ状態で維持される。さらに、この期間中、安定化ノードＮＢの電位はローレベルとなっているので、薄膜トランジスタＭ８，Ｍ１４，およびＭ１４Ａはオフ状態で維持される。以上より、時点ｔ０２〜時点ｔ０４の期間中に出力制御ノードＮＡの電位，出力信号Ｑの電位，および出力信号Ｇの電位が低下することはない。

時点ｔ０３になると、クロック信号ＣＫＣ（ＣＫ３）がローレベルからハイレベルに変化する。このため、薄膜トランジスタＭ７はオン状態となる。これにより、安定化ノードＮＢの電位はＶＳＳ電位へと引き込まれる。

時点ｔ０４になると、クロック信号ＣＫＡ（ＣＫ１）がハイレベルからローレベルに変化する。これにより、入力端子５３の電位の低下とともに出力端子５８，５９の電位（出力信号Ｑ，Ｇの電位）は低下する。出力端子５９の電位が低下すると、キャパシタＣＡＰを介して、出力制御ノードＮＡの電位も低下する。

時点ｔ０５になると、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、出力制御ノードＮＡの電位はローレベルとなる。

以上のような動作が各単位回路５で行われることによって、この液晶表示装置に設けられている複数本のゲートバスラインＧＬ（１）〜ＧＬ（ｉ）が順次に選択状態となり、１行ずつ画素容量への書き込みが行われる。

次に、図１，図９，図１３，および図１６を参照しつつ、通常動作期間の動作について説明する。図１６は、通常動作期間の動作について説明するための信号波形図である。通常動作期間には、クロック信号ＣＫＨ（ＣＫ２）がローレベルからハイレベルに変化することによって、薄膜トランジスタＭ５がオン状態となって安定化ノードＮＢの電位がローレベルからハイレベルに変化する。また、通常動作期間には、クロック信号ＣＫＣ（ＣＫ３）がローレベルからハイレベルに変化することによって、薄膜トランジスタＭ７がオン状態となって安定化ノードＮＢの電位がハイレベルからローレベルに変化する。このように、通常動作期間中、安定化ノードＮＢの電位は所定期間毎にハイレベルとなる。ところで、通常動作期間中、クロック信号ＣＫＡ（ＣＫ１）は所定期間毎にローレベルからハイレベルに変化する。従って、例えば図１６における時点ｔ１１や時点ｔ１２に、薄膜トランジスタＭ１０，Ｍ１０Ａの寄生容量に起因して、出力制御ノードＮＡの電位に変動が生じ得る。すなわち、通常動作期間中、所定期間毎に、出力制御ノードＮＡの電位が浮いた状態となり得る。また、これに起因して、薄膜トランジスタＭ１０，Ｍ１０Ａにリーク電流が流れて出力信号Ｑ，Ｇの電位に変動が生じ得る。しかしながら、安定化ノードＮＢの電位がハイレベルとなっている期間には、薄膜トランジスタＭ８，Ｍ１４，およびＭ１４Ａはオン状態となる。これにより、出力制御ノードＮＡの電位，出力信号Ｑの電位，および出力信号Ｇの電位はＶＳＳ電位へと引き込まれる。以上より、通常動作期間中、クロック信号ＣＫＡ（ＣＫ１）のクロック動作に起因するノイズが生じても、出力制御ノードＮＡの電位，出力信号Ｑの電位，および出力信号Ｇの電位はＶＳＳ電位で維持される。

なお、クリア信号ＣＬＲは、例えば垂直帰線期間や装置の起動直後にハイレベルとされる。クリア信号ＣＬＲがハイレベルになると、全ての単位回路５において、薄膜トランジスタＭ２，Ｍ１２，Ｍ１２Ａがオン状態となる。これにより、全ての単位回路５において、出力制御ノードＮＡの電位，出力信号Ｑの電位，および出力信号Ｇの電位がＶＳＳ電位へと引き込まれる。このようにクリア信号を用いることによって、回路動作の安定性を高めることができる。

＜１．６ 効果＞
本実施形態によれば、通常動作期間には、所定期間毎に、安定化ノードＮＢの電位がハイレベルとなって薄膜トランジスタＭ８，Ｍ１４，Ｍ１４Ａがオン状態となる。これにより、通常動作期間には、所定期間毎に、出力制御ノードＮＡの電位，出力信号Ｑの電位，および出力信号Ｇの電位がＶＳＳ電位へと引き込まれる。その結果、クロック信号のクロック動作に起因する異常動作の発生が防止される。ここで、本実施形態においては、ゲートドライバ５００を構成するシフトレジスタ５１０を動作させるためのクロック信号として８相のクロック信号が採用されており、当該８相のクロック信号のオンデューティ（デューティ比）は８分の２となっている。また、安定化ノードＮＢの電位をハイレベルからローレベルに変化させるクロック信号ＣＫＣ（ＣＫ３）の位相は、安定化ノードＮＢの電位をローレベルからハイレベルに変化させるクロック信号ＣＫＨ（ＣＫ２）の位相よりも９０度だけ遅れている。以上より、安定化ノードＮＢの電位がハイレベルとなる期間は、装置の動作期間のうちのほぼ４分の１の期間となる。これに対して、従来の構成（図４６に示した構成）においては、装置の動作期間のうちのほぼ半分の期間に安定化ノードＮＢの電位がハイレベルとなっていた。このように、本実施形態によれば、安定化ノードＮＢの電位がハイレベルとなる期間の長さが従来よりも短くなる。従って、出力制御ノードＮＡの電位をＶＳＳ電位に引き込むことに寄与する薄膜トランジスタＭ８の閾値シフトの発生が抑制される。以上より、本実施形態によれば、ゲートバスラインＧＬの駆動に関して、従来よりも長期動作に対する信頼性を高めることが可能となる。

＜１．７ 変形例＞
上記第１の実施形態においては、シフトレジスタ５１０内の単位回路５の構成には図１３に示す構成が採用されていた。しかしながら、本発明はこれに限定されず、例えば以下の第１〜第３の変形例における構成を採用することもできる。なお、後述する第２〜第５の実施形態についても、第１〜第３の変形例と同様の構成を適用することができる。

＜１．７．１ 第１の変形例＞
図１７は、上記第１の実施形態の第１の変形例における単位回路５の構成（シフトレジスタ５１０の一段分の構成）を示す回路図である。本変形例においては、上記第１の実施形態とは異なり、単位回路５にはクリア信号ＣＬＲによって制御される薄膜トランジスタ（薄膜トランジスタＭ２，薄膜トランジスタＭ１２，および薄膜トランジスタＭ１２Ａ）が設けられていない。このため、回路動作の安定性については上記第１の実施形態よりも劣るが、回路素子の数を少なくすることができるので、コスト低減や装置の小型化を図ることが可能となる。

＜１．７．２ 第２の変形例＞
図１８は、上記第１の実施形態の第２の変形例における単位回路５の構成（シフトレジスタ５１０の一段分の構成）を示す回路図である。上記第１の実施形態においては、薄膜トランジスタＭ１４，Ｍ１４Ａのゲート端子は、安定化ノードＮＢに接続されていた。これに対して、本変形例においては、薄膜トランジスタＭ１４，Ｍ１４Ａのゲート端子は、クロック信号ＣＫ４用の入力端子５７に接続されている。そして、ｎ段目の単位回路５（ｎ）において、例えばクロック信号ＣＫＥがクロック信号ＣＫ４として与えられるようにすれば良い。このように、薄膜トランジスタＭ１４，Ｍ１４Ａの状態をクロック信号によって直接的に制御するようにしても良い。

＜１．７．３ 第３の変形例＞
図１９は、上記第１の実施形態の第３の変形例における単位回路５の構成（シフトレジスタ５１０の一段分の構成）を示す回路図である。上記第１の実施形態においては、出力信号Ｑと出力信号Ｇとは別々の出力端子から出力されていた。これに対して、本変形例においては、出力信号Ｑと出力信号Ｇとは同じ出力端子から出力される。換言すれば、他の段の動作を制御するための信号とゲートバスラインに与えられる走査信号とが１つの信号として１つの出力端子５８から出力される。このような構成が採用されている場合にも本発明を適用することができる。

＜２．第２の実施形態＞
本発明の第２の実施形態について説明する。全体構成および使用される薄膜トランジスタについては、上記第１の実施形態と同様であるので説明を省略する（図２〜図７を参照）。なお、本実施形態においても、シフトレジスタ５１０には８相のクロック信号が与えられる。以下、上記第１の実施形態と異なる点を中心に説明する。

＜２．１ ゲートドライバの構成＞
図２０は、本実施形態におけるゲートドライバ５００内のシフトレジスタ５１０の構成を示すブロック図である。各単位回路５に与えられるクロック信号に関し、上記第１の実施形態においては、クロック信号ＣＫ２の位相はクロック信号ＣＫ１の位相よりも４５度進んでいた。これに対して、本実施形態においては、クロック信号ＣＫ２の位相はクロック信号ＣＫ１の位相よりも９０度進んでいる。従って、例えば、ｎ段目の単位回路５（ｎ）については、図２１に示すように、クロック信号ＣＫＡがクロック信号ＣＫ１として与えられ、クロック信号ＣＫＦがクロック信号ＣＫ２として与えられ、クロック信号ＣＫＣがクロック信号ＣＫ３として与えられる。また、上記第１の実施形態においては、各段（各単位回路５）には、２段前の段から出力される出力信号Ｑがセット信号Ｓとして与えられ、３段後の段から出力される出力信号Ｑがリセット信号Ｒとして与えられていた。これに対して、本実施形態においては、各段（各単位回路５）には、３段前の段から出力される出力信号Ｑがセット信号Ｓとして与えられ、４段後の段から出力される出力信号Ｑがリセット信号Ｒとして与えられる。すなわち、図２１に示すように、任意の段（ここではｎ段目とする）の単位回路５（ｎ）について、３段前の段の単位回路５（ｎ−３）から出力される出力信号Ｑ（ｎ−３）がセット信号Ｓとして与えられ、４段後の段の単位回路５（ｎ＋４）から出力される出力信号Ｑ（ｎ＋４）がリセット信号Ｒとして与えられる。また、図２１に示すように、任意の段の単位回路５（ｎ）から出力される出力信号Ｑは、リセット信号Ｒとして４段前の段の単位回路５（ｎ−４）に与えられるとともにセット信号Ｓとして３段後の段の単位回路５（ｎ＋３）に与えられ、任意の段の単位回路５（ｎ）から出力される出力信号Ｇは、走査信号ＧＯＵＴ（ｎ）としてゲートバスラインＧＬ（ｎ）に与えられる。なお、単位回路５の内部の構成については、上記第１の実施形態と同様、図１３に示す構成が採用されている。

＜２．２ 単位回路の動作＞
次に、本実施形態における単位回路５の動作について説明する。ここでも、ｎ段目の単位回路５（ｎ）に着目する。まず、図１３，図２０，図２２，および図２３を参照しつつ、書込動作期間の動作について説明する。図２２は、液晶表示装置の動作期間中の全体の信号波形図である。図２３は、書込動作期間における動作について説明するための信号波形図である。なお、本実施形態においては、８相のクロック信号のオンデューティ（デューティ比）は８分の３となっている。

時点ｔ２０になると、セット信号Ｓ（出力信号Ｑ（ｎ−３））がローレベルからハイレベルに変化する。このため、薄膜トランジスタＭ１がオン状態となり、キャパシタＣＡＰが充電される。これにより、出力制御ノードＮＡの電位が上昇し、薄膜トランジスタＭ６，Ｍ１０，およびＭ１０Ａがオン状態となる。また、セット信号Ｓのパルスによって薄膜トランジスタＭ６Ｚはオン状態となる。薄膜トランジスタＭ６，Ｍ６Ｚがオン状態となることによって、安定化ノードＮＢの電位はＶＳＳ電位へと引き込まれる。ここで、時点ｔ２０〜時点ｔ２３の期間には、上記第１の実施形態における時点ｔ００〜時点ｔ０２の期間と同様、出力制御ノードＮＡの電位が低下することはない。

時点ｔ２１になると、クロック信号ＣＫＦ（ＣＫ２）がローレベルからハイレベルに変化する。このため、薄膜トランジスタＭ５はオン状態となる。このとき、薄膜トランジスタＭ６，Ｍ６Ｚがオン状態となっているので、薄膜トランジスタＭ５がオフ状態からオン状態に変化しても安定化ノードＮＢの電位はローレベルで維持される。時点ｔ２２になると、クロック信号ＣＫＨがローレベルからハイレベルに変化する。この単位回路５（ｎ）にはクロック信号ＣＫＨは与えられないので、時点ｔ２２には単位回路５（ｎ）の内部状態に変化は生じない。

時点ｔ２３になると、クロック信号ＣＫＡ（ＣＫ１）がローレベルからハイレベルに変化する。これにより、上記第１の実施形態における時点ｔ０２と同様にして、薄膜トランジスタＭ１０，Ｍ１０Ａのゲート端子に大きな電圧が印加され、出力信号Ｑ，Ｇの電位（出力端子５８，５９の電位）がクロック信号ＣＫＡ（ＣＫ１）のハイレベルの電位にまで上昇する。ここで、時点ｔ２３〜時点ｔ２６の期間には、上記第１の実施形態における時点ｔ０２〜時点ｔ０４の期間と同様、出力制御ノードＮＡの電位，出力信号Ｑの電位，および出力信号Ｇの電位が低下することはない。

時点ｔ２４になると、クロック信号ＣＫＣ（ＣＫ３）がローレベルからハイレベルに変化する。このため、薄膜トランジスタＭ７はオン状態となる。これにより、安定化ノードＮＢの電位はＶＳＳ電位へと引き込まれる。時点ｔ２５になると、クロック信号ＣＫＥがローレベルからハイレベルに変化する。この単位回路５（ｎ）にはクロック信号ＣＫＥは与えられないので、時点ｔ２５には単位回路５（ｎ）の内部状態に変化は生じない。

時点ｔ２６になると、クロック信号ＣＫＡ（ＣＫ１）がハイレベルからローレベルに変化する。これにより、入力端子５３の電位の低下とともに出力端子５８，５９の電位（出力信号Ｑ，Ｇの電位）は低下する。出力端子５９の電位が低下すると、キャパシタＣＡＰを介して、出力制御ノードＮＡの電位も低下する。

時点ｔ２７になると、リセット信号Ｒ（出力信号Ｑ（ｎ＋４））がローレベルからハイレベルに変化する。これにより、出力制御ノードＮＡの電位はローレベルとなる。

以上のような動作が各単位回路５で行われることによって、この液晶表示装置に設けられている複数本のゲートバスラインＧＬ（１）〜ＧＬ（ｉ）が順次に選択状態となり、１行ずつ画素容量への書き込みが行われる。

次に、図１３，図２０，図２２，および図２４を参照しつつ、通常動作期間の動作について説明する。図２４は、通常動作期間の動作について説明するための信号波形図である。通常動作期間には、クロック信号ＣＫＦ（ＣＫ２）がローレベルからハイレベルに変化することによって、薄膜トランジスタＭ５がオン状態となって安定化ノードＮＢの電位がローレベルからハイレベルに変化する。また、通常動作期間には、クロック信号ＣＫＣ（ＣＫ３）がローレベルからハイレベルに変化することによって、薄膜トランジスタＭ７がオン状態となって安定化ノードＮＢの電位がハイレベルからローレベルに変化する。このように、通常動作期間中、安定化ノードＮＢの電位は所定期間毎にハイレベルとなる。従って、上記第１の実施形態と同様、通常動作期間中、クロック信号ＣＫＡ（ＣＫ１）のクロック動作に起因するノイズが生じても、出力制御ノードＮＡの電位，出力信号Ｑの電位，および出力信号Ｇの電位はＶＳＳ電位で維持される。

＜２．３ 効果＞
本実施形態においても、上記第１の実施形態と同様、クロック信号のクロック動作に起因する異常動作の発生が防止される。ここで、本実施形態においては、オンデューティ（デューティ比）が８分の３である８相のクロック信号が用いられている。また、安定化ノードＮＢの電位をハイレベルからローレベルに変化させるクロック信号ＣＫＣ（ＣＫ３）の位相は、安定化ノードＮＢの電位をローレベルからハイレベルに変化させるクロック信号ＣＫＦ（ＣＫ２）の位相よりも１３５度だけ遅れている。以上より、安定化ノードＮＢの電位がハイレベルとなる期間は、装置の動作期間のうちのほぼ８分の３の期間となる。これに対して、上述したように、従来の構成においては、装置の動作期間のうちのほぼ半分の期間に安定化ノードＮＢの電位がハイレベルとなっていた。このように、本実施形態によれば、安定化ノードＮＢの電位がハイレベルとなる期間の長さが従来よりも短くなり、出力制御ノードＮＡの電位をＶＳＳ電位に引き込むことに寄与する薄膜トランジスタＭ８の閾値シフトの発生が抑制される。以上より、本実施形態においても、ゲートバスラインＧＬの駆動に関して、従来よりも長期動作に対する信頼性を高めることが可能となる。

＜３．第３の実施形態＞
本発明の第３の実施形態について説明する。全体構成および使用される薄膜トランジスタについては、上記第１の実施形態と同様であるので説明を省略する（図２〜図７を参照）。なお、本実施形態においても、シフトレジスタ５１０には８相のクロック信号が与えられる。以下、上記第１の実施形態と異なる点を中心に説明する。

＜３．１ ゲートドライバの構成＞
図２５は、本実施形態におけるゲートドライバ５００内のシフトレジスタ５１０の構成を示すブロック図である。各単位回路５に与えられるクロック信号に関し、上記第１の実施形態においては、クロック信号ＣＫ２の位相はクロック信号ＣＫ１の位相よりも４５度進んでいた。これに対して、本実施形態においては、クロック信号ＣＫ２の位相はクロック信号ＣＫ１の位相よりも９０度進んでいる。従って、例えば、ｎ段目の単位回路５（ｎ）については、図２６に示すように、クロック信号ＣＫＡがクロック信号ＣＫ１として与えられ、クロック信号ＣＫＦがクロック信号ＣＫ２として与えられ、クロック信号ＣＫＣがクロック信号ＣＫ３として与えられる。セット信号Ｓ，リセット信号Ｒ，出力信号Ｑ，および出力信号Ｇについては、上記第１の実施形態と同様である。なお、単位回路５の内部の構成については、上記第１の実施形態と同様、図１３に示す構成が採用されている。

＜３．２ 単位回路の動作＞
次に、本実施形態における単位回路５の動作について説明する。ここでも、ｎ段目の単位回路５（ｎ）に着目する。まず、図１３，図２５，図２７，および図２８を参照しつつ、書込動作期間の動作について説明する。図２７は、液晶表示装置の動作期間中の全体の信号波形図である。図２８は、書込動作期間における動作について説明するための信号波形図である。なお、本実施形態においては、８相のクロック信号のオンデューティ（デューティ比）は８分の２となっている。

時点ｔ３０になると、セット信号Ｓ（出力信号Ｑ（ｎ−２））がローレベルからハイレベルに変化する。このため、薄膜トランジスタＭ１がオン状態となり、キャパシタＣＡＰが充電される。これにより、出力制御ノードＮＡの電位が上昇し、薄膜トランジスタＭ６，Ｍ１０，およびＭ１０Ａがオン状態となる。また、セット信号Ｓのパルスによって薄膜トランジスタＭ６Ｚはオン状態となる。また、時点ｔ３０には、クロック信号ＣＫＦ（ＣＫ２）がローレベルからハイレベルに変化する。このため、薄膜トランジスタＭ５はオン状態となる。このとき、上述したように薄膜トランジスタＭ６，Ｍ６Ｚがオン状態となっている。従って、薄膜トランジスタＭ５がオフ状態からオン状態に変化しても安定化ノードＮＢの電位はローレベルで維持される。ここで、時点ｔ３０〜時点ｔ３２の期間には、上記第１の実施形態における時点ｔ００〜時点ｔ０２の期間と同様、出力制御ノードＮＡの電位が低下することはない。

時点ｔ３１になると、クロック信号ＣＫＨがローレベルからハイレベルに変化する。この単位回路５（ｎ）にはクロック信号ＣＫＨは与えられないので、時点ｔ３１には単位回路５（ｎ）の内部状態に変化は生じない。

時点ｔ３２になると、クロック信号ＣＫＡ（ＣＫ１）がローレベルからハイレベルに変化する。これにより、上記第１の実施形態における時点ｔ０２と同様にして、薄膜トランジスタＭ１０，Ｍ１０Ａのゲート端子に大きな電圧が印加され、出力信号Ｑ，Ｇの電位（出力端子５８，５９の電位）がクロック信号ＣＫＡ（ＣＫ１）のハイレベルの電位にまで上昇する。ここで、時点ｔ３２〜時点ｔ３４の期間には、上記第１の実施形態における時点ｔ０２〜時点ｔ０４の期間と同様、出力制御ノードＮＡの電位，出力信号Ｑの電位，および出力信号Ｇの電位が低下することはない。

時点ｔ３３になると、クロック信号ＣＫＣ（ＣＫ３）がローレベルからハイレベルに変化する。このため、薄膜トランジスタＭ７はオン状態となる。これにより、安定化ノードＮＢの電位はＶＳＳ電位へと引き込まれる。

時点ｔ３４になると、クロック信号ＣＫＡ（ＣＫ１）がハイレベルからローレベルに変化する。これにより、入力端子５３の電位の低下とともに出力端子５８，５９の電位（出力信号Ｑ，Ｇの電位）は低下する。出力端子５９の電位が低下すると、キャパシタＣＡＰを介して、出力制御ノードＮＡの電位も低下する。

時点ｔ３５になると、リセット信号Ｒ（出力信号Ｑ（ｎ＋３））がローレベルからハイレベルに変化する。これにより、出力制御ノードＮＡの電位はローレベルとなる。

以上のような動作が各単位回路５で行われることによって、この液晶表示装置に設けられている複数本のゲートバスラインＧＬ（１）〜ＧＬ（ｉ）が順次に選択状態となり、１行ずつ画素容量への書き込みが行われる。

次に、図１３，図２５，図２７，および図２９を参照しつつ、通常動作期間の動作について説明する。図２９は、通常動作期間の動作について説明するための信号波形図である。通常動作期間には、クロック信号ＣＫＦ（ＣＫ２）がローレベルからハイレベルに変化することによって、薄膜トランジスタＭ５がオン状態となって安定化ノードＮＢの電位がローレベルからハイレベルに変化する。また、通常動作期間には、クロック信号ＣＫＣ（ＣＫ３）がローレベルからハイレベルに変化することによって、薄膜トランジスタＭ７がオン状態となって安定化ノードＮＢの電位がハイレベルからローレベルに変化する。このように、通常動作期間中、安定化ノードＮＢの電位は所定期間毎にハイレベルとなる。従って、上記第１の実施形態と同様、通常動作期間中、クロック信号ＣＫＡ（ＣＫ１）のクロック動作に起因するノイズが生じても、出力制御ノードＮＡの電位，出力信号Ｑの電位，および出力信号Ｇの電位はＶＳＳ電位で維持される。

＜３．３ 効果＞
本実施形態においても、上記第１の実施形態と同様、クロック信号のクロック動作に起因する異常動作の発生が防止される。また、本実施形態によれば、上記第２の実施形態と同様、安定化ノードＮＢの電位がハイレベルとなる期間は、装置の動作期間のうちのほぼ８分の３の期間となる。以上より、本実施形態においても、ゲートバスラインＧＬの駆動に関して、従来よりも長期動作に対する信頼性を高めることが可能となる。

＜４．第４の実施形態＞
本発明の第４の実施形態について説明する。全体構成および使用される薄膜トランジスタについては、上記第１の実施形態と同様であるので説明を省略する（図２〜図７を参照）。なお、本実施形態においても、シフトレジスタ５１０には８相のクロック信号が与えられる。以下、上記第１の実施形態と異なる点を中心に説明する。

＜４．１ ゲートドライバの構成＞
本実施形態においては、シフトレジスタ５１０を動作させるためのゲートクロック信号ＧＣＫとして、上記第１の実施形態と同様の８相のクロック信号が用いられる。それら８相のクロック信号についての各単位回路５への与えられ方は上記第１の実施形態と同様である。従って、例えば、ｎ段目の単位回路５（ｎ）については、クロック信号ＣＫＡがクロック信号ＣＫ１として与えられ、クロック信号ＣＫＨがクロック信号ＣＫ２として与えられ、クロック信号ＣＫＣがクロック信号ＣＫ３として与えられる。また、連続する２つの単位回路に着目すると、後続の単位回路には、先行する単位回路に与えられる３つのクロック信号と比べてそれぞれ位相が４５度遅れた３つのクロック信号が与えられる。

図３０は、シフトレジスタ５１０のｎ段目の単位回路５（ｎ）の入出力信号について説明するための図である。各単位回路５には、上記第１の実施形態における入力信号に加えて、他の段の単位回路５の安定化ノードＮＢの電位を表す３つの制御信号Ｓｉｎ１〜Ｓｉｎ３が入力される。また、各単位回路５からは、上記第１の実施形態における出力信号に加えて、安定化ノードＮＢの電位を表し他の段の単位回路５の動作を制御するための制御信号Ｓｏｕｔが出力される。従って、本実施形態における単位回路５には、上記第１の実施形態における入出力端子（図１１参照）に加えて、制御信号Ｓｉｎ１〜Ｓｉｎ３をそれぞれ受け取るための３つの入力端子と、制御信号Ｓｏｕｔを出力するための出力端子とが設けられている。

図３０に示すように、任意の段（ここではｎ段目とする）の単位回路５（ｎ）について、２段前の段の単位回路５（ｎ−２）から出力される出力信号Ｑ（ｎ−２）がセット信号Ｓとして与えられ、３段後の段の単位回路５（ｎ＋３）から出力される出力信号Ｑ（ｎ＋３）がリセット信号Ｒとして与えられる。但し、１段目の単位回路５（１）および２段目の単位回路５（２）については、ゲートスタートパルス信号ＧＳＰがセット信号Ｓとして与えられる。また、図３０に示すように、任意の段の単位回路５（ｎ）から出力される出力信号Ｑは、リセット信号Ｒとして３段前の段の単位回路５（ｎ−３）に与えられるとともにセット信号Ｓとして２段後の段の単位回路５（ｎ＋２）に与えられ、任意の段の単位回路５（ｎ）から出力される出力信号Ｇは、走査信号ＧＯＵＴ（ｎ）としてゲートバスラインＧＬ（ｎ）に与えられる。

さらに、図３０に示すように、任意の段の単位回路５（ｎ）について、２段前の段の単位回路５（ｎ−２）から出力される制御信号Ｓｏｕｔが制御信号Ｓｉｎ１として与えられ、２段後の段の単位回路５（ｎ＋２）から出力される制御信号Ｓｏｕｔが制御信号Ｓｉｎ２として与えられ、４段後の段の単位回路５（ｎ＋４）から出力される制御信号Ｓｏｕｔが制御信号Ｓｉｎ３として与えられる。さらにまた、図３０に示すように、任意の段の単位回路５（ｎ）から出力される制御信号Ｓｏｕｔは、制御信号Ｓｉｎ１として２段後の段の単位回路５（ｎ＋２）に与えられ、制御信号Ｓｉｎ２として２段前の段の単位回路５（ｎ−２）に与えられ、制御信号Ｓｉｎ３として４段前の段の単位回路５（ｎ−４）に与えられる。

＜４．２ 単位回路の構成＞
図３１は、本実施形態における単位回路５の構成（シフトレジスタ５１０の一段分の構成）を示す回路図である。図３１に示すように、この単位回路５は、上記第１の実施形態で設けられている構成要素（図１３参照）に加えて、９個の薄膜トランジスタＭ８ｂ，Ｍ８ｃ，Ｍ８ｄ，Ｍ１４ｂ，Ｍ１４ｃ，Ｍ１４ｄ，Ｍ１４Ａｂ，Ｍ１４Ａｃ，およびＭ１４Ａｄを備えている。なお、図３１における薄膜トランジスタＭ８ａ，Ｍ１４ａ，およびＭ１４Ａａは、それぞれ、図１３における薄膜トランジスタＭ８，Ｍ１４，およびＭ１４Ａに相当する。また、この単位回路５は、上記第１の実施形態で設けられている入出力端子（図１３参照）に加えて、３個の入力端子６１〜６３および１個の出力端子（出力ノード）６９を有している。ここで、制御信号Ｓｉｎ１を受け取る入力端子には符号６１を付し、制御信号Ｓｉｎ２を受け取る入力端子には符号６２を付し、制御信号Ｓｉｎ３を受け取る入力端子には符号６３を付している。また、制御信号Ｓｏｕｔを出力するための出力端子には符号６９を付している。

入力端子６１は、自段の２段前の段の単位回路５（ｎ−２）内の安定化ノードＮＢに接続されている。入力端子６２は、自段の２段後の段の単位回路５（ｎ＋２）内の安定化ノードＮＢに接続されている。入力端子６３は、自段の４段後の段の単位回路５（ｎ＋４）内の安定化ノードＮＢに接続されている。出力端子６９は、自段の２段後の段の単位回路５（ｎ＋２）内の安定化ノードＮＢ，自段の２段前の段の単位回路５（ｎ−２）内の安定化ノードＮＢ，および自段の４段前の段の単位回路５（ｎ−４）内の安定化ノードＮＢに接続されている。

薄膜トランジスタＭ８ｂについては、ゲート端子は入力端子６１に接続され、ドレイン端子は出力制御ノードＮＡに接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ８ｃについては、ゲート端子は入力端子６２に接続され、ドレイン端子は出力制御ノードＮＡに接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ８ｄについては、ゲート端子は入力端子６３に接続され、ドレイン端子は出力制御ノードＮＡに接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ１４ｂについては、ゲート端子は入力端子６１に接続され、ドレイン端子は出力端子５８に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ１４ｃについては、ゲート端子は入力端子６２に接続され、ドレイン端子は出力端子５８に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ１４ｄについては、ゲート端子は入力端子６３に接続され、ドレイン端子は出力端子５８に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。

薄膜トランジスタＭ１４Ａｂについては、ゲート端子は入力端子６１に接続され、ドレイン端子は出力端子５９に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ１４Ａｃについては、ゲート端子は入力端子６２に接続され、ドレイン端子は出力端子５９に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ１４Ａｄについては、ゲート端子は入力端子６３に接続され、ドレイン端子は出力端子５９に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。なお、安定化ノードＮＢは出力端子６９に接続されている。

薄膜トランジスタＭ８ｂは、制御信号Ｓｉｎ１がハイレベルになっているときに、出力制御ノードＮＡの電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ８ｃは、制御信号Ｓｉｎ２がハイレベルになっているときに、出力制御ノードＮＡの電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ８ｄは、制御信号Ｓｉｎ３がハイレベルになっているときに、出力制御ノードＮＡの電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ１４ｂは、制御信号Ｓｉｎ１がハイレベルになっているときに、出力端子５８の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ１４ｃは、制御信号Ｓｉｎ２がハイレベルになっているときに、出力端子５８の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ１４ｄは、制御信号Ｓｉｎ３がハイレベルになっているときに、出力端子５８の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ１４Ａｂは、制御信号Ｓｉｎ１がハイレベルになっているときに、出力端子５９の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ１４Ａｃは、制御信号Ｓｉｎ２がハイレベルになっているときに、出力端子５９の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ１４Ａｄは、制御信号Ｓｉｎ３がハイレベルになっているときに、出力端子５９の電位をＶＳＳ電位に向けて変化させる。

なお、本実施形態においては、薄膜トランジスタＭ８ｂ，Ｍ８ｃ，Ｍ８ｄ，Ｍ１４ｂ，Ｍ１４ｃ，Ｍ１４ｄ，Ｍ１４Ａｂ，Ｍ１４Ａｃ，およびＭ１４Ａｄによってターゲットノード安定化トランジスタが実現されている。また、薄膜トランジスタＭ８ｂ，Ｍ１４ｂ，およびＭ１４Ａｂによって第１のターゲットノード安定化トランジスタが実現され、薄膜トランジスタＭ８ｃ，Ｍ１４ｃ，およびＭ１４Ａｃによって第２のターゲットノード安定化トランジスタが実現され、薄膜トランジスタＭ８ｄ，Ｍ１４ｄ，およびＭ１４Ａｄによって第３のターゲットノード安定化トランジスタが実現されている。

＜４．３ 単位回路の動作＞
次に、本実施形態における単位回路５の動作について説明する。ここでも、ｎ段目の単位回路５（ｎ）に着目する。まず、図３０，図３１，図３２，および図３３を参照しつつ、書込動作期間の動作について説明する。図３２は、液晶表示装置の動作期間中の全体の信号波形図である。図３３は、書込動作期間における動作について説明するための信号波形図である。なお、本実施形態においては、８相のクロック信号のオンデューティ（デューティ比）は８分の２となっている。

時点ｔ４０になると、セット信号Ｓ（出力信号Ｑ（ｎ−２））がローレベルからハイレベルに変化する。このため、薄膜トランジスタＭ１がオン状態となり、キャパシタＣＡＰが充電される。これにより、出力制御ノードＮＡの電位が上昇し、薄膜トランジスタＭ６，Ｍ１０，およびＭ１０Ａがオン状態となる。また、セット信号Ｓのパルスによって薄膜トランジスタＭ６Ｚはオン状態となる。薄膜トランジスタＭ６，Ｍ６Ｚがオン状態となることによって、安定化ノードＮＢの電位はＶＳＳ電位へと引き込まれる。ここで、時点ｔ４０〜時点ｔ４２の期間中、リセット信号Ｒ（出力信号Ｑ（ｎ＋３）），クリア信号ＣＬＲ，および安定化ノードＮＢの電位はローレベルとなっているので、薄膜トランジスタＭ９，Ｍ２，およびＭ８ａはオフ状態で維持される。また、制御信号Ｓｉｎ１，制御信号Ｓｉｎ２，および制御信号Ｓｉｎ３はローレベルとなっているので、薄膜トランジスタＭ８ｂ，Ｍ８ｃ，およびＭ８ｄはオフ状態で維持される。以上より、時点ｔ４０〜時点ｔ４２の期間中に出力制御ノードＮＡの電位が低下することはない。

時点ｔ４１になると、クロック信号ＣＫＨ（ＣＫ２）がローレベルからハイレベルに変化する。このため、薄膜トランジスタＭ５はオン状態となる。このとき、薄膜トランジスタＭ６，Ｍ６Ｚがオン状態となっているので、薄膜トランジスタＭ５がオフ状態からオン状態に変化しても安定化ノードＮＢの電位はローレベルで維持される。

時点ｔ４２になると、クロック信号ＣＫＡ（ＣＫ１）がローレベルからハイレベルに変化する。これにより、上記第１の実施形態における時点ｔ０２と同様にして、薄膜トランジスタＭ１０，Ｍ１０Ａのゲート端子に大きな電圧が印加され、出力信号Ｑ，Ｇの電位（出力端子５８，５９の電位）がクロック信号ＣＫＡ（ＣＫ１）のハイレベルの電位にまで上昇する。ここで、時点ｔ４２〜時点ｔ４４の期間中、リセット信号Ｒはローレベルとなっているので、薄膜トランジスタＭ９はオフ状態で維持される。また、この期間中、クリア信号ＣＬＲはローレベルとなっているので、薄膜トランジスタＭ２，Ｍ１２，およびＭ１２Ａはオフ状態で維持される。さらに、この期間中、安定化ノードＮＢの電位はローレベルとなっているので、薄膜トランジスタＭ８ａ，Ｍ１４ａ，およびＭ１４Ａａはオフ状態で維持される。さらにまた、この期間中、制御信号Ｓｉｎ１，制御信号Ｓｉｎ２，および制御信号Ｓｉｎ３はローレベルとなっているので、薄膜トランジスタＭ８ｂ，Ｍ８ｃ，Ｍ８ｄ，Ｍ１４ｂ，Ｍ１４ｃ，Ｍ１４ｄ，Ｍ１４Ａｂ，Ｍ１４Ａｃ，およびＭ１４Ａｄはオフ状態で維持される。以上より、時点ｔ４２〜時点ｔ４４の期間中に出力制御ノードＮＡの電位，出力信号Ｑの電位，および出力信号Ｇの電位が低下することはない。

時点ｔ４３になると、クロック信号ＣＫＣ（ＣＫ３）がローレベルからハイレベルに変化する。このため、薄膜トランジスタＭ７はオン状態となる。これにより、安定化ノードＮＢの電位はＶＳＳ電位へと引き込まれる。

時点ｔ４４になると、クロック信号ＣＫＡ（ＣＫ１）がハイレベルからローレベルに変化する。これにより、入力端子５３の電位の低下とともに出力端子５８，５９の電位（出力信号Ｑ，Ｇの電位）は低下する。出力端子５９の電位が低下すると、キャパシタＣＡＰを介して、出力制御ノードＮＡの電位も低下する。

時点ｔ４５になると、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、出力制御ノードＮＡの電位はローレベルとなる。

以上のような動作が各単位回路５で行われることによって、この液晶表示装置に設けられている複数本のゲートバスラインＧＬ（１）〜ＧＬ（ｉ）が順次に選択状態となり、１行ずつ画素容量への書き込みが行われる。

次に、図３０，図３１，図３２，および図３４を参照しつつ、通常動作期間の動作について説明する。図３４は、通常動作期間の動作について説明するための信号波形図である。図３４において、時点ｔ５０〜時点ｔ５４の期間（８相のクロック信号のクロック周期に相当する期間）に着目する。

時点ｔ５０には、クロック信号ＣＫＨ（ＣＫ２）がローレベルからハイレベルに変化することによって、薄膜トランジスタＭ５がオン状態となって安定化ノードＮＢの電位がローレベルからハイレベルに変化する。また、時点ｔ５１には、クロック信号ＣＫＣ（ＣＫ３）がローレベルからハイレベルに変化することによって、薄膜トランジスタＭ７がオン状態となって安定化ノードＮＢの電位がハイレベルからローレベルに変化する。以上より、時点ｔ５０〜時点ｔ５１の期間には、薄膜トランジスタＭ８ａ，Ｍ１４ａ，およびＭ１４Ａａがオン状態となる。時点ｔ５１〜時点ｔ５２の期間には、制御信号Ｓｉｎ２がハイレベルとなっているので、薄膜トランジスタＭ８ｃ，Ｍ１４ｃ，およびＭ１４Ａｃがオン状態となる。時点ｔ５２〜時点ｔ５３の期間には、制御信号Ｓｉｎ３がハイレベルとなっているので、薄膜トランジスタＭ８ｄ，Ｍ１４ｄ，およびＭ１４Ａｄがオン状態となる。時点ｔ５３〜時点ｔ５４の期間には、制御信号Ｓｉｎ１がハイレベルとなっているので、薄膜トランジスタＭ８ｂ，Ｍ１４ｂ，およびＭ１４Ａｂがオン状態となる。以上より、通常動作期間には、常に、出力制御ノードＮＡの電位，出力信号Ｑの電位，および出力信号Ｇの電位は、ＶＳＳ電位へと引き込まれる。

＜４．４ 効果＞
本実施形態によれば、上記第１の実施形態と同様、安定化ノードＮＢの電位がハイレベルとなる期間は、装置の動作期間のうちのほぼ４分の１の期間となる。従って、上記第１の実施形態と同様、出力制御ノードＮＡの電位をＶＳＳ電位に引き込むことに寄与する薄膜トランジスタＭ８ａの閾値シフトの発生が抑制される。また、本実施形態によれば、単位回路５には、出力制御ノードＮＡの電位をＶＳＳ電位に引き込むための薄膜トランジスタ，出力端子５８の電位（出力信号Ｑの電位）をＶＳＳ電位に引き込むための薄膜トランジスタ，および出力端子５９の電位（出力信号Ｇの電位）をＶＳＳ電位に引き込むための薄膜トランジスタが、クリア信号ＣＬＲによって制御される薄膜トランジスタ以外にそれぞれ４つずつ設けられる。そして、通常動作期間には常に４つの薄膜トランジスタのいずれかがオン状態となっているように、それら４つの薄膜トランジスタの状態が制御される。このため、通常動作期間には、常に、出力制御ノードＮＡの電位，出力信号Ｑの電位，および出力信号Ｇの電位がＶＳＳ電位へと引き込まれる。以上より、本実施形態によれば、ゲートバスラインＧＬの駆動に関して従来よりも長期動作に対する信頼性を高めるとともに、回路動作の安定性を顕著に高めることが可能となる。

＜５．第５の実施形態＞
本発明の第５の実施形態について説明する。全体構成および使用される薄膜トランジスタについては、上記第１の実施形態と同様であるので説明を省略する（図２〜図７を参照）。なお、本実施形態においても、シフトレジスタ５１０には８相のクロック信号が与えられる。

＜５．１ ゲートドライバの構成＞
本実施形態においては、シフトレジスタ５１０を動作させるためのゲートクロック信号ＧＣＫとして、上記第２の実施形態と同様の８相のクロック信号が用いられる。それら８相のクロック信号についての各単位回路５への与えられ方は上記第２の実施形態と同様である。従って、例えば、ｎ段目の単位回路５（ｎ）については、クロック信号ＣＫＡがクロック信号ＣＫ１として与えられ、クロック信号ＣＫＦがクロック信号ＣＫ２として与えられ、クロック信号ＣＫＣがクロック信号ＣＫ３として与えられる。また、連続する２つの単位回路に着目すると、後続の単位回路には、先行する単位回路に与えられる３つのクロック信号と比べてそれぞれ位相が４５度遅れた３つのクロック信号が与えられる。

図３５は、シフトレジスタ５１０のｎ段目の単位回路５（ｎ）の入出力信号について説明するための図である。各単位回路５には、上記第４の実施形態で設けられている入出力端子（図３０参照）のうち制御信号Ｓｉｎ３を受け取るための入力端子が設けられていない。

図３５に示すように、任意の段（ここではｎ段目とする）の単位回路５（ｎ）について、３段前の段の単位回路５（ｎ−３）から出力される出力信号Ｑ（ｎ−３）がセット信号Ｓとして与えられ、４段後の段の単位回路５（ｎ＋４）から出力される出力信号Ｑ（ｎ＋４）がリセット信号Ｒとして与えられる。但し、１段目の単位回路５（１）および２段目の単位回路５（２）については、ゲートスタートパルス信号ＧＳＰがセット信号Ｓとして与えられる。また、図３５に示すように、任意の段の単位回路５（ｎ）から出力される出力信号Ｑは、リセット信号Ｒとして４段前の段の単位回路５（ｎ−４）に与えられるとともにセット信号Ｓとして３段後の段の単位回路５（ｎ＋３）に与えられ、任意の段の単位回路５（ｎ）から出力される出力信号Ｇは、走査信号ＧＯＵＴ（ｎ）としてゲートバスラインＧＬ（ｎ）に与えられる。

さらに、図３５に示すように、任意の段の単位回路５（ｎ）について、２段前の段の単位回路５（ｎ−２）から出力される制御信号Ｓｏｕｔが制御信号Ｓｉｎ１として与えられ、３段後の段の単位回路５（ｎ＋３）から出力される制御信号Ｓｏｕｔが制御信号Ｓｉｎ２として与えられる。さらにまた、図３５に示すように、任意の段の単位回路５（ｎ）から出力される制御信号Ｓｏｕｔは、制御信号Ｓｉｎ１として２段後の段の単位回路５（ｎ＋２）に与えられ、制御信号Ｓｉｎ２として３段前の段の単位回路５（ｎ−３）に与えられる。

＜５．２ 単位回路の構成＞
図３６は、本実施形態における単位回路５の構成（シフトレジスタ５１０の一段分の構成）を示す回路図である。この単位回路５には、上記第４の実施形態で設けられている構成要素（図３１参照）のうち薄膜トランジスタＭ８ｄ，Ｍ１４ｄ，およびＭ１４Ａｄが設けられていない。すなわち、本実施形態においては、出力制御ノードＮＡの電位をＶＳＳ電位に引き込むための薄膜トランジスタとして、クリア信号ＣＬＲによって制御される薄膜トランジスタＭ２以外に３つの薄膜トランジスタＭ８ａ，Ｍ８ｂ，およびＭ８ｃが設けられ、出力端子５８の電位（出力信号Ｑの電位）をＶＳＳ電位に引き込むための薄膜トランジスタとして、クリア信号ＣＬＲによって制御される薄膜トランジスタＭ１２以外に３つの薄膜トランジスタＭ１４ａ，Ｍ１４ｂ，およびＭ１４ｃが設けられ、出力端子５９の電位（出力信号Ｇの電位）をＶＳＳ電位に引き込むための薄膜トランジスタとして、クリア信号ＣＬＲによって制御される薄膜トランジスタＭ１２Ａ以外に３つの薄膜トランジスタＭ１４Ａａ，Ｍ１４Ａｂ，およびＭ１４Ａｃが設けられている。

本実施形態においては、入力端子６１は自段の２段前の段の単位回路５（ｎ−２）内の安定化ノードＮＢに接続され、入力端子６２は自段の３段後の段の単位回路５（ｎ＋３）内の安定化ノードＮＢに接続されている。また、出力端子６９は、自段の２段後の段の単位回路５（ｎ＋２）内の安定化ノードＮＢおよび自段の３段前の段の単位回路５（ｎ−３）内の安定化ノードＮＢに接続されている。

なお、本実施形態においては、薄膜トランジスタＭ８ｂ，Ｍ８ｃ，Ｍ１４ｂ，Ｍ１４ｃ，Ｍ１４Ａｂ，およびＭ１４Ａｃによってターゲットノード安定化トランジスタが実現されている。また、薄膜トランジスタＭ８ｂ，Ｍ１４ｂ，およびＭ１４Ａｂによって第１のターゲットノード安定化トランジスタが実現され、薄膜トランジスタＭ８ｃ，Ｍ１４ｃ，およびＭ１４Ａｃによって第２のターゲットノード安定化トランジスタが実現されている。

＜５．３ 単位回路の動作＞
次に、本実施形態における単位回路５の動作について説明する。ここでも、ｎ段目の単位回路５（ｎ）に着目する。まず、図３５，図３６，図３７，および図３８を参照しつつ、書込動作期間の動作について説明する。図３７は、液晶表示装置の動作期間中の全体の信号波形図である。図３８は、書込動作期間における動作について説明するための信号波形図である。なお、本実施形態においては、８相のクロック信号のオンデューティ（デューティ比）は８分の３となっている。

時点ｔ６０になると、セット信号Ｓ（出力信号Ｑ（ｎ−３））がローレベルからハイレベルに変化する。このため、薄膜トランジスタＭ１がオン状態となり、キャパシタＣＡＰが充電される。これにより、出力制御ノードＮＡの電位が上昇し、薄膜トランジスタＭ６，Ｍ１０，およびＭ１０Ａがオン状態となる。また、セット信号Ｓのパルスによって薄膜トランジスタＭ６Ｚはオン状態となる。薄膜トランジスタＭ６，Ｍ６Ｚがオン状態となることによって、安定化ノードＮＢの電位はＶＳＳ電位へと引き込まれる。ここで、時点ｔ６０〜時点ｔ６３の期間中、リセット信号Ｒ（出力信号Ｑ（ｎ＋４）），クリア信号ＣＬＲ，および安定化ノードＮＢの電位はローレベルとなっているので、薄膜トランジスタＭ９，Ｍ２，およびＭ８ａはオフ状態で維持される。また、この期間中、制御信号Ｓｉｎ１および制御信号Ｓｉｎ２はローレベルとなっているので、薄膜トランジスタＭ８ｂ，Ｍ８ｃはオフ状態で維持される。以上より、時点ｔ６０〜時点ｔ６３の期間中に出力制御ノードＮＡの電位が低下することはない。

時点ｔ６１になると、クロック信号ＣＫＦ（ＣＫ２）がローレベルからハイレベルに変化する。このため、薄膜トランジスタＭ５はオン状態となる。このとき、薄膜トランジスタＭ６，Ｍ６Ｚがオン状態となっているので、薄膜トランジスタＭ５がオフ状態からオン状態に変化しても安定化ノードＮＢの電位はローレベルで維持される。時点ｔ６２になると、クロック信号ＣＫＨがローレベルからハイレベルに変化する。この単位回路５（ｎ）にはクロック信号ＣＫＨは与えられないので、時点ｔ６２には単位回路５（ｎ）の内部状態に変化は生じない。

時点ｔ６３になると、クロック信号ＣＫＡ（ＣＫ１）がローレベルからハイレベルに変化する。これにより、上記第１の実施形態における時点ｔ０２と同様にして、薄膜トランジスタＭ１０，Ｍ１０Ａのゲート端子に大きな電圧が印加され、出力信号Ｑ，Ｇの電位（出力端子５８，５９の電位）がクロック信号ＣＫＡ（ＣＫ１）のハイレベルの電位にまで上昇する。ここで、時点ｔ６３〜時点ｔ６６の期間中、リセット信号Ｒはローレベルとなっているので、薄膜トランジスタＭ９はオフ状態で維持される。また、この期間中、クリア信号ＣＬＲはローレベルとなっているので、薄膜トランジスタＭ２，Ｍ１２，およびＭ１２Ａはオフ状態で維持される。さらに、この期間中、安定化ノードＮＢの電位はローレベルとなっているので、薄膜トランジスタＭ８ａ，Ｍ１４ａ，およびＭ１４Ａａはオフ状態で維持される。さらにまた、この期間中、制御信号Ｓｉｎ１および制御信号Ｓｉｎ２はローレベルとなっているので、薄膜トランジスタＭ８ｂ，Ｍ８ｃ，Ｍ１４ｂ，Ｍ１４ｃ，Ｍ１４Ａｂ，およびＭ１４Ａｃはオフ状態で維持される。以上より、時点ｔ６３〜時点ｔ６６の期間中に出力制御ノードＮＡの電位，出力信号Ｑの電位，および出力信号Ｇの電位が低下することはない。

時点ｔ６４になると、クロック信号ＣＫＣ（ＣＫ３）がローレベルからハイレベルに変化する。このため、薄膜トランジスタＭ７はオン状態となる。これにより、安定化ノードＮＢの電位はＶＳＳ電位へと引き込まれる。時点ｔ６５になると、クロック信号ＣＫＥがローレベルからハイレベルに変化する。この単位回路５（ｎ）にはクロック信号ＣＫＥは与えられないので、時点ｔ６５には単位回路５（ｎ）の内部状態に変化は生じない。

時点ｔ６６になると、クロック信号ＣＫＡ（ＣＫ１）がハイレベルからローレベルに変化する。これにより、入力端子５３の電位の低下とともに出力端子５８，５９の電位（出力信号Ｑ，Ｇの電位）は低下する。出力端子５９の電位が低下すると、キャパシタＣＡＰを介して、出力制御ノードＮＡの電位も低下する。

時点ｔ６７になると、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、出力制御ノードＮＡの電位はローレベルとなる。

以上のような動作が各単位回路５で行われることによって、この液晶表示装置に設けられている複数本のゲートバスラインＧＬ（１）〜ＧＬ（ｉ）が順次に選択状態となり、１行ずつ画素容量への書き込みが行われる。

次に、図３５，図３６，図３７，および図３９を参照しつつ、通常動作期間の動作について説明する。図３９は、通常動作期間の動作について説明するための信号波形図である。図３９において、時点ｔ７０〜時点ｔ７４の期間に着目する。なお、時点ｔ７０〜時点ｔ７３の期間が、８相のクロック信号のクロック周期に相当する。

時点ｔ７０には、クロック信号ＣＫＦ（ＣＫ２）がローレベルからハイレベルに変化することによって、薄膜トランジスタＭ５がオン状態となって安定化ノードＮＢの電位がローレベルからハイレベルに変化する。また、時点ｔ７１には、クロック信号ＣＫＣ（ＣＫ３）がローレベルからハイレベルに変化することによって、薄膜トランジスタＭ７がオン状態となって安定化ノードＮＢの電位がハイレベルからローレベルに変化する。以上より、時点ｔ７０〜時点ｔ７１の期間には、薄膜トランジスタＭ８ａ，Ｍ１４ａ，およびＭ１４Ａａがオン状態となる。時点ｔ７１〜時点ｔ７２の期間には、制御信号Ｓｉｎ２がハイレベルとなっているので、薄膜トランジスタＭ８ｃ，Ｍ１４ｃ，およびＭ１４Ａｃがオン状態となる。時点ｔ７２〜時点ｔ７４の期間には、制御信号Ｓｉｎ１がハイレベルとなっているので、薄膜トランジスタＭ８ｂ，Ｍ１４ｂ，およびＭ１４Ａｂがオン状態となる。以上より、通常動作期間には、常に、出力制御ノードＮＡの電位，出力信号Ｑの電位，および出力信号Ｇの電位は、ＶＳＳ電位へと引き込まれる。

＜５．４ 効果＞
本実施形態によれば、上記第１の実施形態と同様、安定化ノードＮＢの電位がハイレベルとなる期間は、装置の動作期間のうちのほぼ８分の３の期間となる。従って、上記第２の実施形態と同様、出力制御ノードＮＡの電位をＶＳＳ電位に引き込むことに寄与する薄膜トランジスタＭ８ａの閾値シフトの発生が抑制される。また、本実施形態によれば、単位回路５には、出力制御ノードＮＡの電位をＶＳＳ電位に引き込むための薄膜トランジスタ，出力端子５８の電位（出力信号Ｑの電位）をＶＳＳ電位に引き込むための薄膜トランジスタ，および出力端子５９の電位（出力信号Ｇの電位）をＶＳＳ電位に引き込むための薄膜トランジスタが、クリア信号ＣＬＲによって制御される薄膜トランジスタ以外にそれぞれ３つずつ設けられる。そして、通常動作期間には常に３つの薄膜トランジスタのうちの少なくとも１つがオン状態となっているように、それら３つの薄膜トランジスタの状態が制御される。このため、通常動作期間には、常に、出力制御ノードＮＡの電位，出力信号Ｑの電位，および出力信号Ｇの電位がＶＳＳ電位へと引き込まれる。以上より、本実施形態によれば、上記第４の実施形態と同様、ゲートバスラインＧＬの駆動に関して従来よりも長期動作に対する信頼性を高めるとともに、回路動作の安定性を顕著に高めることが可能となる。

＜６．第６の実施形態＞
＜６．１ 概要＞
本発明の第６の実施形態について説明する。本実施形態においては、表示部４１０とゲートドライバ５００との位置関係が上記第１〜第５の実施形態（図５参照）とは異なる。本実施形態においては、図４０に示すように、液晶パネル４００内の表示部（表示領域）４１０外の領域にゲートドライバ５００が形成されている。以下、このようにゲートドライバ５００が形成される領域のことを駆動回路形成領域という。駆動回路形成領域には符号４２０を付す。なお、ソースドライバ３００についても駆動回路形成領域４２０に形成することができる。

本実施形態においては、画素用ＴＦＴ（図４の薄膜トランジスタ４１）には、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体膜を活性層とする酸化物半導体ＴＦＴが用いられる。また、ゲートドライバ５００を構成するＴＦＴ（回路用ＴＦＴ）には、例えば多結晶シリコン膜を活性層とした結晶質シリコンＴＦＴが用いられる。

ゲートドライバ５００の構成・動作および単位回路５の構成・動作については、上記第１〜第５の実施形態のいずれかと同じものを採用することができる。従って、それらについての説明は省略する。

＜６．２ アクティブマトリクス基板について＞
以下、図４１を参照しつつ、本実施形態における液晶パネル４００の基板であるアクティブマトリクス基板２について詳しく説明する。図４１には、アクティブマトリクス基板２における結晶質シリコンＴＦＴ（以下、「第１薄膜トランジスタ」という。）１０Ａおよび酸化物半導体ＴＦＴ（以下、「第２薄膜トランジスタ」という。）１０Ｂの断面構造を示している。図４１に示すように、アクティブマトリクス基板２において、表示部４１０内の各画素形成部４（図４参照）には画素用ＴＦＴとして第２薄膜トランジスタ１０Ｂが形成され、駆動回路形成領域４２０には回路用ＴＦＴとして第１薄膜トランジスタ１０Ａが形成されている。

アクティブマトリクス基板２は、基板１１と、基板１１の表面に形成された下地膜１２と、下地膜１２上に形成された第１薄膜トランジスタ１０Ａと、下地膜１２上に形成された第２薄膜トランジスタ１０Ｂとを備えている。第１薄膜トランジスタ１０Ａは、結晶質シリコンを主として含む活性領域を有している。第２薄膜トランジスタ１０Ｂは、酸化物半導体を主として含む活性領域を有している。第１薄膜トランジスタ１０Ａおよび第２薄膜トランジスタ１０Ｂは、基板１１に一体的に作り込まれている。なお、ここでの「活性領域」とは、ＴＦＴの活性層となる半導体層のうちチャネルが形成される領域を指すものとする。

第１薄膜トランジスタ１０Ａは、下地膜１２上に形成された結晶質シリコン半導体層（例えば低温ポリシリコン層）１３と、結晶質シリコン半導体層１３を覆う第１の絶縁層１４と、第１の絶縁層１４上に設けられたゲート電極１５Ａとを有している。第１の絶縁層１４のうち結晶質シリコン半導体層１３とゲート電極１５Ａとの間に位置する部分は、第１薄膜トランジスタ１０Ａのゲート絶縁膜として機能する。結晶質シリコン半導体層１３は、チャネルが形成される領域（活性領域）１３ｃと、活性領域の両側にそれぞれ位置するソース領域１３ｓおよびドレイン領域１３ｄとを有している。この例では、結晶質シリコン半導体層１３のうち、第１の絶縁層１４を介してゲート電極１５Ａと重なる部分が活性領域１３ｃとなる。第１薄膜トランジスタ１０Ａは、また、ソース領域１３ｓおよびドレイン領域１３ｄにそれぞれ接続されたソース電極１８ｓＡおよびドレイン電極１８ｄＡを有している。ソース電極１８ｓＡおよびドレイン電極１８ｄＡは、ゲート電極１５Ａおよび結晶質シリコン半導体層１３を覆う層間絶縁膜（ここでは、第２の絶縁層１６）上に設けられ、層間絶縁膜に形成されたコンタクトホール内で結晶質シリコン半導体層１３と接続されている。

第２薄膜トランジスタ１０Ｂは、下地膜１２上に設けられたゲート電極１５Ｂと、ゲート電極１５Ｂを覆う第２の絶縁層１６と、第２の絶縁層１６上に配置された酸化物半導体層１７とを有している。図４１に示すように、第１薄膜トランジスタ１０Ａのゲート絶縁膜である第１の絶縁層１４が、第２薄膜トランジスタ１０Ｂを形成しようとする領域まで延設されていても良い。この場合には、酸化物半導体層１７は、第１の絶縁層１４上に形成されていても良い。第２の絶縁層１６のうちゲート電極１５Ｂと酸化物半導体層１７との間に位置する部分は、第２薄膜トランジスタ１０Ｂのゲート絶縁膜として機能する。酸化物半導体層１７は、チャネルが形成される領域（活性領域）１７ｃと、活性領域の両側にそれぞれ位置するソースコンタクト領域１７ｓおよびドレインコンタクト領域１７ｄとを有している。この例では、酸化物半導体層１７のうち、第２の絶縁層１６を介してゲート電極１５Ｂと重なる部分が活性領域１７ｃとなる。また、第２薄膜トランジスタ１０Ｂは、ソースコンタクト領域１７ｓおよびドレインコンタクト領域１７ｄにそれぞれ接続されたソース電極１８ｓＢおよびドレイン電極１８ｄＢをさらに有している。なお、基板１１上に下地膜１２を設けない構成を採用することもできる。

第１薄膜トランジスタ１０Ａおよび第２薄膜トランジスタ１０Ｂは、パッシベーション膜１９および平坦化膜４０で覆われている。画素用ＴＦＴとして機能する第２薄膜トランジスタ１０Ｂでは、ゲート電極１５Ｂはゲートバスラインに接続され、ソース電極１８ｓＢはソースバスラインに接続され、ドレイン電極１８ｄＢは画素電極４２に接続されている。この例では、ドレイン電極１８ｄＢは、パッシベーション膜１９および平坦化膜４０に形成された開口部内で、対応する画素電極４２と接続されている。ソース電極１８ｓＢにはソースバスラインを介してビデオ信号が供給され、ゲートバスラインからのゲート信号に基づいて画素電極４２に必要な電荷が書き込まれる。

なお、図４１に示すように、平坦化膜４０上に透明導電層４８（図４の共通電極４５に相当）が形成され、透明導電層４８と画素電極４２との間に第３の絶縁層４９が形成されていても良い。この場合、画素電極４２にスリット状の開口が設けられていても良い。このようなアクティブマトリクス基板２は、例えばＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードの表示装置に適用され得る。

図４１に示す例では、第１薄膜トランジスタ１０Ａは、ゲート電極１５Ａと基板１１（下地膜１２）との間に結晶質シリコン半導体層１３が配置されたトップゲート構造を有している。一方、第２薄膜トランジスタ１０Ｂは、酸化物半導体層１７と基板１１（下地膜１２）との間にゲート電極１５Ｂが配置されたボトムゲート構造を有している。このような構造を採用することにより、同一基板１１上に２種類の薄膜トランジスタ（ここでは第１薄膜トランジスタ１０Ａおよび第２薄膜トランジスタ１０Ｂ）を一体的に形成する際に、製造工程数や製造コストの増加をより効果的に抑えることが可能である。なお、第１薄膜トランジスタ１０Ａおよび第２薄膜トランジスタ１０ＢのＴＦＴ構造は図４１に示す例には限定されない。

＜６．３ 効果＞
本実施形態によれば、液晶パネル４００の基板には、表示部（表示領域）４１０に設けられる画素用ＴＦＴとして酸化物半導体ＴＦＴが採用され、かつ、駆動回路形成領域４２０に設けられる回路用ＴＦＴとして結晶質シリコンＴＦＴが採用された構造を有するアクティブマトリクス基板２が用いられている。このような場合にも、ゲートドライバ５００および単位回路５の構成・動作を上記第１〜第５の実施形態のいずれかと同様にすることにより、ゲートバスラインの駆動に関して、従来よりも長期動作に対する信頼性を高めることが可能となる。

＜７．その他＞
上記第１〜第５の実施形態においては、ゲートドライバ５００は表示部４１０内に形成されていた。しかしながら、本発明はこれに限定されない。例えば上記第６の実施形態のように、ゲートドライバ５００が額縁領域に形成されている場合にも、本発明を適用することができる。また、上記第１〜第５の実施形態においては、いわゆる異形ディスプレイ（図６参照）に本発明を適用した例について説明したが、本発明はこれに限定されず、一般的な矩形の表示部４１０を有する液晶表示装置にも本発明を適用することができる。

また、上記各実施形態においては、ゲートクロック信号ＧＣＫとして８相のクロック信号が用いられていたが、本発明はこれに限定されない。例えば１６相のクロック信号など８相よりも大きい相数のクロック信号を用いることによって、安定化ノードＮＢの電位がハイレベルとなる期間を装置の動作期間の半分未満の期間にするようにしても良い。

さらに、上記各実施形態における単位回路５の構成に関し、安定化トランジスタとして機能する３つの薄膜トランジスタＭ８，Ｍ１４，およびＭ１４Ａのうちの１つ又は２つだけが設けられている場合にも本発明を適用することができる。但し、回路動作の安定性がやや劣ることになる。

さらにまた、休止駆動を採用している液晶表示装置に本発明を適用することもできる。休止駆動とは、リフレッシュフレーム（書き込み期間）とリフレッシュフレーム（書き込み期間）の間に全てのゲートバスラインを非走査状態にして書き込み動作を休止する休止フレーム（休止期間）を設ける駆動方法のことである。ここで、リフレッシュフレームとは、１フレーム分（１画面分）の画像信号に基づいて表示部内の画素容量の充電を行うフレームのことである。なお、休止駆動は、低周波駆動とも呼ばれている。図４２は、その休止駆動の一例を説明するための図である。図４２に示す例では、リフレッシュレート（駆動周波数）が６０Ｈｚである一般的な液晶表示装置における１フレーム分のリフレッシュフレーム（１フレーム期間は１６．６７ｍｓである。）と５９フレーム分の休止フレームとが交互に現れている。このような休止駆動を採用している液晶表示装置では、休止フレームには、駆動回路（ゲートドライバやソースドライバ）に制御用の信号などを与える必要がない。このため、全体として駆動回路の駆動周波数が低減され、低消費電力化が可能となる。

本発明は、採用する薄膜トランジスタについては限定されないが、閾値シフトの大きな薄膜トランジスタが採用されている場合の方が、より顕著に効果が得られる。すなわち、アモルファスシリコンを有する薄膜トランジスタやエッチストップ型の酸化物半導体ＴＦＴが採用されている場合に、より効果が得られる。

なお、本願は、２０１５年１０月１９日に出願された「シフトレジスタおよびそれを備える表示装置」という名称の日本出願２０１５−２０５２６５号に基づく優先権を主張する出願であり、この日本出願の内容は、引用することによって本願の中に含まれる。

４…画素形成部
５，５（１）〜５（ｉ）…単位回路
４１…（画素形成部内の）薄膜トランジスタ
２００…表示制御回路
３００…ソースドライバ（映像信号線駆動回路）
４００…液晶パネル
４１０…表示部
５００…ゲートドライバ（走査信号線駆動回路）
５１０…シフトレジスタ
５１２…ターゲットノード制御部
ＣＡＰ…キャパシタ（容量素子）
Ｍ１，Ｍ２，Ｍ５，Ｍ６，Ｍ６Ｚ，Ｍ７，Ｍ８，Ｍ８ａ，Ｍ８ｂ，Ｍ８ｃ，Ｍ８ｄ，Ｍ９，Ｍ１０，Ｍ１０Ａ，Ｍ１２，Ｍ１２Ａ，Ｍ１４，Ｍ１４ａ，Ｍ１４ｂ，Ｍ１４ｃ，Ｍ１４ｄ，Ｍ１４Ａ，Ｍ１４Ａａ，Ｍ１４Ａｂ，Ｍ１４Ａｃ，Ｍ１４Ａｄ…（単位回路内の）薄膜トランジスタ
ＮＡ…出力制御ノード
ＮＢ…安定化ノード
ＧＬ（１）〜ＧＬ（ｉ）…ゲートバスライン
ＳＬ（１）〜ＳＬ（ｊ）…ソースバスライン
ＧＣＫ…ゲートクロック信号
ＣＫＡ，ＣＫＢ，ＣＫＣ，ＣＫＤ，ＣＫＥ，ＣＫＦ，ＣＫＧ，ＣＫＨ，ＣＫ１，ＣＫ２，ＣＫ３…クロック信号
Ｓ…セット信号
Ｒ…リセット信号
Ｇ，Ｑ…出力信号
ＧＯＵＴ，ＧＯＵＴ（１）〜（ｉ）…走査信号
ＶＳＳ…ローレベルの直流電源電位

Claims (12)

1. 複数の段からなり、オンレベルとオフレベルとを周期的に繰り返す複数のクロック信号に基づいて前記複数の段から順次にアクティブな出力信号を出力する、走査信号線を駆動するためのシフトレジスタであって、
   前記複数の段の各段を構成する単位回路は、
   前記出力信号を出力する出力ノードと、
   制御端子，第１の導通端子，および第２の導通端子を有し、第１の導通端子に前記複数のクロック信号の１つが与えられ、前記出力ノードに第２の導通端子が接続された出力制御トランジスタと、
   前記出力制御トランジスタの制御端子に接続された出力制御ノードと、
   自段よりも前の段から出力される出力信号に基づいて前記出力制御ノードをオンレベルにするための出力制御ノードセット部と、
   前記出力ノードおよび前記出力制御ノードの少なくとも一方をターゲットノードとして通常動作期間に当該ターゲットノードをオフレベルで維持するためのターゲットノード制御部と
   を有し、
   前記ターゲットノード制御部は、
   制御端子，第１の導通端子，および第２の導通端子を有し、対応するターゲットノードに第１の導通端子が接続され、第２の導通端子にオフレベルの電位が与えられる、少なくとも１つの安定化トランジスタと、
   前記安定化トランジスタの制御端子に接続された安定化ノードと
   前記安定化ノードのレベルを制御する安定化ノード制御部と
   を含み、
   前記複数のクロック信号は、オンデューティが２分の１未満である８相以上のクロック信号であって、
   前記安定化ノード制御部は、前記複数のクロック信号のうちの２つ以上のクロック信号に基づいて、通常動作期間のうち５０パーセント未満の期間に前記安定化ノードをオンレベルにすることを特徴とする、シフトレジスタ。
2. 前記ターゲットノード制御部は、前記出力ノードおよび前記出力制御ノードの双方をターゲットノードとし、
   前記安定化トランジスタは、
   前記出力制御ノードに第１の導通端子が接続された出力制御ノード安定化トランジスタと、
   前記出力ノードに第１の導通端子が接続された出力ノード安定化トランジスタと
   を含むことを特徴とする、請求項１に記載のシフトレジスタ。
3. 前記複数のクロック信号は、オンデューティが４分の１である８相のクロック信号であって、
   前記安定化ノード制御部は、通常動作期間に、前記出力制御トランジスタの第１の導通端子に与えられるクロック信号よりも位相が４５度進んでいるクロック信号に基づいて前記安定化ノードをオンレベルにし、前記出力制御トランジスタの第１の導通端子に与えられるクロック信号よりも位相が４５度遅れているクロック信号に基づいて前記安定化ノードをオフレベルにすることを特徴とする、請求項１に記載のシフトレジスタ。
4. 前記複数のクロック信号は、オンデューティが８分の３である８相のクロック信号であって、
   前記安定化ノード制御部は、通常動作期間に、前記出力制御トランジスタの第１の導通端子に与えられるクロック信号よりも位相が９０度進んでいるクロック信号に基づいて前記安定化ノードをオンレベルにし、前記出力制御トランジスタの第１の導通端子に与えられるクロック信号よりも位相が４５度遅れているクロック信号に基づいて前記安定化ノードをオフレベルにすることを特徴とする、請求項１に記載のシフトレジスタ。
5. 前記複数のクロック信号は、オンデューティが４分の１である８相のクロック信号であって、
   前記安定化ノード制御部は、通常動作期間に、前記出力制御トランジスタの第１の導通端子に与えられるクロック信号よりも位相が９０度進んでいるクロック信号に基づいて前記安定化ノードをオンレベルにし、前記出力制御トランジスタの第１の導通端子に与えられるクロック信号よりも位相が４５度遅れているクロック信号に基づいて前記安定化ノードをオフレベルにすることを特徴とする、請求項１に記載のシフトレジスタ。
6. 前記ターゲットノード制御部は、制御端子，第１の導通端子，および第２の導通端子を有し、自段以外の段を構成する単位回路内の安定化ノードに制御端子が接続され、対応するターゲットノードに第１の導通端子が接続され、第２の導通端子にオフレベルの電位が与えられる、１つのターゲットノードにつき複数のターゲットノード安定化トランジスタを更に含み、
   通常動作期間のうち自段を構成する単位回路内の安定化ノードがオンレベルになっている期間以外の期間には、常に、前記複数のターゲットノード安定化トランジスタのそれぞれの制御端子に接続された安定化ノードのうちの少なくとも１つがオンレベルになっていることを特徴とする、請求項１に記載のシフトレジスタ。
7. 前記複数のクロック信号は、オンデューティが４分の１である８相のクロック信号であって、
   前記安定化ノード制御部は、通常動作期間に、前記出力制御トランジスタの第１の導通端子に与えられるクロック信号よりも位相が４５度進んでいるクロック信号に基づいて前記安定化ノードをオンレベルにし、前記出力制御トランジスタの第１の導通端子に与えられるクロック信号よりも位相が４５度遅れているクロック信号に基づいて前記安定化ノードをオフレベルにし、
   前記複数のターゲットノード安定化トランジスタは、
   自段の２段前の段を構成する単位回路内の安定化ノードに制御端子が接続された第１のターゲットノード安定化トランジスタと、
   自段の２段後の段を構成する単位回路内の安定化ノードに制御端子が接続された第２のターゲットノード安定化トランジスタと、
   自段の４段後の段を構成する単位回路内の安定化ノードに制御端子が接続された第３のターゲットノード安定化トランジスタと
   を含むことを特徴とする、請求項６に記載のシフトレジスタ。
8. 前記複数のクロック信号は、オンデューティが８分の３である８相のクロック信号であって、
   前記安定化ノード制御部は、通常動作期間に、前記出力制御トランジスタの第１の導通端子に与えられるクロック信号よりも位相が９０度進んでいるクロック信号に基づいて前記安定化ノードをオンレベルにし、前記出力制御トランジスタの第１の導通端子に与えられるクロック信号よりも位相が４５度遅れているクロック信号に基づいて前記安定化ノードをオフレベルにし、
   複数のターゲットノード安定化トランジスタは、
   自段の２段前の段を構成する単位回路内の安定化ノードに制御端子が接続された第１のターゲットノード安定化トランジスタと、
   自段の３段後の段を構成する単位回路内の安定化ノードに制御端子が接続された第２のターゲットノード安定化トランジスタと
   を含むことを特徴とする、請求項６に記載のシフトレジスタ。
9. 前記単位回路に含まれるトランジスタは、アモルファスシリコンを有する薄膜トランジスタであることを特徴とする、請求項１に記載のシフトレジスタ。
10. 前記単位回路に含まれるトランジスタは、酸化物半導体層を有する薄膜トランジスタであることを特徴とする、請求項１に記載のシフトレジスタ。
11. 複数の走査信号線が配設された表示部と、
    前記複数の走査信号線と１対１で対応するように設けられた複数の段からなる、請求項１から１０までのいずれか１項に記載のシフトレジスタと
    を備えることを特徴とする、表示装置。
12. 前記シフトレジスタが前記表示部内に形成されていることを特徴とする、請求項１１に記載の表示装置。

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