JP3940713B2 - 半導体装置 - Google Patents
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Description
このメモリの全てのメモリセルから読み出された全ビットデータのビットエラーを訂正して訂正データを生成するECC回路と、
このECC回路で訂正された全ビットデータが入力され、前記メモリ中の全てのメモリセルに対する書き込み/読み出し動作が正しく行われたかを試験するBIST回路と、
前記ECC回路とBIST回路とをともに活性化してテストモードに設定する手段と、
前記テストモードにおいて、前記メモリから読み出された少なくとも1ビットについて擬似エラービットを発生させる擬似エラー発生回路と、
前記発生された疑似エラービットを含む前記全ビットデータを前記ECC回路へ供給する手段とを具備し、
前記テストモードにおいて、前記疑似エラービットに対応した訂正ビットを含んで前記ECC回路で訂正された全ビットデータを前記BIST回路に入力することにより、前記メモリ中の全てのメモリセルにおけるビットデータの書き込み/読み出し動作が正しく行われたかを前記BIST回路で試験するとともに、前記擬似エラーを含む全ビットデータを前記ECC回路に供給することにより、このECC回路でのデータ訂正が正常に行われたかを試験することを特徴とする半導体装置が構成される。
まず、図1を参照して第1の実施形態を説明する。図1において、メモリアレイ11は例えばSRAMで構成され、データを構成する所定数のデータビットと、エラー訂正コードの所定数のエラービットとの合計数のビットを1ワードユニットとして各アドレス位置に記憶する。メモリアレイ11の各アドレス位置を指定するための行、列方向のアドレスデコーダなどがメモリアレイ11に付属して設けられるが、ここでは説明の簡単化のためにこれらは省略されている。また、メモリアレイ11にはデータの入出力のための入力ポートIn1および出力ポートOut1とが設けられ、さらにクロックCLKを受けるクロック入力ポートC11が設けられている。
Feedback Shift Register:LFSR)であり、8個の直列接続されたシフトレジスタSR1〜SR8と、シフトレジスタSR1、SR2の間、SR5、SR6の間、SR6、SR7の間に夫々挿入されたEXOR回路EX1、EX2、EX3とにより構成される。各シフトレジスタSR1〜SR8からの出力S0〜S7は夫々次段の回路に供給されるとともに、8ビットの出力(n=8)として図1のデコーダ14Bに供給される。更に、最終段のシフトレジスタSR8の出力S7は、帰還回路FLを介してEXOR回路EX3、EX2、EX1に供給されるとともに、最初の段のシフトレジスタSR1の入力端子に帰還される。
図3はこの考えに基づいて構成されたこの発明の他の実施形態の構成を示すブロック図である。図3において、図1と対応する部分は同一または類似の参照符号を付してその詳細な説明を省略する。
図4に示す実施形態はこのような考えに基づいて構成されており、ECC回路12Bとして、SEC−DED(Single Error Correction-Double Error Detection)型コードを用いた回路を使用する。このSEC−DEDコードは、1ビット誤り訂正、2ビット誤り検出が可能なコードである。
図5はこの考えに基づいて構成されたこの発明の他の実施形態の構成を示すブロック図である。図5において、図4と対応する部分は同一または類似の参照符号を付してその詳細な説明を省略する。
図6において、この擬似エラー発生回路14Aは、8個の直列接続されたシフトレジスタSR1〜SR8と、各シフトレジスタSR1〜SR8の出力ビットが一方の入力端子に供給され、メモリアレイ11の8ビットのビット出力が他方の入力端子にそれぞれ個々に供給され、出力端子からの出力Out<0>〜Out<7>がECC回路12に夫々供給されるように接続された8個のEXOR回路EX1〜EX8とにより構成される。
以上に説明した第1乃至第5の実施形態ではいずれも任意のデータビットに対して擬似エラーが発生するように構成したが、擬似エラーが発生するビットを固定するようにしても同様の効果が得られる。
第1乃至第6の実施形態ではいずれも、メモリアレイからECC回路へのビットパス上に設けたEXORを用いて擬似ソフトエラーを発生させている。このようにビットパス上のEXORはテスト回路としての動作速度低下の原因となることがある。
Claims (5)
- データを記憶するメモリと、
このメモリの全てのメモリセルから読み出された全ビットデータのビットエラーを訂正して訂正データを生成するECC回路と、
このECC回路で訂正された全ビットデータが入力され、前記メモリ中の全てのメモリセルに対する書き込み/読み出し動作が正しく行われたかを試験するBIST回路と、
前記ECC回路とBIST回路とをともに活性化してテストモードに設定する手段と、
前記テストモードにおいて、前記メモリから読み出された少なくとも1ビットについて擬似エラービットを発生させる擬似エラー発生回路と、
前記発生された疑似エラービットを含む前記全ビットデータを前記ECC回路へ供給する手段とを具備し、
前記テストモードにおいて、前記疑似エラービットに対応した訂正ビットを含んで前記ECC回路で訂正された全ビットデータを前記BIST回路に入力することにより、前記メモリ中の全てのメモリセルにおけるビットデータの書き込み/読み出し動作が正しく行われたかを前記BIST回路で試験するとともに、前記擬似エラーを含む全ビットデータを前記ECC回路に供給することにより、このECC回路でのデータ訂正が正常に行われたかを試験することを特徴とする半導体装置。 - 前記疑似エラー発生回路は、乱数発生回路と、この乱数発生回路から発生された乱数データをデコードするデコーダと、このデコーダ出力とテスト信号とを受ける論理回路と、テストモード時にはこの論理回路の出力により前記メモリから読み出されたビットデータを反転する反転手段とを含むことを特徴とする、請求項1に記載の半導体装置。
- 前記反転手段はシフトレジスタを含んで構成された複数のデータパスを有し、シフトレジスタ出力により選択されたデータパスを通るビットデータのみ反転させることを特徴とする、請求項2に記載の半導体装置。
- 前記ECC回路は1ビット誤り訂正機能と、2ビット誤り訂正機能を持ち、前記BIST回路はECC回路による2ビット誤り検出時にもパス(Pass)出力を生成する構成を有することを特徴とする、請求項1に記載の半導体装置。
- データビットおよびECCコードビットを記憶するメモリと、
通常の動作モードにおいて前記データビットおよびECCコードビットを書き込みのために前記メモリに供給するとともにこのメモリの全てのメモリセルから読み出されたデータビットおよびECCコードビットを含む全ビットデータのビットエラーを訂正して訂正データを生成するECC回路と、
このECC回路で訂正された全ビットデータが入力され、前記メモリ中の全てのメモリセルに対する書き込み/読み出し動作が正しく行われたかを試験するBIST回路と、
前記ECC回路とBIST回路とをともにテストモードに設定する手段と、
前記テストモードにおいて前記ECC回路を非動作モードに設定する手段と、
この非動作モードに設定されたECC回路を介して前記メモリにデータビットを書き込む書き込み手段と、
テストモードにおける前記非動作モード設定時に書き込まれたデータビットおよび通常の動作モードにおいて書き込まれたECCコードビットを前記メモリから読み出して前記ECC回路に供給する手段と、
前記テストモードにおいて、前記非動作状態に設定されたECC回路を介して書き込まれたデータビット及び通常の動作モード時に書き込まれたECCコードビットを前記メモリから読み出して通常の動作状態に設定されたECC回路に供給して訂正し、得られた訂正ビットデータを前記BIST回路に入力することにより、前記メモリ中の全てのメモリセルにおけるビットデータの書き込み/読み出し動作が正しく行われたかを前記BIST回路で試験するとともに、前記非動作状態に設定されたECC回路を介して書き込まれたデータビットをメモリから読み出して動作状態の前記ECC回路に供給することにより、このECC回路でのデータ訂正が正常に行われたかを試験することを特徴とする半導体装置。
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