JP2002063791A - 半導体記憶装置およびメモリシステム - Google Patents

Abstract

(57)【要約】 【課題】 バスの使用効率を改善しかつデータ転送効率
を改善する。 【解決手段】 書込データを転送するバス（３）と読出
データを転送するバス（４）を別々に設け、かつこれら
のバス幅を互いに異ならせる（Ｍ≠Ｎ）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
およびこれを用いたメモリシステムに関し、特に、デー
タの転送のための構成に関する。

【０００２】

【従来の技術】図２１は、従来のメモリシステムの構成
を概略的に示す図である。図２１において、メモリシス
テムは、メモリＩＣ９１０と、このメモリＩＣ９１０に
対するＣＰＵ（中央演算処理装置）などのプロセサから
のアクセス要求に応じてメモリＩＣ９１０へのアクセス
を制御するメモリコントローラ９００とを含む。メモリ
コントローラ９００とメモリＩＣ９１０の間には、動作
制御バス９１２およびデータバス９１４が設けられる。
動作制御バス９１２は、メモリコントローラ９００から
の制御信号ＣＴＬおよびアドレス信号ＡＤＤをメモリＩ
Ｃ９１０へ転送する。データバス９１４は、メモリＩＣ
９１０に対する書込データおよびメモリＩＣ９１０から
読出されたデータをメモリコントローラ９００とメモリ
ＩＣとの間で転送する。

【０００３】動作制御バス９１２を介してメモリコント
ローラ９００が、データアクセスに必要な制御信号ＣＴ
Ｌおよびアドレス信号ＡＤＤをメモリＩＣ９１０へ転送
する。データ書込時においては、メモリコントローラ９
００は、また、データバス９１２を介してメモリＩＣ９
１０へ書込データを転送する。データ読出時において
は、メモリＩＣ９１０は、動作制御バス９１２を介して
与えられる制御信号ＣＴＬおよびアドレス信号ＡＤＤに
従ってメモリセルの選択およびデータの読出動作を行な
い、読出データをデータバス９１２を介してメモリコン
トローラ９００へ転送する。したがって、データバス９
１４上では、メモリコントローラ９００からのメモリＩ
Ｃ９１０への書込データの転送と、メモリＩＣ９１０か
らメモリコントローラ９００への読出データの転送とい
う双方向のデータ転送が行なわれる。一方、動作制御バ
ス９１２は、メモリコントローラ９００からメモリＩＣ
９１０へ制御信号およびアドレス信号を転送するだけで
あり、単方向バスである。

【０００４】

【発明が解決しようとする課題】図２２は、この図２１
に示すメモリＩＣ９１０へのアクセスシーケンスを示す
タイミングチャート図である。メモリＩＣ９１０は、ク
ロック信号ＣＬＫに同期してデータの入出力（転送）お
よび制御／アドレス信号の取り込みを行なう。

【０００５】今、クロックサイクル♯Ａにおいて、デー
タの書込を指示するライトコマンドＣＷが、メモリコン
トローラ９００からメモリＩＣ９１０へ与えられた場合
を考える。ここで、ライトコマンドＣＷは、図２１に示
す制御信号ＣＴＬおよびアドレス信号ＡＤＤ両者を含む
とする。データの書込時においては、ライトコマンドＣ
Ｗと同時に、書込データＤ０がデータバス９１４を介し
てメモリコントローラ９００からメモリＩＣ９１０へ転
送される。バースト長が４の場合、書込データＤ０−Ｄ
３が、クロックサイクル♯Ａから各サイクルにおいてク
ロック信号ＣＬＫに同期して順次メモリＩＣ９１０へデ
ータバス９１４を介して転送されてメモリＩＣ９１０に
書込まれる。

【０００６】次いで、クロックサイクル♯Ｂにおいてデ
ータの読出を指示するリードコマンドＣＲが、メモリコ
ントローラ９００からメモリＩＣ９１０へ与えられる。
このリードコマンドＣＲも、制御信号ＣＴＬおよびアド
レス信号ＡＤＤ両者を含むとする。データの読出時にお
いては、メモリＩＣ９１０は、リードコマンドＣＲが与
えられてから内部でメモリセルの選択およびデータの内
部読出を行なう必要があり、コラムレイテンシと呼ばれ
る期間の経過後に、メモリＩＣ９１０からデータＱ０−
Ｑ３がクロック信号ＣＬＫに同期して順次読出されてメ
モリコントローラ９００へ転送される。このデータ読出
時においても、バースト長が４の場合を一例として示
す。

【０００７】このデータバス９１４が双方向データバス
であり、ある時点では、このデータバスには書込データ
Ｄまたは読出データＱを転送することができるだけであ
る。双方向データバス９１４における書込データと読出
データの競合（衝突）を防止するために、データバスに
は空き時間が設けられる。特に、双方向データバス９１
４に、複数のメモリＩＣ９１０が並列に接続される場
合、メモリコントローラ９００とメモリＩＣ９１０との
距離が異なるため、そのデータ伝搬時間にも差が生じ、
この時間差を考慮して、データバスに空き時間を設ける
必要がある。また、データの書込／読出に合わせ、これ
らの書込／読出を示すコマンドを印加する場合において
も、コマンドは必要なときのみ転送されるだけであり、
このデータバス９１４に比べて使用頻度が少なく、動作
制御バス９１２の使用効率が、双方向データバス９１０
の使用効率に比べて低いという問題がある。

【０００８】図２３は、パケット形式でコマンドおよび
データを転送するメモリＩＣの動作を示すタイミングチ
ャート図である。この図２３に示すように、動作制御バ
ス９１２は、行選択に関連するコマンドおよび行アドレ
スを伝達する行アドレスバスと、列選択に関連するコマ
ンドおよび列アドレスを伝達するバスに分割される。行
アドレスおよび列アドレスが、時分割多重化して伝達さ
れる。また、クロック信号ＣＬＫに同期して、たとえば
４クロックサイクルにわたって行選択動作を活性化する
アクティブコマンドパッケージＡＣＴが与えられる。こ
のメモリＩＣ９１０は、アドレスコマンドパッケージＡ
ＣＴが与えられると、そのパッケージに含まれるアドレ
ス信号に従って行選択動作を行なう。

【０００９】次いで、列アドレス／コマンドバスを介し
て、データの書込を示すライトコマンドパケットＷＲが
与えられる。このパケット形式の信号／データ転送時に
おいては、書込データＤは、ライトコマンドパケットＷ
Ｒが与えられてから所定クロックサイクル（図２３にお
いては６クロックサイクル）経過後に与えられる（内部
での書込動作レイテンシを考慮するためである）。この
書込コマンドパケットＷＲに続いて、データ読出を指示
するリードコマンドパケットＲＤが与えられる。このリ
ードコマンドパケットＲＤが与えられた後、所定のクロ
ックサイクル（図２３では６クロックサイクル）経過後
に、読出データＱが出力される。このデータの読出が行
なわれた後、行アドレスバスを介してプリチャージコマ
ンドパケットＰＲＥが与えられる。プリチャージコマン
ドパケットＰＲＥに従って、メモリＩＣ９１０が、プリ
チャージ状態に復帰する。

【００１０】このようなパケット形式で信号／データを
転送する場合においても、データの書込／読出を指示す
るアクセスコマンドパケットは、データの書込／読出を
行なうときのみに転送されるため、この動作制御バス９
１２の使用効率が悪いという問題が生じる。

【００１１】このようなバスの使用効率を改善し高速ア
クセスを実現するために、メモリＩＣ９１０に複数のバ
ンクを設け、バンクをインターリーブ態様で順次アクセ
スすることが行われる。しかしながら、バンク数にも上
限があり、また、１つのバンクを選択状態に維持する時
間の上限は、ＤＲＡＭセルのデータ保持時間により予め
定められる、数多くのバンクを設けて順次バンクにアク
セスするにも限度がある。

【００１２】また、データバス９１４においては、書込
データＤおよび読出データＱが、ともに転送されるた
め、競合を防止するために、データバスの空き時間が生
じる。このパケット方式のメモリシステムにおいても、
メモリＩＣが複数個並列に設けられるため、このデータ
バスの配線長の相違による信号伝搬遅延時間の相違に基
づき、データの衝突を防止するために、必要最小限の、
データの書込／読出時におけるパケット間の時間スロッ
ト（空き時間）を設ける必要がある。したがって、従来
のメモリシステムにおいては、動作制御バスおよびデー
タバスの使用効率が悪く、高速でデータを転送すること
ができないという問題がある。

【００１３】それゆえ、この発明の目的は、バスの使用
効率を改善して効率的にデータ転送を行なうことのでき
る半導体記憶装置を提供することである。

【００１４】この発明の他の目的は、バスの使用効率を
改善して効率的にデータを転送することのできるメモリ
システムを提供することである。

【００１５】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、書込データ、制御信号およびアドレス信号を
受ける複数の入力端子と、読出データを出力するための
少なくとも１つの出力端子を含む。書込データおよび読
出データのビット数が互いに異ならされる。

【００１６】好ましくは、入力端子として機能する端子
の数と出力端子として機能する端子の数を変更するため
のデータ制御回路が設けられる。

【００１７】また、好ましくは、入力端子は第１のバス
に結合され、出力端子は、第２のバスに結合される。こ
れら第１および第２のバスは、それぞれ、一方方向に沿
って信号またはデータを転送する単方向バスである。

【００１８】好ましくは、さらに、内部データバスと入
力端子との間に結合され、入力端子に与えられた書込デ
ータを内部データバスのビット幅に等しいビット数の内
部書込データに変換して出力する書込変換回路と、内部
データバスと出力端子との間に結合され、内部データバ
スに読出された内部読出データを出力端子のビット数に
等しいビット幅のデータに変換して出力端子へ転送する
読出変換回路が設けられる。

【００１９】好ましくは、書込変換回路は、入力端子に
与えられた書込データを順次受けてこれらの受けた書込
データを並列に内部データバスに転送する直／並変換回
路を含む。また、読出変換回路は、内部データバスに並
列に読出された複数ビットのデータを受け、これら複数
のビットを直列データに変換して順次出力端子に転送す
る並／直変換回路を含む。

【００２０】好ましくは、さらに、直／並変換回路の入
力データビット幅および並／直変換回路の出力データビ
ット幅を変更するためのデータビット制御回路が設けら
れる。

【００２１】書込変換回路の入力データビット数および
読出変換回路の出力データビット数を変更するためのデ
ータビット制御回路がさらに好ましくは設けられる。

【００２２】また、書込変換回路および読出変換回路を
並列に動作させるための制御回路が設けられる。

【００２３】この発明に係るメモリシステムは、情報を
記憶するメモリと、このメモリへのアクセスを制御する
ためのメモリコントローラと、メモリコントローラから
の書込データおよび制御信号およびアドレス信号をメモ
リに転送するための第１の単方向バスと、メモリから読
出された読出データをメモリコントローラへ転送するた
めの第２の単方向バスを含む。読出データは、ビット数
が書込データと異なる。

【００２４】メモリは、好ましくは、書込データを受け
て、内部書込データを生成する書込回路と、内部で読出
された内部読出データから読出データを生成する読出回
路と、書込回路の入力データビット数および読出回路の
出力データビット数を変更するためのデータビット変更
回路が好ましくはさらに設けられる。

【００２５】また、メモリコントローラは、書込データ
および読出データのビット数を変更するための回路を含
む。

【００２６】また、メモリには、好ましくは書込データ
および読出データを同時に入出力するための回路が設け
られる。

【００２７】好ましくは、メモリコントローラは、書込
データおよび読出データを同時に転送するための回路を
備える。

【００２８】書込データビット数および読出データビッ
ト数を互いに異ならせる。書込データなどの転送が行な
われた場合には、読出データのビット数を増加させて、
できるだけ多くのバス線を利用する。データ転送の方向
および頻度に応じて、効率的にバスを使用して、データ
を転送することができ、高速のデータ転送を実現するこ
とができる。

【００２９】特に、書込データを転送するバスと制御信
号およびアドレス信号を転送するバスを同一バス線で構
成することにより、より効率的に、バスを使用して、デ
ータを転送することができる。

【００３０】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従うメモリシステムの構成を概略的
に示す図である。図１において、メモリシステムは、メ
モリコントローラ１とメモリＩＣ２とを含む。メモリコ
ントローラ１は、第１のバス３を介して制御信号ＣＴ
Ｌ、アドレス信号ＡＤＤおよび書込データＤをメモリＩ
Ｃ２へ転送する。また、メモリＩＣ２は、読出データＱ
を第２のバス４を介してメモリコントローラ１へ転送す
る。この第１のバス３は、Ｍビット幅であり、第２のバ
ス４は、Ｎビット幅であり、これらのバス３および４の
ビット幅は、互いに異なる（Ｍ≠Ｎ）。これらのバス３
および４は、それぞれ一方方向にのみ信号／データを転
送しており、単方向バスである。この第１のバス３にお
いては、制御信号ＣＴＬおよびアドレス信号ＡＤＤを転
送するバス線と、書込データＤを転送するバス線が共用
される。書込データＤと読出データＱのビット幅が、こ
のメモリＩＣ２の仕様値に応じて、バス３および４の使
用効率が最も高くなるように決定される。

【００３１】今、図２に示すように、メモリＩＣ２の第
１のバス３に結合される入力ピンが、４ビットの入力ピ
ンＰＩ１−ＰＩ４を含む場合を考える。アドレス信号を
含むコマンドパケットが１６ビットであり、またデータ
パケットも１６ビットの場合を考える。この場合、図２
に示すように、まず、データの書込を指示するコマンド
パケットが、クロック信号ＣＬＫに同期して４ビット単
位で転送される。したがって、コマンドパケットの１６
ビットＣ１−Ｃ１６は、クロック信号ＣＬＫの４サイク
ルにわたってメモリコントローラ１から第１のバス３を
介してメモリＩＣ２へ転送される。続いて、同じ第１の
バス３を介して、書込データＤが転送される。この書込
データＤが、１６ビットＩ１−Ｉ１６であり、同様、ク
ロック信号ＣＬＫに同期して４ビット単位でメモリＩＣ
２へ第１のバス３を介して転送される。したがって、こ
のデータ書込において、合計８クロックサイクルが必要
となる。

【００３２】一方、図３に示すように、第１のバス３
を、５ビットバスに設定し、第２のバス４を３ビット幅
に設定する。第１のバス３および第２のバス４の合計ビ
ット数は８ビットであり、この合計ビット幅は変更され
ない。第１のバス３を５ビット幅とした場合、１６ビッ
トのコマンドパケットは、４クロックサイクルにわたっ
て転送される。一方、第４クロックサイクルにおいて書
込データビットＩ１をコマンドアドレスビットＣ１６と
ともに転送することにより、データパケットは、実質的
に、３クロックサイクルで転送することができる。した
がって、合計７クロックサイクルで、コマンドパケット
およびデータパケットを転送することができる。このと
き、第２のバス４に結合されるメモリＩＣ２の出力端子
ＰＯ１−ＰＯ３から、１６ビットのデータＱを、３ビッ
ト単位で、順次転送する。したがって、データの書込と
並行して、第１のバス４を介して１６ビットＯ１−Ｏ１
６の読出データＱをメモリコントローラ１へ転送するこ
とができる。これにより、第１のバス３および第２のバ
ス４両者におけるバスの空き時間を短縮することができ
る。

【００３３】データ読出時においては、データ書込を指
示するコマンドパケットの前に、データ読出を指示する
リードコマンドパケットを転送する。リードコマンドパ
ケット転送後、コラムレイテンシ経過後に、データビッ
トＯ１−Ｏ１６がメモリＩＣ２から３ビット単位で読出
される。すなわち、メモリＩＣ２においては、データの
入力回路およびデータの出力回路は同時に動作する。内
部においてメモリセルの選択、書込動作および読出動作
が、コマンドの印加順序に従って実行される。単に、こ
のメモリＩＣ２の、バス３および４に結合されるインタ
ーフェイス回路において、データの書込／読出が同時に
実行される。

【００３４】図４は、図１に示すメモリＩＣ２の構成を
概略的に示す図である。図４において、メモリＩＣ２
は、行列状に配列される複数のメモリセルを有するメモ
リセルアレイ５と、このメモリセルアレイ５の行の選択
に関連する動作を行なう行系回路６と、メモリセルアレ
イ５の列選択に関連する動作を行なう列系回路７を含
む。メモリセルアレイ５においては、メモリセル行に対
応してワード線が配設され、メモリセル列に対応してビ
ット線が配設される。

【００３５】行系回路６は、行アドレスをデコードする
ロウデコーダ、ロウデコーダからのデコード信号に従っ
てアドレス指定された行に対応するワード線を選択状態
へ駆動するワード線ドライブ回路、ビット線を所定電圧
レベルにプリチャージしかつイコライズするプリチャー
ジ／イコライズ回路、およびメモリセルデータの検知、
増幅およびラッチを行なうセンスアンプ回路等を含む。

【００３６】列系回路７は、列アドレスをデコードして
列選択信号を生成するコラムデコーダ、選択列のメモリ
セルへのデータの書込を行なうライトドライブ回路、お
よび選択メモリセルのデータを増幅するプリアンプ等を
含む。

【００３７】メモリＩＣ２は、Ｍビットの第１のバス３
に結合される入力ピン端子群ＰＩＧを介してメモリコン
トローラ１からのコマンドパケットおよび書込データを
受ける入力バッファ１０と、入力バッファ１０からのコ
マンドパケットをデコードし、内部動作を指定する動作
モード指示信号を生成するコマンドデコーダ１１と、コ
マンドデコーダ１１からの書込動作モード指示信号ＷＲ
ＩＴＥに従って入力バッファ１０からのＭビットのデー
タをＰビットの書込データに変更して内部データバス１
３上に伝達するビット幅拡張回路１２と、内部データバ
ス１３からのＰビット幅の内部読出データを受け、コマ
ンドデコーダ１１からの読出動作モード指示信号ＲＥＡ
Ｄに従ってこの内部データバス１３上に読出されたＰビ
ットの読出データをＮビットデータに変換するビット幅
縮小回路１５と、このビット幅縮小回路１５からのデー
タをＮビットの出力端子群ＰＯＧを介して順次出力する
出力バッファ１６と、コマンドデコーダ１１からの動作
モード指示信号に従って指定された動作に必要な制御信
号を生成する制御回路１４を含む。この制御回路１４
は、図４において行系回路６および列系回路７に対する
制御信号を発生するように示す。この制御回路１４から
また、出力バッファ１６に対し出力イネーブル信号が与
えられてもよい。

【００３８】図４に示すように、ビット幅拡張回路１２
を利用して、たとえば、図３に示すように４クロックサ
イクルにわたって伝達される１６ビットの書込データ
を、内部の１６ビットの書込データにして一度に内部デ
ータバス１３上に転送する（Ｐ＝１６の場合）。一方、
ビット幅縮小回路１５は、出力端子群ＰＯＧのビット幅
Ｎ（＝３）に合わせて、内部データバス１３に読出され
たＰ（＝１６）ビットのデータのビット幅を縮小し、順
次クロック信号に従って出力バッファ１６に転送する。
これにより、メモリＩＣの仕様に応じて、入力ピン端子
群ＰＩＧおよび出力ピン端子群ＰＯＧのビット幅を設定
して、効率的に、データの転送を行なうことができる。

【００３９】内部データバス１３は、たとえば１６ビッ
ト幅であり、メモリセルアレイ５においてコマンドパケ
ットに含まれるアドレス信号に従って選択された１６ビ
ットのメモリセルに対し同時にデータの書込または読出
が、与えられたコマンドに従って制御回路１４の制御の
もとに実行される。

【００４０】図５は、図４に示すビット幅拡張回路１２
の構成を概略的に示す図である。図５において、ビット
幅拡張回路１２は、図４に示すコマンドデコーダ１１か
らの書込動作モード指示信号ＷＲＩＴＥとクロック信号
ＣＬＫとに従って、転送クロック信号Ｔ０−Ｔ３を順次
発生する書込転送制御回路２２と、書込転送制御回路２
２からの転送クロック信号Ｔ０−Ｔ３にそれぞれ従って
導通し、入力バッファ１０からのデータビットを転送す
るトランスファーゲート２０ａ−２０ｄと、トランスフ
ァーゲート２０ａ−２０ｄそれぞれに対応して設けら
れ、対応のトランスファーゲート２０ａ−２０ｄから転
送されたデータビットをラッチするラッチ回路２１ａ−
２１ｄを含む。これらのラッチ回路２１ａ−２１ｄは、
書込転送制御回路２２からの書込活性化信号φＷＲの活
性化時ラッチしたデータビットを内部データバス１３に
並列に転送する。この内部データバス１３上のデータビ
ットが、図４に示す列系回路７に含まれるライトドライ
バへ与えられる。

【００４１】この図５に示すビット幅拡張回路１２にお
いて、図３に示すようなデータビットの構成の場合、ト
ランスファーゲート２０ａは１ビットデータを転送しラ
ッチ回路２１ａが１ビットデータのラッチおよび出力を
行なう。トランスファーゲート２０ｂ−２０ｄは、それ
ぞれ５ビットのデータの転送を行ない、ラッチ回路２１
ｂ−２１ｄが、５ビットのデータのラッチおよび出力を
行なう。トランスファーゲート２０ａは、入力バッファ
１０の５ビットの出力のうち、予め定められたデータビ
ットに結合される。残りのトランスファーゲート２０ｂ
−２０ｄは、入力バッファ１０の内部出力ノードにそれ
ぞれ結合される。次に、この図５に示すビット幅拡張回
路１２の動作について図６に示すタイミングチャート図
を参照して説明する。

【００４２】ライトコマンドパケットが与えられると、
このライトコマンドパケットに含まれるライトコマンド
に従って、コマンドデコーダ１１が書込動作モード指示
信号ＷＲＩＴＥを活性化する。この書込動作モード指示
信号ＷＲＩＴＥが活性化されると、書込転送制御回路２
２は、クロック信号ＣＬＫに従って、転送クロック信号
Ｔ０−Ｔ３を順次活性化（Ｈレベルに駆動）する。これ
により、トランスファーゲート２０ａ−２０ｄが順次導
通し、入力バッファ１０へ与えられたデータをそれぞれ
転送し、対応のラッチ回路２１ａ−２１ｄにラッチさせ
る。

【００４３】この書込動作モード指示信号ＷＲＩＴＥが
活性化されてから所定の時間ｔＣＷＤ（ＣＡＳ−書込遅
延時間）が経過すると、書込活性化信号φＷＲが活性化
され、ラッチ回路２１ａ−２１ｄは、ラッチしたデータ
ビットを並列に内部データバス１３に伝達する。したが
って、転送クロック信号Ｔ０−Ｔ３に従って、転送され
た１ビットデータ、５ビットデータ、５ビットデータお
よび５ビットデータが、それぞれラッチ回路２１ａ−２
１ｄにラッチされた後、並列に１６ビット幅の内部デー
タバス１３に転送される。メモリセルの選択はライトコ
マンドパケットに含まれるアドレス信号に従って行なわ
れる。

【００４４】ここで、入力バッファ１０へは、ライトコ
マンドパケットおよび書込データ両者が直列に与えられ
ており、ライトコマンドパケットに続いて、書込データ
パケットが転送される。しかしながら、ライトコマンド
パケット印加後、所定の時間経過後に、書込データパケ
ットが印加されてもよい。書込データパケットとライト
コマンドパケットの間の時間は予め定められているた
め、この書込動作モード指示信号ＷＲＩＴＥが活性化さ
れてから所定時間経過後に、書込転送制御回路２２の制
御の下に転送クロック信号Ｔ０−Ｔ３が順次活性化され
る。この場合、単に、転送クロック信号Ｔ０−Ｔ３の活
性化タイミングが所定時間遅れるだけである。

【００４５】なお、ラッチ回路２１ａ−２１ｄの構成
は、トランスファーゲート２０ａ−２０ｄを介して与え
られるデータビットをラッチし、書込活性化信号φＷＲ
に従ってラッチデータビットを転送する構成であればよ
い。これらのラッチ回路２１ａ−２１ｄは、たとえば、
トランスファーゲートとインバータラッチ回路とで構成
することができる。

【００４６】また、書込転送制御回路２２は、書込デー
タビットの幅が固定されている場合には、書込動作モー
ド指示信号ＷＲＩＴＥに従って所定のクロックサイクル
期間クロック信号ＣＬＫを発生する構成であればよい。
たとえば、書込動作モード指示信号ＷＲＩＴＥの活性化
に応答してセットされて４クロックサイクル経過すると
リセットされるフリップフロップを設け、このフリップ
フロップの出力信号とクロック信号ＣＬＫの論理積によ
り転送クロック信号Ｔ０−Ｔ３を生成することができ
る。

【００４７】また、図６においては、転送クロック信号
Ｔ０−Ｔ３は、クロック信号ＣＬＫに同期して発生され
ている。これは、図３に示すように、クロック信号ＣＬ
Ｋの立下がりに同期して外部からのコマンドおよびデー
タビットのサンプリングが行なわれるためである。しか
しながら、このクロック信号ＣＬＫの立上がりに同期し
て転送クロック信号Ｔ０−Ｔ３が生成されてもよい。

【００４８】また、クロック信号ＣＬＫの立上がりエッ
ジおよび立下がりエッジ両者を用いてデータパケットお
よびコマンドパケットの転送を行なうＤＤＲ（ダブル・
データ・レート）モードの場合、入力バッファ１０にお
いて、このクロック信号ＣＬＫの立上がりエッジおよび
立下がりエッジで信号／データビットのサンプリングを
行なった後、クロック信号ＣＬＫの立上がりエッジまた
は立下がりエッジでこれらのサンプリングした信号／デ
ータビットを並列に出力する構成が用いられれば、図５
に示す構成をＤＤＲモードにおいても利用することがで
きる。

【００４９】図７は、図４に示すビット幅縮小回路１５
の構成を概略的に示す図である。図７において、ビット
幅縮小回路１５は、内部データバス１３の異なるバス線
に設けられるラッチ回路３１ａ−３１ｆと、ラッチ回路
３１ａ−３１ｆそれぞれに対応して設けられ、転送クロ
ック信号Ｔａ−Ｔｆに従って対応のラッチ回路３１ａ−
３１ｆのラッチデータを出力バッファ１６へ転送するト
ランスファーゲート３０ａ−３０ｆと、読出動作モード
指示信号ＲＥＡＤとクロック信号ＣＬＫとに従って転送
クロック信号Ｔａ−Ｔｆを生成しかつラッチ回路３１ａ
−３１ｆへ読出活性化信号φＲＤを与える読出転送制御
回路３２を含む。

【００５０】ラッチ回路３１ａ−３１ｅは、たとえば、
図３に示すデータ転送を実現するため３ビット幅を有
し、ラッチ回路３１ｆは１ビット幅を有する。出力バッ
ファ１６は、トランスファーゲート３０ａ−３０ｆから
与えられる３ビットデータを順次３ビットのデータ出力
端子群へ転送する。次に、この図７に示すビット幅縮小
回路１５の動作を図８に示すタイミングチャート図を参
照して説明する。

【００５１】まず、リードコマンドパケットが与えられ
ると、読出動作モード指示信号ＲＥＡＤが活性化され
る。読出転送制御回路３２は、この読出動作モード指示
信号ＲＥＡＤの活性化に応答して、所定の期間（コラム
レイテンシ−１クロックサイクル）をカウントし、所定
の期間が経過すると、読出活性化信号φＲＤを活性化す
る。このコラムレイテンシ−１（ｔＣＡＣ−１）のサイ
クル期間は、内部でメモリセルアレイの列選択および選
択メモリセルデータの内部転送（プリアンプの活性化を
含む）に要する時間により決定される。

【００５２】ラッチ回路３１ａ−３１ｆは、この読出活
性化信号φＲＤの活性化に従って内部データバス１３に
与えられた１６ビットのデータを、それぞれ、３ビッ
ト、３ビット、３ビット、３ビット、３ビットおよび１
ビットずつラッチする。

【００５３】次いで、読出データ制御回路３２は、次の
クロックサイクルから転送クロック信号Ｔａ−Ｔｆを順
次活性化する。ラッチ回路３１ａ−３１ｆにラッチされ
たデータが、トランスファーゲート３０ａ−３０ｆを介
して出力バッファ１６へ順次転送される。出力バッファ
１６が、３ビットデータを順次出力する。

【００５４】したがってこの図７に示す構成の場合、１
６ビットデータを３ビットデータに変換して直列に順次
出力する。

【００５５】なお、転送クロック信号Ｔａ−Ｔｆは、ク
ロック信号ＣＬＫに同期して発生されている。しかしな
がら、これらの転送クロック信号Ｔａ−Ｔｆは、クロッ
ク信号ＣＬＫと位相が１８０°異なっていてもよい。出
力バッファ１６において、このデータビットをクロック
信号ＣＬＫの立上がりに同期して順次転送する。また、
出力バッファ１６が、ＤＤＲモードでデータビットを転
送するように構成されてもよい。このＤＤＲモードでの
転送時においては、転送クロック信号Ｔａ−Ｔｆは、ク
ロック信号ＣＬＫの半クロックサイクルずつ位相をずら
せて活性化する。またはこれに代えて、転送クロック信
号Ｔａ−Ｔｆの２つを組として同時に活性化し、出力バ
ッファ１６において６ビットデータを３ビットデータに
変換してクロック信号ＣＬＫの立上がりエッジおよび立
下がりエッジに同期して転送する（出力バッファが６ビ
ット／３ビットの並／直変換を行なう。これらのデータ
転送時おけるクロック信号ＣＬＫと読出データビットの
位相関係は、用いられるメモリＩＣの仕様に応じて適当
に定められればよい。

【００５６】図８は、図３に示すデータの書込および読
出を行なう際のビット幅拡張回路１２およびビット幅縮
小回路１５の動作を示すタイミングチャート図である。
以下、図８を参照して、このデータの書込および読出動
作について説明する。

【００５７】クロック信号ＣＬＫのサイクル♯０におい
てリードコマンドパケットに従って読出動作モード指示
信号ＲＥＡＤが活性化される。この読出動作モード指示
信号ＲＥＡＤが活性化されると、２クロックサイクル後
のクロックサイクル♯３において、読出活性化信号φＲ
Ｄが活性化され、図７に示すラッチ回路３１ａ−３１ｆ
が内部データバス１３上の内部読出データビットをそれ
ぞれラッチする。

【００５８】続いて、クロックサイクル♯４から、転送
クロック信号Ｔａ−Ｔｆが順次活性化され、ラッチ回路
３１ａ−３１ｆのラッチデータがトランスファーゲート
３０ａ−３０ｆを介して出力バッファ１６へ与えられ
る。

【００５９】ライトコマンドパケットが４クロックサイ
クルにわたって印加されるため、クロックサイクル♯２
から、クロックサイクル♯５においてライトコマンドパ
ケットが印加される。このライトコマンドパケットに従
ってクロックサイクル♯６において書込動作モード指示
信号ＷＲＩＴＥが活性化される。この書込動作モード指
示信号ＷＲＩＴＥの活性化に従って、図５に示す書込転
送制御回路２２が活性化され、転送クロック信号Ｔ０−
Ｔ３を、クロックサイクル♯７から♯１０にわたって順
次活性化する。転送クロック信号Ｔ０−Ｔ３に従って図
５に示すラッチ回路２１ａ−２１ｄに書込データがラッ
チされる。クロックサイクル♯１１において書込活性化
信号φＷＲが活性化され、このラッチ回路２１ａ−２１
ｄにラッチされたデータビットが内部データバス１３に
並列に転送される。

【００６０】したがって、このクロックサイクル♯４お
よび♯５においては、第１のバス３および第２のバス４
がともに信号およびデータをそれぞれ転送している。ま
た、クロックサイクル♯７からクロックサイクル♯９に
おいては、第１のバス３および第２のバス４が、それぞ
れデータビットを転送している。したがって、バスの空
き時間が短くなり、データ転送効率を改善することがで
きる。

【００６１】この図８に示すように、転送クロック信号
Ｔａ−Ｔｆの活性化時にはラッチ回路３１ａ−３１ｆ
（図７参照）に読出データビットがラッチされており、
内部でデータ読出のための列選択動作は完了する。した
がって、この読出動作活性化信号φＲＤに従って列系回
路を一旦リセットした後、再び、クロックサイクル♯１
１において書込活性化信号φＷＲを活性化する。この転
送クロック信号Ｔａ−ＴｆおよびＴ０−Ｔ３の発生時
に、内部で列選択を行なう。この列選択に要する時間
は、図８においては、２クロックサイクル期間であり、
内部で、転送クロック信号Ｔａ−Ｔｆを順次活性化して
いる際に、書込動作モード指示信号ＷＲＩＴＥが活性化
されて内部で列選択を書込動作のために行なっても、何
ら内部データの衝突は生じない。

【００６２】また、メモリＩＣが複数のバンクを含む場
合、バンクへインターリーブ態様でアクセスすることに
より、よりバスの利用効率を改善することもできる。

【００６３】図５に示す書込転送制御回路２２および図
７に示す読出転送制御回路３２は、互いに独立に動作可
能であり、この独立動作により、第１のバスおよび第２
のバスに、書込データおよび読出データを同時に転送す
ることができる。

【００６４】なお、内部で書込データと読出データの衝
突の生じる可能性がある場合（データ書込および読出時
のコラムレイテンシがコマンドパケットの印加クロック
サイクル数よりも長い場合）、内部で、１つの列選択動
作が完了するまで、次の列選択動作を待機させる競合回
避回路を設けておけば、このような内部でのデータバス
でのデータの衝突は防止することができる。

【００６５】図９は、図１に示すメモリコントローラ１
の構成を概略的に示す図である。図９において、メモリ
コントローラ１は、プロセサなどの処理装置とのアクセ
スを行なうインターフェイス回路４０と、インターフェ
イス回路４０に結合され、処理装置からのメモリＩＣへ
のアクセス要求に従って必要なパケットを生成する制御
回路４１と、制御回路４１からのパケットを受け、その
ビット幅を縮小するビット幅縮小回路４２と、ビット幅
縮小回路４２により縮小された縮小パケットをクロック
信号ＣＬＫに同期して第１のバス３に伝達する出力回路
４３と、第２のバス４から与えられるデータをクロック
信号ＣＬＫに同期して取込む入力回路４４と、入力回路
４４からのデータビットを所定のビット幅のデータパケ
ットに変換して制御回路４１へ与えるビット幅拡張回路
４５を含む。

【００６６】この制御回路４１は、メモリＩＣの距離
（複数のメモリＩＣが設けられているとき）に応じて、
データ読出指示を与えた場合の読出データの返送タイミ
ングを決定して入力回路４４を活性化する。これらのビ
ット幅縮小回路４２およびビット幅拡張回路４５は、そ
れぞれ制御回路４１の制御のもとに活性化される。この
メモリコントローラ１において、第１のデータバス３お
よび第２のデータバス４のビット幅に応じて、送受する
パケットのビット幅をおよびクロックサイクル数を調整
することにより、データバス３および４のビット幅変更
に容易に対応することができる。

【００６７】図１０は、図９に示すビット幅縮小回路４
２の構成を概略的に示す図である。図１０において、ビ
ット幅縮小回路４２は、制御回路４１からのコマンドパ
ケットおよび書込データパケットを所定ビット（たとえ
ば４ビット）単位で受けてラッチするラッチ回路５０ａ
−５０ｄと、ラッチ回路５０ａ−５０ｄそれぞれに対応
して設けられ、出力転送制御回路５１からの転送クロッ
ク信号Ｔ０−Ｔ３に従って対応のラッチ回路５０ａ−５
０ｄのラッチ信号／データビットを出力回路４３へ転送
するトランスファーゲート５１ａ−５１ｄを含む。

【００６８】ラッチ回路５０ａ−５０ｄへは、コマンド
パケットは全ビット並列に与えられてラッチされる。出
力転送制御回路５２は、制御回路４１からの転送指示Ｘ
Ｆおよび書込指示ＷＲに従って、転送活性化信号φＸＦ
を活性化する。ラッチ回路５０ａ−５０ｄに、コマンド
のビットおよびデータビットがラッチされた後に、出力
転送制御回路５２が、転送クロック信号Ｔ０−Ｔ３を順
次活性化する。したがって、５ビット単位で、４サイク
ルにわたってコマンドパケットが転送された後、データ
書込時においては、続いて、５ビット単位で、書込デー
タが出力回路４３を介して転送される。データ読出を指
示するときには、書込指示信号ＷＲは非活性状態であ
り、出力転送制御回路５２は、リードコマンドパケット
のみをラッチ回路５０ａ−５０ｄにラッチさせた後、転
送クロック信号Ｔ０−Ｔ３を順次活性化する。これによ
り、リードコマンドパケットのみが転送される。また、
書込データビットの位置も、制御回路４１の制御のもと
に、予め定められ、ラッチ回路５０ａ−５０ｄには、そ
れぞれ所定の位置のコマンドパケットの信号およびデー
タビットが格納される。

【００６９】図１１は、図９に示すビット幅拡張回路４
５の構成の一列を概略的に示す図である。図１１におい
て、ビット幅拡張回路４５は、入力回路４４に並列に結
合されるトランスファーゲート５５ａ−５５ｆと、トラ
ンスファーゲート５５ａ−５５ｆそれぞれに対応して設
けられるラッチ回路５６ａ−５６ｆと、読出動作モード
指示信号ＲＥＡＤの活性化に応答して、コラムレイテン
シおよびデータ伝搬遅延時間およびデータ入力クロック
サイクル数が経過した後に、転送指示信号φＬＴを活性
化する読込転送制御回路５７を含む。ラッチ回路５６ａ
−５６ｆのラッチデータビットは転送指示信号φＬＴの
活性化に応答して並列に制御回路へ与えられる。入力回
路４４へは、３ビットの読出データが順次メモリＩＣか
ら転送される。

【００７０】読込転送制御回路５７は、制御回路４１か
ら読出動作モード指示信号ＲＥＡＤの活性化時、まず転
送クロック信号Ｔａ−Ｔｆを、順次活性化する。トラン
スファーゲート５５ｆは入力回路４４の所定の内部出力
ノードに結合され、１ビットのデータを転送する。した
がって、ラッチ回路５６ａ−５６ｅには、３ビットのデ
ータが格納され、ラッチ回路５６ｆには、１ビットのデ
ータが格納される。この入力回路４４を介して転送され
たデータビットがラッチ回路５６ａ−５６ｆに転送され
てラッチされると、読込転送制御回路５７は、転送指示
信号φＬＴを活性化する。これにより、ラッチ回路５６
ａ−５６ｆにラッチされた１６ビットのデータが、制御
回路４１へ並列に与えられる。

【００７１】転送クロック信号Ｔａ−Ｔｆの活性化順序
を、メモリＩＣにおける転送クロック信号Ｔａ−Ｔｆの
活性化順序と同じとすることにより、制御回路４１に対
し、データビットの位置をメモリＩＣにおいて読出され
る内部読出データ（１６ビット）の位置と異ならせるこ
となく与えることができる。メモリコントローラ１およ
びメモリＩＣ２においてそれぞれ内部で１６ビットのデ
ータが処理される場合、５ビットの第１のバスおよび３
ビットの第２のバスを介してデータ転送を行ない、バス
使用効率を改善でき効率的にデータ転送を行なうことが
できる。

【００７２】なお、上述の説明においては、第１のバス
を介して転送される書込データビットの数を読出データ
ビットの数よりも大きくしている。しかしながら、逆
に、読出動作が頻繁に行なわれるなどの場合、この第２
のデータバス４のビット幅を、第１のデータバス３のビ
ット幅よりも大きくしてもよい。

【００７３】なお、上述の説明においては、１６ビット
のコマンドが、４ビット幅のパケットで４クロックサイ
クルにわたって転送されており、また１６ビットのデー
タが転送されている。しかしながらこれらのビット幅
は、単なる一例であり、たとえば３２ビットまたは６４
ビットのなどのビット幅のコマンドおよびデータが転送
されてもよい。また、内部データバスの幅も１６ビット
以外の６４ビットまたは２５６ビットなどの幅であって
も良い。

【００７４】なお、コマンドおよびアドレスもビット幅
が変換されてコマンドデコーダおよびアドレスデコーダ
へ与えられる。

【００７５】［変更例］図１２は、この発明の実施の形
態１のメモリシステムの変更例の構成を概略的に示す図
である。図１２においては、メモリコントローラ１とメ
モリＩＣ２とは、制御／アドレスバス３ａおよび書込デ
ータバス３ｂおよび読出データバス４により結合され
る。書込データバス３ｂはｍビット幅であり、読出デー
タバス４は、ｎビット幅である。これらのデータバス３
ｂおよび４のビット幅ｍおよびｎは互いにその値が異な
る。制御／アドレスバス３ａは、そのビット幅が固定さ
れている。このようなリード／ライト分離の構成におい
ても、データバス３ｂおよび４のビット幅ｍおよびｎを
それぞれ適当な値に設定することにより、バスの使用効
率を改善することができる。この場合においても、メモ
リコントローラ１およびメモリＩＣ２においては、ビッ
ト幅拡張回路およびビット幅縮小回路が同様に、データ
ビットに対して設けられる。制御／アドレスバス３ａに
対しては、このようなビット幅拡張／縮小回路は設けら
れない。

【００７６】図１３は、図１２に示すメモリシステムの
データの書込／読出を示すタイミングチャート図であ
る。クロックサイクル♯Ａにおいてデータ読出を示すリ
ードコマンドＲ１が与えられる。コラムレイテンシが２
であり、クロックサイクル♯Ｂから、データビットＱＡ
１−ＱＡ４が順次読出される。これらは、メモリＩＣの
内部データバスのビット幅よりも小さなビット幅を有す
るデータである。クロックサイクル♯Ｂにおいてデータ
の書込を示すライトコマンドＷを与える。データ書込時
において、書込データバス３ｂを介して書込データＤＡ
１−ＤＡ４がクロックサイクル♯Ｂから与えられる。メ
モリＩＣにおいては、内部のラッチ回路によりデータビ
ットがすべてラッチされており、このクロックサイクル
♯Ｂにおいては、内部の列選択動作は完了している。し
たがってクロックサイクル♯Ｂにおいてライトコマンド
Ｗを与えて、書込データビットＤＡ１−ＤＡ４を順次内
部でラッチしても、何らメモリセルを読出すための列選
択動作に悪影響を及ぼさない。内部でリードコマンドに
よる列選択動作が完了すると、次いでライトコマンドに
よるデータ列選択が行なわれて、このデータビットＤＡ
４の格納後、内部で選択メモリセルへのデータの書込が
実行される。

【００７７】このように書込データバスおよび読出デー
タバスを別々に設けることにより、互いに同時に、書込
データビットおよび読出データビットを転送することが
できる。この図１３に示す構成の場合、たとえば内部の
データバスが２５６ビットの幅を有し、データの入出力
回路部において、３２ビットのデータが選択されて入出
力される構成の場合において、たとえば読出が頻繁に行
なわれる場合には、データのビット幅を、たとえば４８
ビットとし、書込データバスの幅を、１６ビットに低減
する。書込データバスと読出データバスのビット幅の合
計は変化しない。これにより、データ読出が頻繁に行な
われる回路において、データ読出を高速で効率的に行な
うことができる。また、書込が頻繁に行なわれる場合に
は、この書込データバスのビット幅を読出データバスの
ビット幅よりも大きくする。この場合も、読出データバ
スと書込データバスのビット幅は同じとする。

【００７８】したがって、内部メモリＩＣにおいて内部
で転送可能なデータビットの数よりも、外部でのデータ
転送可能なビット数が少ない場合、本発明を適用して、
効率的なデータ転送を行なうことができる。この内部２
５６ビット、外部３２ビット構成の場合、メモリＩＣ内
において２５６：３２選択を行なうデコーダを非活性状
態として、２５６ビットを同時に選択する状態に設定す
る。これにより、２５６ビットのデータをラッチして、
４８ビット単位で外部へ読出ことができる。また、書込
データを１６ビット単位で受けて直列／並列変換を行な
うことにより、２５６ビットのデータバスへ内部書込デ
ータを転送することができる。

【００７９】以上のように、この発明の実施の形態１に
従えば、書込データを転送するバスと読出データを転送
するバスを別々に設けかつそれらのバス幅を異ならせて
おり、処理用途において効率的にバス幅を設定して、効
率的にデータ転送を行なうことができ、バスの使用効率
を改善することができる。

【００８０】［実施の形態２］図１４は、この発明の実
施の形態２に従うメモリＩＣの要部の構成を概略的に示
す図である。図１４において、メモリＩＣ２は、第１の
バス３にピン端子群ＰＧＡを介して結合されかつ第２の
バス４に、ピン端子群ＰＧＢを介して結合される入力バ
ッファ回路７０と、入力バッファ回路７０の出力データ
ビット幅を変換して内部データバス１３に伝達するビッ
ト幅変換回路７２と、ピン端子群ＰＧＡおよびＰＧＢに
結合される出力バッファ回路７４と、内部データバス１
３に読出されたビット幅Ｐのデータのビット幅を出力バ
ッファ回路７０のビット幅に変換して内部読出データを
転送するビット幅変換回路７６と、入力バッファ回路７
０およびビット幅変換回路７２のビット幅ならびに出力
バッファ回路７４およびビット幅変換回路７６のビット
幅を設定するモードレジスタ７８を含む。

【００８１】モードレジスタ７８は、モードレジスタセ
ットコマンドＭＲＳが与えられると、ピン端子群ＰＧＡ
およびＰＧＢの所定のピン端子に与えられたデータを取
込み（この回路は示されず）、入力データビット数設定
信号ＩＢＳおよび出力データビット数設定信号ＯＢＳを
生成する。入力バッファ回路７０のビット幅が、この入
力ビット数設定信号ＩＢＳにより設定され、またビット
幅変換回路７２も、変換ビット幅が、入力バッファ回路
７０と内部データバス１３のビット幅に応じて設定され
る。出力バッファ回路７４は、そのビット幅が、出力デ
ータビット数設定信号ＯＢＳに設定され、またビット幅
変換回路７６も、出力データビット数設定信号ＯＢＳに
従ってビット幅変換処理内容が決定される。

【００８２】この図１４に示すように、書込データビッ
ト数および読出データビット数をモードレジスタ７８に
格納されたデータに従って変更することにより、プロセ
サなどのデータ処理時において、読出が連続して行なわ
れる場合には、読出データビットの数を多くし、また書
込が多く行なわれる処理モード時においては、書込デー
タビットの幅を広くする。ただし、この場合において
は、内部データバス１３のビット幅Ｐは、データバス３
および４のビット幅の合計（Ｍ＋Ｎ）よりも広いという
条件が要求される。また、全ピン端子数Ｍ＋Ｎは一定で
ある。

【００８３】ビット幅変換回路７２および７６のビット
幅および入力バッファ回路７０および出力バッファ回路
７４のビット幅をプログラム可能とすることにより、処
理内容に応じて、最適なデータビット数を設定すること
ができ、効率的なデータ転送を実現することができる。

【００８４】図１５は、図１４に示す入力バッファ回路
７０およびビット幅変換回路７２の構成を概略的に示す
図である。図１５において、入力バッファ回路７０は、
ピン端子群ＰＧＡおよびＰＧＢに結合される入力回路７
０ａと、入力ビット幅設定信号ＩＢＳに従ってこの入力
回路７０ａのビット幅を設定する入力幅設定回路７０ｂ
を含む。入力回路７０ａは、Ｍビット幅の端子群ＰＧＡ
に結合されるトライステートバッファ回路７９ａ−７９
ｍと、Ｎビット幅の端子群ＰＧＢに結合されるトライス
テートバッファ回路７９ｎ−７９ｓを含む。これらのト
ライステートバッファ回路７９ａ−７９ｓの各々は、入
力幅設定回路７０ｂからのイネーブル信号ＥＮａ−ＥＮ
ｓに従って選択的に活性化される。入力幅設定回路７０
ｂは、入力ビット幅設定信号ＩＢＳをデコードして、イ
ネーブル信号ＥＮａ−ＥＮｓを選択的に活性化する。

【００８５】ビット幅変換回路７２は、入力回路７０ａ
からの（Ｍ＋Ｎ）ビットのバス線をＰビットの内部信号
線群７２ｅに結合するバス線選択回路７２ａと、このバ
ス線選択回路７２ａのＰビットの出力信号を転送する転
送回路７２ｃと、転送回路７２ｃから転送されたデータ
ビットをラッチしかつＰビットの内部データバス１３に
並列に転送する書込ラッチ回路７２ｄと、バス線選択回
路７２ａ、転送回路７２ｃおよび書込ラッチ回路７２ｄ
の動作を制御する書込転送制御回路７２ｂを含む。

【００８６】バス線選択回路７２ａは、その構成は後詳
細に説明するが、スイッチマトリックスで構成され、書
込転送制御回路７２ｂからのデータビット幅設定信号に
従って、選択的に、（Ｍ＋Ｎ）ビットのトライステート
バッファを選択的にＰビットの信号線群７２ｅに結合す
る。

【００８７】転送回路７２ｃは、Ｐビットの内部信号線
群７２ｅの信号線それぞれに対応して設けられるトラン
スファーゲート８１ａ−８１ｐを含む。これらのトラン
スファーゲート８１ａ−８１ｐは、それぞれ個別に書込
転送制御回路７２ｂによりその導通／非導通が制御され
る。

【００８８】書込ラッチ回路７２ｄも、このトランスフ
ァーゲート８１ａ−８１ｐそれぞれに対応して設けられ
るラッチ回路８２ａ−８２ｐを含む。これらのラッチ回
路８２ａ−８２ｐは、与えられたデータをラッチし、か
つ書込転送制御回路７２ｂからの書込活性化信号φＷＲ
に従ってラッチデータを並列に内部データバス１３に転
送する。

【００８９】転送回路７２ｃにおいて、その入力データ
ビット幅単位でトランスファーゲートを活性化すること
により、書込ラッチ回路７２ｂに、必要なデータをラッ
チさせることができる。すなわち、書込転送制御回路７
２ｂは、この入力データビット幅設定信号ＩＢＳに従っ
て、転送クロック信号ＴＣａ−ＴＣｐを、入力ビット幅
単位で順次活性化する。

【００９０】図１６は、図１５に示すバス線選択回路７
２ａの構成の一例を示す図である。図１６においては、
この端子群ＰＧＡおよびＰＧＢの合計ビットが８ビット
であり、内部データバス１３のビット幅Ｐが１６ビット
の場合の構成を一例として示す。

【００９１】図１６において、バス線選択回路７２ａ
は、内部信号線群７２ｅに結合される信号線Ｌ１−Ｌ１
６と、これらの信号線Ｌ１−Ｌ１６に対応して設けられ
るスイッチング素子ＳＷを含むスイッチング回路ＳＷＧ
１−ＳＷＧ８を含む。

【００９２】スイッチング回路ＳＷＧ１は、選択信号φ
１に応答して信号線Ｌ１を、信号線Ｌ２−Ｌ１６に結合
するスイッチング素子ＳＷを含む。このスイッチング素
子ＳＷは、トランスファーゲートで構成されてもよく、
またトランスミッションゲートで構成されてもよい。ス
イッチング回路ＳＷＧ２は、選択信号φ２に応答して、
信号線Ｌ１を、信号線Ｌ３、Ｌ５、Ｌ７Ｌ９、Ｌ１１、
Ｌ１３、およびＬ１５に接続するスイッチング素子群
と、信号線Ｌ２を、信号線Ｌ４、Ｌ６、Ｌ８、Ｌ１０、
Ｌ１２、Ｌ１４、およびＬ１６に接続するスイッチング
素子群とを含む。

【００９３】スイッチング回路ＳＷＧ３は、選択信号φ
３に応答して、信号線Ｌ１を信号線Ｌ７、Ｌ３、および
Ｌ１６に接続するスイッチング素子群と、選択信号φ３
に応答して信号線Ｌ２を、信号線Ｌ１４に接続するスイ
ッチング素子群と、選択信号φ３に応答して信号線Ｌ３
を、信号線Ｌ６、Ｌ９、Ｌ１２、Ｌ１５に接続するスイ
ッチング素子群を含む。

【００９４】スイッチング回路ＳＷＧ４は、選択信号φ
４に応答して信号線Ｌ１を、信号線Ｌ５、Ｌ１３に接続
するスイッチング素子群と、信号線Ｌ２を、信号線Ｌ
６、Ｌ１０、およびＬ１４に接続するスイッチング素子
群と、信号線Ｌ３を、信号線Ｌ７、Ｌ１１、およびＬ１
５に接続するスイッチング素子群と、信号線Ｌ４を、信
号線Ｌ８、Ｌ１２およびＬ１６に接続するスイッチング
素子群とを含む。

【００９５】以下、同様にして、入力データビット幅に
応じて、スイッチング素子群が配置される。最終的に、
スイッチング回路ＳＷＧ８は、信号線Ｌ１−Ｌ８を、そ
れぞれ信号線Ｌ９−Ｌ１６に接続するスイッチング素子
群を含む。

【００９６】データビット幅に応じて、スイッチング回
路を選択的に導通状態とすることにより、バス線選択回
路７２ａにおいて、選択信号φ１−φ８に従って入力デ
ータビット幅に応じたバス線の接続を実現することがで
きる。

【００９７】入力バッファ回路７０ａにおいては、ピン
端子ＰＡ１−ＰＡ４およびＰＢ１−ＰＢ４に対して、ト
ライステートバッファ回路Ｖ１−Ｖ８（７９）が配置さ
れる。これらのトライステートバッファ回路Ｖ１−Ｖ８
は、入力データビット幅に応じて、選択的に活性化され
る。非活性状態のトライステートバッファは、出力ハイ
インピーダンス状態である。したがって、スイッチング
素子ＳＷにより信号線Ｌ１−Ｌ１６を選択的に接続して
も、非選択状態のトライステートバッファがこのデータ
ビット転送に悪影響を及ぼすことはない。

【００９８】選択信号φ１−φ８は、入力ビット幅設定
信号ＩＢＳをデコードして、選択的に活性化される。

【００９９】図１７は、図１５に示す書込転送制御回路
７２ｂの構成を概略的に示す図である。図１７におい
て、書込転送制御回路７２ｂは、入力データビット数設
定信号ＩＢＳをデコードし、選択信号φ１−φ８を生成
するデコード回路８０と、選択信号φ１−φ８に従って
クロック発生シーケンスを決定するクロックシーケンス
決定回路８１と、このクロックシーケンス決定回路８１
により決定されたクロック発生シーケンスに従って、書
込動作モード指示信号ＷＲＩＴＥおよびクロック信号Ｃ
ＬＫに従って転送クロック信号ＴＣ１−ＴＣ１６を発生
しかつ書込活性化信号φＷＲを発生する転送クロック発
生回路８２を含む。

【０１００】クロックシーケンス決定回路８１は、たと
えばバレルシフタで構成され、選択信号φ１−φ８に従
って、転送クロック信号ＴＣ１−ＴＣ１６の発生シーケ
ンスを決定する。たとえば、バレルシフタのシフト幅
を、選択信号φ１−φ８に従って決定する。たとえば、
選択信号φ１が活性化された場合には、通常のシフトレ
ジスタより、転送クロック信号ＴＣ１−ＴＣ１６を順次
活性化するようにシフト動作を行なう。一方、選択信号
φ８が決定された場合には、バレルシフタにおいて、８
ビット単位で、シフト動作を行なうようにそのシフト幅
を設定する。この場合、クロック信号ＣＬＫに従って転
送クロック発生回路８２において転送クロック信号ＴＣ
１−ＴＣ８がまず活性化された後、続いて、転送クロッ
ク信号ＴＣ９−ＴＣ１６が活性化される。この図１７に
示すような書込転送制御回路７２ｂを用い、クロックシ
ーケンス決定回路８１により、入力データビット幅が変
更された場合においても、容易に転送クロック信号の発
生シーケンスを決定でき、内部信号線群７２ｅ上の入力
データビットを正確にラッチすることができる。この転
送クロック発生回路８２は、転送クロック信号ＴＣ１−
ＴＣ１６がすべて活性化された後、続いて書込活性化信
号φＷＲを活性化する。

【０１０１】図１８は、図１４に示すビット幅変換回路
７６および出力バッファ回路７４の構成を概略的に示す
図である。図１８において、ビット幅変換回路７６は、
内部データバス１３上のＰビットのデータを並列にラッ
チするラッチ回路９２ａ−９２ｐと、ラッチ回路９２ａ
−２ｐのラッチデータビットを、出力転送制御回路７６
ｂからの転送クロック信号ＸＣａ−ＸＣｐに従って転送
する転送回路７６ｃと、転送回路７６ｃから内部信号線
群７６ｅ上に転送されたデータビットを、出力バッファ
回路７４ａに選択的に伝達するバス線選択回路（スイッ
チマトリックス）７６ｄを含む。出力転送制御回路７６
ｂは、出力ビット幅選択信号ＯＢＳと読出動作モード指
示信号ＲＥＡＤに従って、転送クロック信号ＸＣａ−Ｘ
Ｃｐを生成しかつバス線選択回路７６ｄにおける接続経
路を設定する。

【０１０２】出力バッファ回路７４は、バス線選択回路
７６ｄからのデータビットをピン端子群ＰＧＡおよびＰ
ＧＢに選択的に伝達する出力回路と、出力データビット
数設定信号ＯＢＳに従って、選択的にこの出力回路７４
ａの出力ビット幅を設定する出力幅設定回路７４ｂを含
む。

【０１０３】出力回路７４ａは、ピン端子群ＰＧＢのピ
ン端子それぞれに対応して設けられるトライステートバ
ッファ回路９４ａ−９４ｍと、ピン端子群ＰＧＢのピン
端子それぞれに対応して設けられるトライステートバッ
ファ回路９４ｎ−９４ｓを含む。これらのトライステー
トバッファ回路９４ａ−９４ｓが選択的に、出力幅設定
回路７４ｂからのイネーブル信号ＯＥＮａ−ＯＥＮｓに
従って活性化される。このイネーブル信号ＯＥＮａ−Ｏ
ＥＮｓにより、出力データビット幅が決定される。

【０１０４】バス線選択回路７６ｄにおいて、出力デー
タビット幅に応じて、転送回路７６ｃからの転送データ
ビットを選択的に活性状態のトライステートバッファ回
路へ結合する。すなわち、読出ラッチ回路７６ａにおい
て、ラッチ回路９２ａ−９２ｐが、読出活性化信号φＲ
Ｄに従って内部データビットを並列にラッチした後、転
送クロック信号ＸＣａ−ＸＣｐを、出力データビット幅
に応じて選択的に順次活性化して、トランスファーゲー
ト９１ａ−９１ｐを活性導通状態とすることにより、出
力データビット幅に応じたデータ転送を読出ラッチ回路
７６ａと出力回路７４ａの間で行なうことができる。

【０１０５】図１９は、図１８に示すバス線選択回路７
６ｄの構成の一例を示す図である。この図１９において
も、内部データバス１３が１６ビット幅を有し、ピン端
子群ＰＧＡおよびＰＧＢがそれぞれ４ビットの場合の構
成を一例として示す。

【０１０６】図１９において、バス線選択回路７６ｄ
は、ピン端子ＰＢ４−ＰＢ１およびＰＡ４−ＰＡ１に対
応して設けられるトライステートバッファ回路Ｆ１−Ｆ
８と、選択信号ｏφ１−ｏφ８に従って、内部信号線群
７６ｅを選択的にトライステートバッファ回路Ｆ１−Ｆ
８に結合するスイッチング回路ＯＳＷＧ１−ＯＳＷＧ８
を含む。これらのスイッチング回路ＯＳＷＧ１−ＯＳＷ
Ｇ８の構成は、先の図１６に示す７２ａに含まれるスイ
ッチング回路ＳＷＧ１−ＳＷＧ８の構成と対応する。選
択信号ＯＦ１−ＯＦ８により、スイッチング回路ＯＳＷ
Ｇ１−ＯＳＷＧ８のスイッチング素子ＳＷを選択的に導
通状態とし、活性状態にされたトライステートバッファ
回路Ｆ１−Ｆ８へ結合する。

【０１０７】ピン端子群ＰＧＢの端子ＰＢ４−ＰＢ１は
順次信号線ＬＬ１−ＬＬ４に結合し、またピン端子群Ｐ
ＢＡのピン端子ＰＡ４−ＰＡ１を信号線ＬＬ５−ＬＬ８
に結合する。これは、書込データおよび読出データを並
列に転送し、１つのピン端子は、書込データを受けるか
または読出データを出力するピン端子となる、この書込
データビットは、ピン端子ＰＡ１からＰＡ４およびＰＢ
１からＰＢ４に向かってそのビット幅が増大されるのに
併せて、この読出データビット幅の設定を、ピン端子Ｐ
Ｂ４からＰＢ１およびＰＡ４からＰＡ１に向かって増大
させる。これにより、データビットの競合を防止する。

【０１０８】選択信号ＯＦ１−ＯＦ８の発生シーケンス
は、書込データビットに対する選択信号のそれと同じで
ある。これは、図１７に示す構成と同様の構成で実現さ
れる。読出活性化信号φＲＤが活性化された後、選択信
号ｏφ１−ｏφ８に従って転送クロック信号ＸＣａ−Ｘ
Ｃｐを所定のシーケンスで活性化する。

【０１０９】図２０は、この発明の実施の形態２に従う
メモリコントローラ１の構成を概略的に示す図である。
図２０において、メモリコントローラ１は、メモリＩＣ
へのアクセスに必要な動作を行なう内部回路１００と、
内部回路１００からのパッケージのビット幅を変換する
ビット幅変換回路１０１と、ビット幅変換回路１０１か
らの信号／データビットをバス３および／または４に伝
達する出力回路１０２と、バス３および／または４から
のデータビットを受ける入力回路１０３と、入力回路１
０３からのデータビットのビット幅を変換して内部回路
１００へ与えるビット幅変換回路１０４と、出力回路１
０２および入力回路１０３のビット幅を設定するビット
幅設定回路１０５を含む。

【０１１０】ビット幅変換回路１０１は、このメモリＩ
Ｃにおけるデータ書込時のビット幅変換を行なうビット
幅変換回路７２の逆の変換動作を行ない、またビット幅
変換回路１０４は、メモリＩＣにおけるデータ出力時の
ビット幅を変換するビット幅変換回路７６と逆のビット
幅変換動作を行なう。したがって、これらのビット幅変
換回路１０１および１０４は、それぞれ、図１９に示す
データ読出用のビット幅変換回路７６および図１６に示
すデータ書込時のビット幅変換回路と同様の構成を備え
る（ただしビット幅が異なる）。ビット幅設定回路１０
５は、メモリＩＣのモードレジスタに対応し、出力回路
１０２および入力回路１０３に対し、イネーブル信号を
与え選択的に出力バッファ回路および入力バッファ回路
を活性化する。出力回路１０２および入力回路１０３
は、メモリＩＣの出力回路および入力回路と同様の構成
を備える。

【０１１１】この図２０に示すメモリコントローラ１の
構成を利用し、ビット幅変換をビット幅変換回路１０１
および１０４で行なうことにより、動作モードに応じて
データビットの幅を変更することができる。たとえば、
バーストモードでデータの転送が行なわれる場合、転送
されるデータのビット幅を最大値に設定し、効率的にデ
ータ転送を行なう。

【０１１２】なお、この実施の形態２も、制御信号およ
びアドレス信号と書込データとが別々のバスを介して伝
達される構成であっても同様に適用することができる。

【０１１３】また、メモリシステムに用いられるメモリ
ＩＣとしては、クロック信号ＣＬＫに同期して動作する
メモリでなくてもよい。書込データと読出データとが別
々のバス線を介して転送される構成であれば本発明は適
用可能である。

【０１１４】また、このデータビット幅の変更は、１ビ
ット単位で行なわれている。しかしながら、たとえば３
２ビットデータを転送する構成において、たとえば４ビ
ット単位でデータビット幅を変更する構成が用いられて
もよい。この場合、図１６および図１９に示す各信号線
を、４ビットの信号線と考えれば、このような複数ビッ
ト単位でのデータビット幅変更の構成に対応することが
できる。

【０１１５】

【発明の効果】以上のように、この発明に従えば、書込
データビットおよび読出データビットを互いに異ならす
ように構成しており、使用環境に応じて、効率的にデー
タ転送を行なうことができ、パス使用効率が改善された
メモリシステムを構築することができる。

【０１１６】データビット数変更をプログラマブルにし
ており、動作モードに応じて、効率的なデータ転送を実
現することができる。

【０１１７】また、書込データバスおよび読出データバ
スを、それぞれ単方向バスで構成することにより、書込
データおよび読出データの同時転送が可能となり、効率
的なデータ転送が実現される。

【０１１８】また、書込時のデータビットのビット幅変
換および読出時のデータビット幅変換を設けておくこと
により、内部データバス幅が一定の場合においても、入
出力部のインターフェイス部においてビット幅変換を行
なうことができ、内部構成を複雑化することなく容易に
データビット幅の変換を行なうことができる。

【０１１９】また、このインターフェイス回路において
書込／読出用の回路を同時に活性化することにより、書
込データおよび読出データの同時転送を容易に実現する
ことができる。

【０１２０】また、書込変換回路として、直／並変換回
路で構成し、読出変換回路として、並／直変換回路で実
現することにより、内部データバスのバス幅が、転送デ
ータビット幅よりも大きい場合においても、容易にビッ
ト幅変換を行なって効率的にデータ転送を容易に行なう
ことができる。

【０１２１】また、直／並変換回路および並／直変換回
路のデータビット幅を変更可能とすることにより、動作
モードに応じて、最適なデータビット幅でデータ転送を
行なうことができる。

【０１２２】また、書込および読出のビット幅変換回路
のビット幅変換を変更可能とすることにより、容易に、
内部データバスのバス幅が一定の場合においても、外部
で転送されるデータビット幅を容易に変更することがで
きる。

【０１２３】また、これらのインターフェイス部の書込
および読出変換回路を同時に動作させることにより、書
込データおよび読出データを同時に転送でき、効率的な
データ転送およびバス使用効率を改善することができ
る。

【０１２４】また、メモリシステムにおいて、単方向バ
スを介してビット幅の異なる書込データおよび読出デー
タを転送することにより、効率的なデータ転送を行なう
ことができる。

【０１２５】また、このメモリの書込データおよび読出
データのビット幅を変更可能とすることにより、動作モ
ードに応じて、最適なビット幅でデータ転送を行なうこ
とができ、バス使用効率が改善される。

【０１２６】また、メモリコントローラにおいても、こ
れらの書込データおよび読出データのビット幅を変更す
ることにより、このメモリコントローラ内部において
は、従来と同様に、プロセサなどの装置のバス幅に応じ
て効率的に高速でデータ転送を行なうことができる。

【０１２７】また、このメモリコントローラにおいて書
込データおよび読出データを同時に転送することによ
り、効率的なデータ転送を行なうことができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従うメモリシステ
ムの構成を概略的に示す図である。

【図２】 この発明の実施の形態１におけるデータおよ
び信号の転送シーケンスの一例を示す図である。

【図３】 この発明の実施の形態１に従う制御信号、書
込データおよび読出データの転送シーケンスの一例を示
す図である。

【図４】 この発明の実施の形態１に従うメモリＩＣの
全体の構成を概略的に示す図である。

【図５】 図４に示すビット幅拡張回路の構成を概略的
に示す図である。

【図６】 図５に示すビット幅拡張回路の動作を示すタ
イミングチャート図である。

【図７】 （Ａ）は、図４に示すビット幅縮小回路の構
成の一例を示し、（Ｂ）は図７（Ａ）に示す回路の動作
を示すタイミングチャート図である。

【図８】 図４に示すメモリＩＣの他の動作シーケンス
例を示すタイミングチャート図である。

【図９】 この発明の実施の形態１に従うメモリＩＣの
構成の一例を示す図である。

【図１０】 図９に示すビット幅縮小回路の構成の一例
を示す図である。

【図１１】 図９に示すビット幅拡張回路の構成の一例
を示す図である。

【図１２】 この発明の実施の形態１に従うメモリシス
テムの変更例を概略的に示す図である。

【図１３】 図１２に示すメモリシステムのデータ転送
動作シーケンスを示すタイミングチャート図である。

【図１４】 この発明の実施の形態２に従うメモリＩＣ
の要部の構成を概略的に示す図である。

【図１５】 図１４に示す入力バッファ回路およびビッ
ト幅変換回路の構成を概略的に示す図である。

【図１６】 図１５に示すバス線選択回路の構成の一例
を示す図である。

【図１７】 図１５に示す書込転送制御回路の構成を概
略的に示す図である。

【図１８】 図１４に示すビット幅変換回路および出力
バッファ回路の構成を概略的に示す図である。

【図１９】 図１８に示すバス線選択回路の構成の一例
を示す図である。

【図２０】 この発明の実施の形態２に従うメモリコン
トローラの構成を概略的に示す図である。

【図２１】 従来のメモリシステムの構成を概略的に示
す図である。

【図２２】 従来のメモリシステムの動作を示すタイミ
ングチャート図である。

【図２３】 従来のメモリシステムの他のデータ転送シ
ーケンスの一例を示す図である。

【符号の説明】

１ メモリコントローラ、２ メモリＩＣ、３ 第１の
バス、４ 第２のバス、５ メモリセルアレイ、６ 行
系回路、７ 列系回路、１０ 入力バッファ、１２ ビ
ット幅拡張回路、１３ 内部データバス、１５ ビット
幅縮小回路、１６ 出力バッファ、２０ａ−２０ｅ ト
ランスファーゲート、２１ａ−２１ｄラッチ回路、２２
書込転送制御回路、３０ａ−３０ｆ トランスファー
ゲート、３１ａ−３１ｆ ラッチ回路、３２ 読出転送
制御回路、４２ ビット幅縮小回路、４３ 出力回路、
４４ 入力回路、４５ ビット幅拡張回路、５０ａ−５
０ｄ ラッチ回路、５１ａ−５１ｄ トランスファーゲ
ート、５２ 出力転送制御回路、５５ａ−５５ｆ トラ
ンスファーゲート、５６ａ−５６ｆ ラッチ回路、５７
読込転送制御回路、３ａ 制御／アドレスバス、３ｂ
書込データバス、７０ 入力バッファ回路、７２ ビ
ット幅変換回路、７４ 出力バッファ回路、７６ ビッ
ト幅変換回路、７８ モードレジスタ、７０ａ 入力回
路、７２ａバス線選択回路、７２ｃ 転送回路、７２ｄ
書込ラッチ回路、７２ｂ 書込転送制御回路、９４ａ
−９４ｓ トライステートバッファ回路、７６ａ 読出
ラッチ回路、７６ｂ 出力転送制御回路、７６ｃ 転送
回路、７６ｄ バス線選択回路、１０１，１０４ ビッ
ト幅変換回路、１０２ 出力回路、１０３ 入力回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/401 Ｇ１１Ｃ 11/34 ３６２Ｚ

Claims (13)

【特許請求の範囲】
1. 【請求項１】 書込データ、制御信号およびアドレス信
   号を受ける複数の入力端子、および読出データを出力す
   るための少なくとも１つの出力端子を備え、前記書込デ
   ータおよび前記読出データのビット数は互いに異なる、
   半導体記憶装置。
2. 【請求項２】 前記入力端子として機能する端子の数と
   前記出力端子として機能する端子の数を変更するための
   データ制御回路をさらに含む、請求項１記載の半導体記
   憶装置。
3. 【請求項３】 前記入力端子は第１のバスに結合され、
   かつ前記出力端子は第２のバスに結合され、前記第１お
   よび第２のバスは、それぞれ、一方方向に沿って信号ま
   たはデータを転送する単方向バスである、請求項１記載
   の半導体記憶装置。
4. 【請求項４】 内部データバスと前記入力端子との間に
   結合され、前記入力端子に与えられた書込データを前記
   内部データバスのビット幅に等しいビット数の内部書込
   データに変換して出力する書込変換回路と、 前記内部データバスと前記出力端子との間に結合され、
   前記内部データバスに読出された内部読出データを前記
   出力端子のビット数に等しいビット幅のデータに変換し
   て前記出力端子へ転送する読出変換回路をさらに備え
   る、請求項１記載の半導体記憶装置。
5. 【請求項５】 前記書込変換回路は、前記入力端子に与
   えられた書込データを順次受けてこれらの受けた書込デ
   ータを並列に前記内部データバスに転送する直／並変換
   回路を備え、 前記読出変換回路は、前記内部データバスに並列に読出
   された複数ビットのデータを受け、前記複数ビットを直
   列データに変換して順次前記出力端子に転送する並／直
   変換回路を備える、請求項４記載の半導体記憶装置。
6. 【請求項６】 前記直／並変換回路の入力データビット
   幅および前記並／直変換回路の出力データビット幅を変
   更するためのデータビット制御回路をさらに備える、請
   求項５記載の半導体記憶装置。
7. 【請求項７】 前記書込変換回路の入力データビット数
   および前記読出変換回路の出力データビット数を変更す
   るためのデータビット制御回路をさらに備える、請求項
   ４記載の半導体記憶装置。
8. 【請求項８】 前記書込変換回路および前記読出変換回
   路を並列に動作させるための制御回路をさらに備える、
   請求項４記載の半導体記憶装置。
9. 【請求項９】 情報を記憶するためのメモリ、 前記メモリへのアクセスを制御するためのメモリコント
   ローラ、 前記メモリコントローラからの書込データおよび制御信
   号およびアドレス信号を前記メモリに転送するための第
   １の単方向バス、および前記メモリから読出された前記
   書込データビットとビット数の異なる読出データを前記
   メモリコントローラへ転送するための第２の単方向バス
   を備える、メモリシステム。
10. 【請求項１０】 前記メモリは、 前記書込データを受けて内部書込データを生成する書込
    回路と、 内部で読出された内部読出データから前記読出データを
    生成する読出回路と、 前記書込回路の入力データビット数および前記読出回路
    の出力データビット数を変更するためのデータビット変
    更回路を備える、請求項９記載のメモリシステム。
11. 【請求項１１】 前記メモリコントローラは、前記書込
    データおよび前記読出データのビット数を変更するため
    の回路を含む、請求項９記載のメモリシステム。
12. 【請求項１２】 前記メモリは、前記書込データおよび
    前記読出データを同時に入出力するための回路を含む、
    請求項９記載のメモリシステム。
13. 【請求項１３】 前記メモリコントローラは、前記書込
    データおよび前記読出データを同時に転送するための回
    路を備える、請求項９記載のメモリシステム。