JPH07169271A - 半導体記憶装置、クロック同期型半導体装置および出力回路 - Google Patents
半導体記憶装置、クロック同期型半導体装置および出力回路Info
- Publication number
- JPH07169271A JPH07169271A JP31013093A JP31013093A JPH07169271A JP H07169271 A JPH07169271 A JP H07169271A JP 31013093 A JP31013093 A JP 31013093A JP 31013093 A JP31013093 A JP 31013093A JP H07169271 A JPH07169271 A JP H07169271A
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- output
- circuit
- drive
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- Static Random-Access Memory (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 出力制御信号を高速で駆動することができる
とともに、多数の動作モードおよび内部状態を指定する
コマンドデータを小占有面積で格納しかつ外部から書込
/読出可能なコマンドレジスタを備えるキャッシュDR
AMを提供する。 【構成】 制御信号出力回路50は、ドライブ信号φ1
に従って導通して出力ノード60を接地電位レベルへ放
電する第1の出力ドライブトランジスタPDと、この第
1のドライブ信号の非活性化時に所定期間活性状態とな
るプルアップドライブ制御信号を発生するプルアップド
ライブ制御回路72と、プルアップドライブ制御信号に
従って所定期間活性状態となるプルアップドライブ回路
74と、プルアップドライブ回路74からのドライブ信
号φ2に応答して導通し、出力ノード60を所定期間電
源電位レベルへ駆動する第2の出力トランジスタPUを
備える。出力ノード60が信号線にワイヤードOR接続
されても非活性化時にはドライブトランジスタPUによ
り高速で非活性状態とされる。
とともに、多数の動作モードおよび内部状態を指定する
コマンドデータを小占有面積で格納しかつ外部から書込
/読出可能なコマンドレジスタを備えるキャッシュDR
AMを提供する。 【構成】 制御信号出力回路50は、ドライブ信号φ1
に従って導通して出力ノード60を接地電位レベルへ放
電する第1の出力ドライブトランジスタPDと、この第
1のドライブ信号の非活性化時に所定期間活性状態とな
るプルアップドライブ制御信号を発生するプルアップド
ライブ制御回路72と、プルアップドライブ制御信号に
従って所定期間活性状態となるプルアップドライブ回路
74と、プルアップドライブ回路74からのドライブ信
号φ2に応答して導通し、出力ノード60を所定期間電
源電位レベルへ駆動する第2の出力トランジスタPUを
備える。出力ノード60が信号線にワイヤードOR接続
されても非活性化時にはドライブトランジスタPUによ
り高速で非活性状態とされる。
Description
【0001】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特にダイナミック・ランダム・アクセス・メモリ
(DRAM)とスタティック・ランダム・アクセス・メ
モリ(SRAM)とが同一チップ上に集積化された半導
体記憶装置(キャッシュDRAM:CDRAM)の改良
に関する。より特定的には、この発明は、クロック信号
に同期して動作するCDRAMにおける制御信号出力回
路およびこのCDRAMの内部状態を決定するコマンド
データを格納するためのコマンドレジスタの構成に関す
る。
し、特にダイナミック・ランダム・アクセス・メモリ
(DRAM)とスタティック・ランダム・アクセス・メ
モリ(SRAM)とが同一チップ上に集積化された半導
体記憶装置(キャッシュDRAM:CDRAM)の改良
に関する。より特定的には、この発明は、クロック信号
に同期して動作するCDRAMにおける制御信号出力回
路およびこのCDRAMの内部状態を決定するコマンド
データを格納するためのコマンドレジスタの構成に関す
る。
【0002】
【従来の技術】データ処理システムにおいては、主メモ
リとしては、ビット単価の安いDRAMが用いられる。
標準DRAMは、そのアクセス時間が短縮化されてきて
はいるものの、高速動作するマイクロプロセシングユニ
ット(MPU)の動作速度よりも遅い。
リとしては、ビット単価の安いDRAMが用いられる。
標準DRAMは、そのアクセス時間が短縮化されてきて
はいるものの、高速動作するマイクロプロセシングユニ
ット(MPU)の動作速度よりも遅い。
【0003】動作速度の差に起因するMPUのウェイト
の発生回数を低減するために、高速のキャッシュメモリ
をMPUと主メモリとの間に設けることが、メインフレ
ームにおいては昔から幅広く利用されている。高速キャ
ッシュメモリは高価である。しかしながら、低価格なが
らも高性能をも要求されるパーソナルコンピュータなど
の分野においては、その動作速度を改善するために、あ
る程度高価になるのを犠牲にして一部でやむなく使用さ
れている。
の発生回数を低減するために、高速のキャッシュメモリ
をMPUと主メモリとの間に設けることが、メインフレ
ームにおいては昔から幅広く利用されている。高速キャ
ッシュメモリは高価である。しかしながら、低価格なが
らも高性能をも要求されるパーソナルコンピュータなど
の分野においては、その動作速度を改善するために、あ
る程度高価になるのを犠牲にして一部でやむなく使用さ
れている。
【0004】このような高速キャッシュメモリ(SRA
M)を用いて比較的安価で小規模なシステムを構築する
方法として、高速キャッシュメモリをDRAMに内蔵す
ることが考えられらる。すなわち、DRAMを主メモリ
としかつSRAMをキャッシュメモリとして備える階層
的な構造の1チップメモリを考えることができる。この
ような階層的な構造の1チップメモリはキャッシュDR
AM(CDRAM)と呼ばれる。既に本願発明者のグル
ープは、特開平4−252486号公報、および特開平
4−318389号公報などにおいて、独創的なCDR
AMを提案している。このCDRAMは、DRAMとS
RAMとが独立にアドレス指定可能であり、任意のマッ
ピング方式に対応することができ、またDRAMアレイ
とSRAMアレイとの間でキャッシュブロックサイズの
データを一括して転送することができるなどの特徴を備
えている。
M)を用いて比較的安価で小規模なシステムを構築する
方法として、高速キャッシュメモリをDRAMに内蔵す
ることが考えられらる。すなわち、DRAMを主メモリ
としかつSRAMをキャッシュメモリとして備える階層
的な構造の1チップメモリを考えることができる。この
ような階層的な構造の1チップメモリはキャッシュDR
AM(CDRAM)と呼ばれる。既に本願発明者のグル
ープは、特開平4−252486号公報、および特開平
4−318389号公報などにおいて、独創的なCDR
AMを提案している。このCDRAMは、DRAMとS
RAMとが独立にアドレス指定可能であり、任意のマッ
ピング方式に対応することができ、またDRAMアレイ
とSRAMアレイとの間でキャッシュブロックサイズの
データを一括して転送することができるなどの特徴を備
えている。
【0005】
【発明が解決しようとする課題】上述のようなCDRA
Mを外部メモリとして用いた場合、MPUは高速でCD
RAMへアクセスすることができる。また、このような
CDRAMはシステムクロックのようなクロック信号に
同期して外部制御信号の取込およびデータの入出力を実
行している。したがって、外部制御信号のスキューなど
によるタイミングマージンを考慮する必要がなく、高速
でCDRAMを動作させることができる。またこの場
合、外部のコントローラは、外部制御信号をクロック信
号に同期してワンショットのパルスの形態でDDRAM
へ与えればよく、外部コントローラの負荷が軽減され
る。
Mを外部メモリとして用いた場合、MPUは高速でCD
RAMへアクセスすることができる。また、このような
CDRAMはシステムクロックのようなクロック信号に
同期して外部制御信号の取込およびデータの入出力を実
行している。したがって、外部制御信号のスキューなど
によるタイミングマージンを考慮する必要がなく、高速
でCDRAMを動作させることができる。またこの場
合、外部のコントローラは、外部制御信号をクロック信
号に同期してワンショットのパルスの形態でDDRAM
へ与えればよく、外部コントローラの負荷が軽減され
る。
【0006】また、上述のようなCDRAMにおいて
は、DRAMとSRAMとの間でのデータ転送は1クロ
ックサイクルで実行されるため、キャッシュミス時のペ
ナルティを低減することができる。
は、DRAMとSRAMとの間でのデータ転送は1クロ
ックサイクルで実行されるため、キャッシュミス時のペ
ナルティを低減することができる。
【0007】しかしながら、このCDRAMのアクセ
ス、すなわちキャッシュヒット/ミスの判定などによる
外部制御信号の作成は、外部に設けられたキャッシュコ
ントローラ(またはメモリコントローラ)が行なうた
め、システム規模が大きくなるという問題が生じる。ま
たこの場合、専用のメモリコントローラが必要とされる
ためユーザは、CDRAMの特性およびこのキャッシュ
コントローラの特性を考慮する必要があり、ユーザの負
荷が増えるという問題が生じる。
ス、すなわちキャッシュヒット/ミスの判定などによる
外部制御信号の作成は、外部に設けられたキャッシュコ
ントローラ(またはメモリコントローラ)が行なうた
め、システム規模が大きくなるという問題が生じる。ま
たこの場合、専用のメモリコントローラが必要とされる
ためユーザは、CDRAMの特性およびこのキャッシュ
コントローラの特性を考慮する必要があり、ユーザの負
荷が増えるという問題が生じる。
【0008】また、キャッシュコントローラが必要とさ
れるため、MPUはCDRAMと直接接続して信号の授
受を行なうことはできないため、データ処理システムの
規模が大きくなるとともに、信号伝搬遅延などの問題が
生じる。
れるため、MPUはCDRAMと直接接続して信号の授
受を行なうことはできないため、データ処理システムの
規模が大きくなるとともに、信号伝搬遅延などの問題が
生じる。
【0009】さらに、CDRAMは、様々なキャッシュ
のメモリマッピング方式(セットアソシアティブ方式、
ダイレクトマッピング方式など)を実現することができ
る(SRAMおよびDRAMの独立のアドレス指定可能
性のため)。これは、別の観点からすれば、CDRAM
が様々なデータ処理システムにおいて用いられることを
意味している。データ処理システムが異なれば、CDR
AMに要求される仕様(リフレッシュサイクルなど)が
異なるとともに、また様々な動作モードが要求されるこ
とが考えられる。このような様々な仕様はマスク配線な
どにより固定的に設定するよりも、コマンドデータなど
によりユーザが必要に応じて設定できるようにするのが
好ましい。またこのようなユーザがコマンドデータなど
により実現できる機能は、外部処理装置の負荷を増大さ
せることなくできるだけ数多く実現するのが好ましい。
のメモリマッピング方式(セットアソシアティブ方式、
ダイレクトマッピング方式など)を実現することができ
る(SRAMおよびDRAMの独立のアドレス指定可能
性のため)。これは、別の観点からすれば、CDRAM
が様々なデータ処理システムにおいて用いられることを
意味している。データ処理システムが異なれば、CDR
AMに要求される仕様(リフレッシュサイクルなど)が
異なるとともに、また様々な動作モードが要求されるこ
とが考えられる。このような様々な仕様はマスク配線な
どにより固定的に設定するよりも、コマンドデータなど
によりユーザが必要に応じて設定できるようにするのが
好ましい。またこのようなユーザがコマンドデータなど
により実現できる機能は、外部処理装置の負荷を増大さ
せることなくできるだけ数多く実現するのが好ましい。
【0010】またこのような多機能化はチップ面積、ア
クセス時間および動作速度のペナルティを払うことなく
実現するのが好ましい。
クセス時間および動作速度のペナルティを払うことなく
実現するのが好ましい。
【0011】それゆえ、この発明の目的は、外部処理装
置の負荷を増加させることなく多機能を実現するCDR
AMを提供することである。
置の負荷を増加させることなく多機能を実現するCDR
AMを提供することである。
【0012】この発明の他の目的は、チップ面積、アク
セス時間および動作速度のペナルティを払うことなく数
多くの機能を実現することのできるCDRAMを提供す
ることである。
セス時間および動作速度のペナルティを払うことなく数
多くの機能を実現することのできるCDRAMを提供す
ることである。
【0013】この発明のさらに他の目的は、多機能を実
現するために用いられるコマンドデータを効率的に格納
するコマンドレジスタの構成を提供することである。
現するために用いられるコマンドデータを効率的に格納
するコマンドレジスタの構成を提供することである。
【0014】この発明のさらに他の目的は、外部からコ
マンドデータによりその内部動作状態などを決定するこ
とのできる、一般の半導体記憶装置に適用することので
きるコマンドレジスタの構成を提供することである。
マンドデータによりその内部動作状態などを決定するこ
とのできる、一般の半導体記憶装置に適用することので
きるコマンドレジスタの構成を提供することである。
【0015】この発明のさらに他の目的は、外部制御装
置と直接接続することのできる構成を備えるCDRAM
を提供することである。
置と直接接続することのできる構成を備えるCDRAM
を提供することである。
【0016】この発明のさらに他の目的は、装置の動作
状態を外部装置へ高速で知らせることにより、高速動作
するメモリシステムを構築することのできる制御信号出
力回路を備えるCDRAMを提供することである。
状態を外部装置へ高速で知らせることにより、高速動作
するメモリシステムを構築することのできる制御信号出
力回路を備えるCDRAMを提供することである。
【0017】この発明のさらに他の目的は、高速動作し
かつ占有面積の小さな制御信号出力回路を提供すること
である。
かつ占有面積の小さな制御信号出力回路を提供すること
である。
【0018】この発明のさらに他の目的は、クロック信
号に同期して動作するオープンドレイン出力回路の改良
を提供することである。
号に同期して動作するオープンドレイン出力回路の改良
を提供することである。
【0019】
【課題を解決するための手段】請求項1に係る半導体記
憶装置は、外部からアクセスして記憶データの書込およ
び読出が可能でありかつ行列状に配列された複数のメモ
リセルを有するメモリセルアレイと、外部からアクセス
して記憶データの書込および読出が可能でありかつ装置
の内部状態を設定するコマンドデータを記憶するための
複数のレジスタセルを有するコマンドレジスタアレイと
を備える。
憶装置は、外部からアクセスして記憶データの書込およ
び読出が可能でありかつ行列状に配列された複数のメモ
リセルを有するメモリセルアレイと、外部からアクセス
して記憶データの書込および読出が可能でありかつ装置
の内部状態を設定するコマンドデータを記憶するための
複数のレジスタセルを有するコマンドレジスタアレイと
を備える。
【0020】請求項2に係る半導体記憶装置は、請求項
1記載の半導体記憶装置がさらに、データの入力または
出力を行なうためのインタフェース回路と、メモリセル
アレイとコマンドレジスタアレイのいずれがアクセスさ
れるかを示すアクセス先指定信号に従ってメモリセルア
レイおよびコマンドレジスタアレイの一方とインタフェ
ース回路とを接続する切換制御手段を備える。
1記載の半導体記憶装置がさらに、データの入力または
出力を行なうためのインタフェース回路と、メモリセル
アレイとコマンドレジスタアレイのいずれがアクセスさ
れるかを示すアクセス先指定信号に従ってメモリセルア
レイおよびコマンドレジスタアレイの一方とインタフェ
ース回路とを接続する切換制御手段を備える。
【0021】請求項3に係る半導体記憶装置は、レジス
タセル各々に対応して設けられ、対応のレジスタセルの
記憶データによりその動作状態が決定される回路要素
を、該対応のレジスタセルの記憶データに従って駆動す
るための複数のドライブ素子をさらに備える。
タセル各々に対応して設けられ、対応のレジスタセルの
記憶データによりその動作状態が決定される回路要素
を、該対応のレジスタセルの記憶データに従って駆動す
るための複数のドライブ素子をさらに備える。
【0022】請求項4に係る半導体記憶装置は、請求項
3記載の半導体記憶装置がさらに、予め定められた組の
ドライブ素子の出力信号をデコードし、そのデコード結
果に従って状態が決定される回路要素をそのデコード結
果が示す状態へ駆動するためのコマンドデコード手段を
さらに備える。
3記載の半導体記憶装置がさらに、予め定められた組の
ドライブ素子の出力信号をデコードし、そのデコード結
果に従って状態が決定される回路要素をそのデコード結
果が示す状態へ駆動するためのコマンドデコード手段を
さらに備える。
【0023】請求項5に係る半導体記憶装置は、請求項
1ないし4のいずれかに記載の半導体記憶装置であっ
て、レジスタセルとメモリセルは同じ構造を備える。
1ないし4のいずれかに記載の半導体記憶装置であっ
て、レジスタセルとメモリセルは同じ構造を備える。
【0024】請求項6に係る半導体記憶装置は、レジス
タセルがフリップフロップ構成のスタティック型メモリ
セル構造を備える。
タセルがフリップフロップ構成のスタティック型メモリ
セル構造を備える。
【0025】請求項7に係るクロック同期型半導体記憶
装置は、所定の動作モード時に発生される内部出力信号
に従って、出力ノードを第1の電位レベルへ駆動してこ
の出力ノードから活性状態の出力信号を発生する第1の
出力駆動素子と、クロック信号に同期して与えられる所
定の動作モードの終了を示す終了指示信号に応答して内
部出力信号を非活性状態へリセットするためのリセット
手段と、クロック信号と終了指示信号とに応答して、所
定の時間活性状態となる出力駆動信号を発生する手段
と、この出力駆動信号に応答して、出力ノードを第2の
電位レベルへと駆動して出力ノードからの出力信号を非
活性状態とする第2の出力駆動素子とを備える。
装置は、所定の動作モード時に発生される内部出力信号
に従って、出力ノードを第1の電位レベルへ駆動してこ
の出力ノードから活性状態の出力信号を発生する第1の
出力駆動素子と、クロック信号に同期して与えられる所
定の動作モードの終了を示す終了指示信号に応答して内
部出力信号を非活性状態へリセットするためのリセット
手段と、クロック信号と終了指示信号とに応答して、所
定の時間活性状態となる出力駆動信号を発生する手段
と、この出力駆動信号に応答して、出力ノードを第2の
電位レベルへと駆動して出力ノードからの出力信号を非
活性状態とする第2の出力駆動素子とを備える。
【0026】請求項8の同期型半導体装置は、クロック
信号に同期して与えられるアクセス開始指示信号に応答
して、ラッチ制御信号を発生する手段と、このラッチ制
御信号に応答して、該装置の動作状態を示す内部出力信
号をラッチする内部出力信号ラッチ手段と、この内部出
力信号ラッチ手段がラッチする信号が活性状態のとき導
通し、出力ノードを第1の電位レベルへ駆動して活性状
態の出力信号を発生する第1の出力ドライブ素子と、ク
ロック信号とアクセス完了指示信号とに応答して、内部
出力信号ラッチ手段のラッチ信号を非活性状態にリセッ
トするリセット手段と、クロック信号とアクセス完了指
示信号とに応答して、所定の時間幅を有する出力制御信
号を発生する出力制御信号発生手段と、この出力制御信
号に応答して出力駆動信号を発生しかつラッチする出力
駆動信号ラッチ手段と、この出力駆動信号に応答して出
力ノードを第2の電位レベルへ駆動して出力信号を非活
性状態とする第2の出力ドライブ素子と、出力制御信号
が非活性状態となってから所定時間経過後にリセット信
号を発生するリセット信号発生手段と、このリセット信
号に応答して出力駆動信号を非活性状態へリセットする
リセット素子を備える。
信号に同期して与えられるアクセス開始指示信号に応答
して、ラッチ制御信号を発生する手段と、このラッチ制
御信号に応答して、該装置の動作状態を示す内部出力信
号をラッチする内部出力信号ラッチ手段と、この内部出
力信号ラッチ手段がラッチする信号が活性状態のとき導
通し、出力ノードを第1の電位レベルへ駆動して活性状
態の出力信号を発生する第1の出力ドライブ素子と、ク
ロック信号とアクセス完了指示信号とに応答して、内部
出力信号ラッチ手段のラッチ信号を非活性状態にリセッ
トするリセット手段と、クロック信号とアクセス完了指
示信号とに応答して、所定の時間幅を有する出力制御信
号を発生する出力制御信号発生手段と、この出力制御信
号に応答して出力駆動信号を発生しかつラッチする出力
駆動信号ラッチ手段と、この出力駆動信号に応答して出
力ノードを第2の電位レベルへ駆動して出力信号を非活
性状態とする第2の出力ドライブ素子と、出力制御信号
が非活性状態となってから所定時間経過後にリセット信
号を発生するリセット信号発生手段と、このリセット信
号に応答して出力駆動信号を非活性状態へリセットする
リセット素子を備える。
【0027】請求項9に係る出力回路は、内部ノード上
に与えられた内部出力信号の活性化時に出力端子を所定
の電位レベルへと駆動する第1の出力ドライブ素子と、
この内部出力信号の非活性化指示信号とクロック信号と
に応答して、この内部出力信号を非活性化して第1の出
力ドライブ素子を非導通状態とするリセット手段と、非
活性化指示信号とクロック信号とに応答して、予め定め
られた時間幅を有する出力駆動信号を発生する手段と、
出力駆動信号に応答して、出力端子を所定の電位レベル
と論理の異なる第2の電位レベルへと駆動する第2の出
力ドライブ素子とを備える。
に与えられた内部出力信号の活性化時に出力端子を所定
の電位レベルへと駆動する第1の出力ドライブ素子と、
この内部出力信号の非活性化指示信号とクロック信号と
に応答して、この内部出力信号を非活性化して第1の出
力ドライブ素子を非導通状態とするリセット手段と、非
活性化指示信号とクロック信号とに応答して、予め定め
られた時間幅を有する出力駆動信号を発生する手段と、
出力駆動信号に応答して、出力端子を所定の電位レベル
と論理の異なる第2の電位レベルへと駆動する第2の出
力ドライブ素子とを備える。
【0028】
【作用】請求項1の発明においては、所望の内部状態を
決定するコマンドデータをレジスタアレイ内に格納する
ため、コマンドデータをラッチして直接対応の回路要素
をドライブするフリップフロップの構成と異なり、コマ
ンドデータ格納のためのコマンドレジスタ領域の占有面
積を低減することができ、多数のコマンドデータを小占
有面積内に格納することができる。また外部からコマン
ドデータの書込および読出が可能であり、ユーザは容易
に、設定された動作状態を知って所望の内部動作状態に
変更するとともに、設定された動作状況に合せて外部装
置を動作させることができる。
決定するコマンドデータをレジスタアレイ内に格納する
ため、コマンドデータをラッチして直接対応の回路要素
をドライブするフリップフロップの構成と異なり、コマ
ンドデータ格納のためのコマンドレジスタ領域の占有面
積を低減することができ、多数のコマンドデータを小占
有面積内に格納することができる。また外部からコマン
ドデータの書込および読出が可能であり、ユーザは容易
に、設定された動作状態を知って所望の内部動作状態に
変更するとともに、設定された動作状況に合せて外部装
置を動作させることができる。
【0029】請求項2の発明においては、切換制御回路
により入力回路または出力回路であるインタフェース回
路がコマンドレジスタアレイまたはメモリセルアレイへ
選択的に接続されるため、コマンドデータの書込/読出
のためのインタフェース回路を新たに設ける必要がな
く、チップ占有面積の増大を防止することができる。
により入力回路または出力回路であるインタフェース回
路がコマンドレジスタアレイまたはメモリセルアレイへ
選択的に接続されるため、コマンドデータの書込/読出
のためのインタフェース回路を新たに設ける必要がな
く、チップ占有面積の増大を防止することができる。
【0030】請求項3の発明においては、レジスタセル
各々に対応して回路要素を駆動するためのドライブ素子
が設けられており、レジスタセルが直接回路要素を駆動
する必要がなく、レジスタセルの規模を小さくすること
ができる。また各アクセスサイクルごとにレジスタセル
の記憶内容を読出して回路要素を所望の動作状態に駆動
する必要がなく、アクセス時間が長くなるのを防止する
ことができる。
各々に対応して回路要素を駆動するためのドライブ素子
が設けられており、レジスタセルが直接回路要素を駆動
する必要がなく、レジスタセルの規模を小さくすること
ができる。また各アクセスサイクルごとにレジスタセル
の記憶内容を読出して回路要素を所望の動作状態に駆動
する必要がなく、アクセス時間が長くなるのを防止する
ことができる。
【0031】請求項4の発明においては、ドライブ素子
の出力をデコードし、そのデコード結果に従って回路要
素をドライブしているため、ドライブ素子の数すなわち
レジスタセルの数を低減することができ、コマンドレジ
スタアレイの規模を小さくすることができる。
の出力をデコードし、そのデコード結果に従って回路要
素をドライブしているため、ドライブ素子の数すなわち
レジスタセルの数を低減することができ、コマンドレジ
スタアレイの規模を小さくすることができる。
【0032】請求項5の発明においては、レジスタセル
とメモリセルとは同じセル構造を備えるため、コマンド
レジスタアレイ作成のために新たに製造工程を追加する
必要がない。
とメモリセルとは同じセル構造を備えるため、コマンド
レジスタアレイ作成のために新たに製造工程を追加する
必要がない。
【0033】請求項6の発明においては、フリップフロ
ップ構成のスタティック型セル構造をレジスタセルが備
えており、高速でコマンドデータの書込および読出を行
なうことができる。
ップ構成のスタティック型セル構造をレジスタセルが備
えており、高速でコマンドデータの書込および読出を行
なうことができる。
【0034】請求項7の発明においては、第1の出力駆
動素子の非導通時に第2の出力駆動素子が所定時間の間
導通するため、出力ノードを高速で非活性状態とするこ
とができ、高速で動作するメモリシステムを構築するこ
とができる。
動素子の非導通時に第2の出力駆動素子が所定時間の間
導通するため、出力ノードを高速で非活性状態とするこ
とができ、高速で動作するメモリシステムを構築するこ
とができる。
【0035】請求項8の発明においては、第1の出力駆
動素子の非導通時に、出力制御信号をラッチして第2の
出力駆動素子を導通状態とし、リセット信号がリセット
素子を介して出力制御信号をリセットしているため、出
力制御信号およびリセット信号を発生するための手段は
大きな駆動力を要求されず、小占有面積の出力制御回路
を実現することができる。
動素子の非導通時に、出力制御信号をラッチして第2の
出力駆動素子を導通状態とし、リセット信号がリセット
素子を介して出力制御信号をリセットしているため、出
力制御信号およびリセット信号を発生するための手段は
大きな駆動力を要求されず、小占有面積の出力制御回路
を実現することができる。
【0036】また、出力制御信号をラッチ回路の状態を
反転させることにより高速で変化させることができ、第
2の出力駆動素子を高速動作させることができ、高速で
出力信号を非活性化することができる。これにより高速
で動作するメモリシステムを実現するクロック同期型半
導体記憶装置を得ることができる。
反転させることにより高速で変化させることができ、第
2の出力駆動素子を高速動作させることができ、高速で
出力信号を非活性化することができる。これにより高速
で動作するメモリシステムを実現するクロック同期型半
導体記憶装置を得ることができる。
【0037】請求項9の発明においては、第1の出力駆
動素子の非導通時に第2の出力駆動素子がクロック信号
に従って所定期間導通状態とされて出力信号を非活性化
しているため、複数の出力回路が信号線にワイヤードO
R接続されてもこの信号線は高速で駆動され、高速で出
力信号を変化させることのできるオープンドレイン型出
力回路を得ることができる。
動素子の非導通時に第2の出力駆動素子がクロック信号
に従って所定期間導通状態とされて出力信号を非活性化
しているため、複数の出力回路が信号線にワイヤードO
R接続されてもこの信号線は高速で駆動され、高速で出
力信号を変化させることのできるオープンドレイン型出
力回路を得ることができる。
【0038】
【実施例】図1は、この発明の一実施例である半導体記
憶装置の全体の構成を概略的に示す図である。図1にお
いて、CDRAM1は、行および列のマトリクス状に配
列された複数のダイナミック型メモリセルを有するDR
AM部2と、行および列のマトリクス状に配列された複
数のスタティック型メモリセルを含むSRAM部4と、
DRAM部2とSRAM部4との間でデータ転送を行な
うための双方向データ転送回路(DTB)6を含む。D
RAM部2は、たとえば、220ワード・16ビットの記
憶容量を備え、SRAM部4は、たとえば210ワード・
16ビットの記憶容量を備える。DRAM部2およびS
RAM部4は、それぞれ、ロウデコーダおよびコラムデ
コーダを含む。DRAM部2およびSRAM部4は、そ
れぞれ独立にアドレス指定が可能である。双方向データ
転送回路(DTB)6は、DRAM部2とSRAM部4
との間でたとえば64ビットを一度に転送する。この双
方向データ転送回路(DTB)6は、またデータをラッ
チする機能を備えており、外部からこの双方向データ転
送回路へアクセスしてデータの入出力を行なうことがで
きる。
憶装置の全体の構成を概略的に示す図である。図1にお
いて、CDRAM1は、行および列のマトリクス状に配
列された複数のダイナミック型メモリセルを有するDR
AM部2と、行および列のマトリクス状に配列された複
数のスタティック型メモリセルを含むSRAM部4と、
DRAM部2とSRAM部4との間でデータ転送を行な
うための双方向データ転送回路(DTB)6を含む。D
RAM部2は、たとえば、220ワード・16ビットの記
憶容量を備え、SRAM部4は、たとえば210ワード・
16ビットの記憶容量を備える。DRAM部2およびS
RAM部4は、それぞれ、ロウデコーダおよびコラムデ
コーダを含む。DRAM部2およびSRAM部4は、そ
れぞれ独立にアドレス指定が可能である。双方向データ
転送回路(DTB)6は、DRAM部2とSRAM部4
との間でたとえば64ビットを一度に転送する。この双
方向データ転送回路(DTB)6は、またデータをラッ
チする機能を備えており、外部からこの双方向データ転
送回路へアクセスしてデータの入出力を行なうことがで
きる。
【0039】CDRAM1は、外部アドレス信号ビット
A0〜A21を取込みかつスクランブルして内部アドレ
ス信号を発生するアドレスバッファ/スクランブル回路
8と、このアドレスバッファ/スクランブル回路8から
の内部アドレス信号ビットA8〜A19を受けるロウア
ドレスバッファ10と、ロウアドレスバッファ8からの
アドレス信号を受けかつラッチするページアドレス交換
回路12と、アドレスバッファ/スクランブル回路8か
らのアドレス信号ビットA0〜A7を受けて内部列アド
レス信号を発生するコラムアドレスバッファ14と、コ
ラムアドレスバッファ14からの内部列アドレス信号を
ラッチするブロックアドレス交換回路16と、ブロック
アドレス交換回路16からの内部列アドレス信号をラッ
チするラッチ回路18を含む。ページアドレス交換回路
12からの内部行アドレス信号は、DRAM部2に与え
られ、そこに含まれるロウデコーダによりデコードされ
てDRAMワード線を選択状態とする。ラッチ回路18
にラッチされた内部列アドレス信号は、DRAM部2に
含まれるコラムデコーダへ与えられ、DRAM部2にお
ける列(ビット線対)を選択状態とする。
A0〜A21を取込みかつスクランブルして内部アドレ
ス信号を発生するアドレスバッファ/スクランブル回路
8と、このアドレスバッファ/スクランブル回路8から
の内部アドレス信号ビットA8〜A19を受けるロウア
ドレスバッファ10と、ロウアドレスバッファ8からの
アドレス信号を受けかつラッチするページアドレス交換
回路12と、アドレスバッファ/スクランブル回路8か
らのアドレス信号ビットA0〜A7を受けて内部列アド
レス信号を発生するコラムアドレスバッファ14と、コ
ラムアドレスバッファ14からの内部列アドレス信号を
ラッチするブロックアドレス交換回路16と、ブロック
アドレス交換回路16からの内部列アドレス信号をラッ
チするラッチ回路18を含む。ページアドレス交換回路
12からの内部行アドレス信号は、DRAM部2に与え
られ、そこに含まれるロウデコーダによりデコードされ
てDRAMワード線を選択状態とする。ラッチ回路18
にラッチされた内部列アドレス信号は、DRAM部2に
含まれるコラムデコーダへ与えられ、DRAM部2にお
ける列(ビット線対)を選択状態とする。
【0040】CDRAM1は、さらに、SRAM部4が
格納するデータのアドレスすなわちタグアドレスを格納
するタグメモリ(TAG)20と、アドレスバッファ/
スクランブル回路8からのアドレス信号ビットA10〜
A19とタグメモリ20からのタグアドレスとを比較
し、キャッシュヒット/ミスを判定する判定回路22
と、ロウアドレスバッファ10がラッチする内部ロウア
ドレス信号とアドレスバッファ/スクランブル回路8か
ら与えられる内部ロウアドレス信号ビットA8〜A19
を比較し、ページヒット/ミスを判定する判定回路24
と、キャッシュミス時にタグメモリ20から与えられる
タグアドレスを格納する戻りアドレスラッチ回路26
と、外部制御信号および判定回路22および24からの
ページヒット/ミス指示信号およびキャッシュヒット/
ミス指示信号に応答して各種必要な制御を実行するとと
もに、外部制御信号LME#、KEN#、およびBRD
Y#を発生するDRAM制御およびキャッシュ/リフレ
ッシュ制御部30と、このCDRAM1の内部動作状態
(リフレッシュサイクル、動作クロック周波数など)を
決定するコマンドデータを格納するとともに、設定され
たコマンドデータに従って対応の回路要素を駆動するコ
マンドレジスタ28を含む。
格納するデータのアドレスすなわちタグアドレスを格納
するタグメモリ(TAG)20と、アドレスバッファ/
スクランブル回路8からのアドレス信号ビットA10〜
A19とタグメモリ20からのタグアドレスとを比較
し、キャッシュヒット/ミスを判定する判定回路22
と、ロウアドレスバッファ10がラッチする内部ロウア
ドレス信号とアドレスバッファ/スクランブル回路8か
ら与えられる内部ロウアドレス信号ビットA8〜A19
を比較し、ページヒット/ミスを判定する判定回路24
と、キャッシュミス時にタグメモリ20から与えられる
タグアドレスを格納する戻りアドレスラッチ回路26
と、外部制御信号および判定回路22および24からの
ページヒット/ミス指示信号およびキャッシュヒット/
ミス指示信号に応答して各種必要な制御を実行するとと
もに、外部制御信号LME#、KEN#、およびBRD
Y#を発生するDRAM制御およびキャッシュ/リフレ
ッシュ制御部30と、このCDRAM1の内部動作状態
(リフレッシュサイクル、動作クロック周波数など)を
決定するコマンドデータを格納するとともに、設定され
たコマンドデータに従って対応の回路要素を駆動するコ
マンドレジスタ28を含む。
【0041】戻りアドレスラッチ回路26が格納するア
ドレス信号はタグメモリ20が格納するタグアドレスと
アドレスバッファ/スクランブル回路8から与えられる
列アドレス信号である。この戻りアドレスラッチ回路2
6の格納するアドレス信号はキャッシュミス時に、それ
ぞれページアドレス交換回路12およびブロックアドレ
ス交換回路16へ与えられSRAM部4に含まれるデー
タのDRAM部2への転送およびDRAM部2からSR
AM4への要求されるデータの転送が行なわれる。この
とき、またコマンドレジスタ28に格納されたコマンド
データにより、このキャッシュミス時におけるSRAM
部4とDRAM部2におけるデータの転送方法(キャッ
シュアロケイトの有無、有効データが出力されるまでの
ウェイトサイクル数等)が決定される。DRAM部にお
いては、常時1頁のデータ(たとえば1行のダイナミッ
ク型メモリセルのデータ)が選択状態とされており、ま
た双方向データ転送回路(DTB)6は、ラッチ回路を
備えており、このDRAM部2において選択状態とされ
ている1頁のデータのうちの所定のサイズのデータブロ
ックを格納している。
ドレス信号はタグメモリ20が格納するタグアドレスと
アドレスバッファ/スクランブル回路8から与えられる
列アドレス信号である。この戻りアドレスラッチ回路2
6の格納するアドレス信号はキャッシュミス時に、それ
ぞれページアドレス交換回路12およびブロックアドレ
ス交換回路16へ与えられSRAM部4に含まれるデー
タのDRAM部2への転送およびDRAM部2からSR
AM4への要求されるデータの転送が行なわれる。この
とき、またコマンドレジスタ28に格納されたコマンド
データにより、このキャッシュミス時におけるSRAM
部4とDRAM部2におけるデータの転送方法(キャッ
シュアロケイトの有無、有効データが出力されるまでの
ウェイトサイクル数等)が決定される。DRAM部にお
いては、常時1頁のデータ(たとえば1行のダイナミッ
ク型メモリセルのデータ)が選択状態とされており、ま
た双方向データ転送回路(DTB)6は、ラッチ回路を
備えており、このDRAM部2において選択状態とされ
ている1頁のデータのうちの所定のサイズのデータブロ
ックを格納している。
【0042】DRAM部2およびキャッシュ/リフレッ
シュ制御部30では、DRAM部2と双方向データ転送
回路6との間のデータ転送動作の制御を行なう部分と、
双方向データ転送回路6とSRAM部4との間のデータ
転送動作および双方向データ転送回路6およびSRAM
部4に対するデータの入出力を行なう回路部分とはそれ
ぞれ別々に設けられる。SRAM部4へのアクセスと独
立してDRAM部2と双方向データ転送回路6bとの間
によるデータ転送動作を実行する。このDRAM制御お
よびキャッシュ/リフレッシュ制御部30は、また、交
換回路12および16の格納するアドレス信号の変更動
作を制御する。キャッシュミス時にあり、かつページヒ
ット時においては、すなわち外部処理装置が要求するデ
ータがSRAM部4にはなく、DRAM部2において選
択状態とされているページに存在する場合には、ブロッ
クアドレス交換回路16がラッチするアドレス信号はコ
ラムアドレスバッファ14から与えられる列アドレス信
号に変更される。キャッシュミス時においてページミス
である場合には、交換回路12および16がラッチする
アドレス信号が変更される。ページアドレス交換回路1
2がラッチするアドレス信号は、このとき戻りアドレス
ラッチ回路26から与えられる戻りアドレス信号により
変更される(コピーバック動作のため)。同様に、この
とき列アドレス交換回路16がラッチするアドレス信号
も戻りアドレスラッチ回路26がラッチするアドレス信
号により置換えられる(コピーバック動作時)。
シュ制御部30では、DRAM部2と双方向データ転送
回路6との間のデータ転送動作の制御を行なう部分と、
双方向データ転送回路6とSRAM部4との間のデータ
転送動作および双方向データ転送回路6およびSRAM
部4に対するデータの入出力を行なう回路部分とはそれ
ぞれ別々に設けられる。SRAM部4へのアクセスと独
立してDRAM部2と双方向データ転送回路6bとの間
によるデータ転送動作を実行する。このDRAM制御お
よびキャッシュ/リフレッシュ制御部30は、また、交
換回路12および16の格納するアドレス信号の変更動
作を制御する。キャッシュミス時にあり、かつページヒ
ット時においては、すなわち外部処理装置が要求するデ
ータがSRAM部4にはなく、DRAM部2において選
択状態とされているページに存在する場合には、ブロッ
クアドレス交換回路16がラッチするアドレス信号はコ
ラムアドレスバッファ14から与えられる列アドレス信
号に変更される。キャッシュミス時においてページミス
である場合には、交換回路12および16がラッチする
アドレス信号が変更される。ページアドレス交換回路1
2がラッチするアドレス信号は、このとき戻りアドレス
ラッチ回路26から与えられる戻りアドレス信号により
変更される(コピーバック動作のため)。同様に、この
とき列アドレス交換回路16がラッチするアドレス信号
も戻りアドレスラッチ回路26がラッチするアドレス信
号により置換えられる(コピーバック動作時)。
【0043】制御部30は、マスタクロックCLKの立
上がりエッジで外部制御信号をサンプリングし、それら
のサンプリングした信号の状態の組合わせに従って必要
な動作制御を行なうとともに、判定回路22および24
からのキャッシュヒット信号およびページヒット指示信
号に応じて必要なデータ転送動作およびタグアドレスの
変更を実行する。
上がりエッジで外部制御信号をサンプリングし、それら
のサンプリングした信号の状態の組合わせに従って必要
な動作制御を行なうとともに、判定回路22および24
からのキャッシュヒット信号およびページヒット指示信
号に応じて必要なデータ転送動作およびタグアドレスの
変更を実行する。
【0044】CDRAM1の内部にタグアドレスを格納
するタグメモリ20を設けるとともに、内部キャッシュ
ヒット/ミスおよびページヒット/ミスを判定する回路
22および24を設けることにより、任意のバンク構成
のメモリシステムを容易に構築することができるととも
に、高速でキャッシュヒット/ミス時に要求される動作
を実行することができる。
するタグメモリ20を設けるとともに、内部キャッシュ
ヒット/ミスおよびページヒット/ミスを判定する回路
22および24を設けることにより、任意のバンク構成
のメモリシステムを容易に構築することができるととも
に、高速でキャッシュヒット/ミス時に要求される動作
を実行することができる。
【0045】[外部制御信号の種類]CDRAM1は、
キャッシュヒット/ミスの判定を行なう制御部30を内
蔵しており、外部処理装置(MPU)は直接CDRAM
1と信号の授受を行なうことができる。このCDRAM
1へ与えられる外部制御信号には以下のものがある。
キャッシュヒット/ミスの判定を行なう制御部30を内
蔵しており、外部処理装置(MPU)は直接CDRAM
1と信号の授受を行なうことができる。このCDRAM
1へ与えられる外部制御信号には以下のものがある。
【0046】マスタクロックCLK:CDRAM1はこ
のマスタクロックCLKに同期して各外部信号を取込む
とともに、このCDRAMの内部動作のクロック周波数
がマスタクロックCLKにより決定される。
のマスタクロックCLKに同期して各外部信号を取込む
とともに、このCDRAMの内部動作のクロック周波数
がマスタクロックCLKにより決定される。
【0047】アドレスステータス信号ADS#:このア
ドレスステータス信号ADS#は、チップイネーブル信
号/CEまたはチップセレクト信号/CSに対応する機
能を備える。このアドレスステータス信号ADS#がマ
スタクロックCLKの立上がりエッジで活性状態(以下
に述べる構成においては、“L”レベル)のときに外部
制御信号およびアドレス信号が取込まれる。またアドレ
スステータス信号ADS#が活性状態のとき、CDRA
M1は、SRAM部4とDRAM部2との間および/ま
たはCPUとCDRAMとの間でデータ転送を行なうデ
ータ転送サイクルへも入ることができる。メモリ/IO
信号MIO#、ライト/リード信号W/R#、およびデ
ータ/コード信号D/C#はマスタクロックCLKの立
上がり時におけるこれらの状態の組合わせに従って動作
内容を規定する。これらの信号M/IO#、D/C#お
よびW/R#はアドレスステータス信号ADS#が活性
状態のときに取込まれる。
ドレスステータス信号ADS#は、チップイネーブル信
号/CEまたはチップセレクト信号/CSに対応する機
能を備える。このアドレスステータス信号ADS#がマ
スタクロックCLKの立上がりエッジで活性状態(以下
に述べる構成においては、“L”レベル)のときに外部
制御信号およびアドレス信号が取込まれる。またアドレ
スステータス信号ADS#が活性状態のとき、CDRA
M1は、SRAM部4とDRAM部2との間および/ま
たはCPUとCDRAMとの間でデータ転送を行なうデ
ータ転送サイクルへも入ることができる。メモリ/IO
信号MIO#、ライト/リード信号W/R#、およびデ
ータ/コード信号D/C#はマスタクロックCLKの立
上がり時におけるこれらの状態の組合わせに従って動作
内容を規定する。これらの信号M/IO#、D/C#お
よびW/R#はアドレスステータス信号ADS#が活性
状態のときに取込まれる。
【0048】(i) M/IO#=D/C#=W/R#
=0(=“L”) 何ら応答せず、次のアドレスサイクルを待つ。
=0(=“L”) 何ら応答せず、次のアドレスサイクルを待つ。
【0049】(ii) M/IO#=D/C#=0および
W/R#=1(=“H”) この場合にも何ら応答はせず、次のアドレスサイクルを
待つ。
W/R#=1(=“H”) この場合にも何ら応答はせず、次のアドレスサイクルを
待つ。
【0050】 (iii) M/IO#=W/R#=0かつD/C#=1 この場合には、データ入出力端子DQ0〜DQ15上に
コマンドレジスタ28の格納するデータが読出される。
コマンドレジスタ28の格納するデータが読出される。
【0051】 (iv) M/IO#=0かつD/C#=W/R#=1 この場合には、コマンドレジスタ28へコマンドデータ
が書込まれ、特定の動作モードなどが指定される。
が書込まれ、特定の動作モードなどが指定される。
【0052】 (v) M/IO#=1かつD/C#=W/R#=0 この状態においては、CDRAMから命令などのコード
が読出される。CDRAM1それ自身にとっては、格納
するデータが命令などのコードであるか単なる処理デー
タであるかは区別しない。外部処理装置(CPU)がこ
れらの区別を必要とする。
が読出される。CDRAM1それ自身にとっては、格納
するデータが命令などのコードであるか単なる処理デー
タであるかは区別しない。外部処理装置(CPU)がこ
れらの区別を必要とする。
【0053】 (vi) M/IO#=W/R#=1かつD/C#=0 この場合にも応答はせず、次のアクセス要求を待つ。
【0054】 (vii) M/IO#=D/C#=1かつW/R#=0 この場合には、CDRAM1からデータが読出される。
【0055】 (viii) M/IO#=D/C#=W/R#=1 この場合には、CDRAM1へデータが書込まれる。
【0056】アドレス/コマンドレジスタイネーブル信
号ADC1/CME#:コマンドレジスタリードコマン
ドまたはコマンドレジスタライトコマンドが与えられた
とき、このコマンドレジスタイネーブル信号CME#を
活性状態とすると、コマンドレジスタの内容の読出また
は書込が実行される。すなわち、コマンドレジスタへア
クセスする場合、コマンドレジスタイネーブル信号CM
E#を“L”の活性状態に設定する。アドレス制御信号
AGC1は、このCDRAMを用いてメモリシステムを
構築した場合に、このメモリシステムは最大4バンクに
分割することができるが、このメモリシステムにおける
バンクアドレスを示す。他のアドレス制御信号ADC0
と組合わせてバンクアドレスして用いられる。
号ADC1/CME#:コマンドレジスタリードコマン
ドまたはコマンドレジスタライトコマンドが与えられた
とき、このコマンドレジスタイネーブル信号CME#を
活性状態とすると、コマンドレジスタの内容の読出また
は書込が実行される。すなわち、コマンドレジスタへア
クセスする場合、コマンドレジスタイネーブル信号CM
E#を“L”の活性状態に設定する。アドレス制御信号
AGC1は、このCDRAMを用いてメモリシステムを
構築した場合に、このメモリシステムは最大4バンクに
分割することができるが、このメモリシステムにおける
バンクアドレスを示す。他のアドレス制御信号ADC0
と組合わせてバンクアドレスして用いられる。
【0057】バーストラースト信号BLAST#:バー
ストラースト信号BLAST#は、外部処理装置である
CPUのデータ転送サイクルの最後を示す。すなわち、
CDRAMに対するデータの読出、書込およびコマンド
レジスタ28へのデータ書込時における最後のデータで
あることを示す。バーストラースト信号BLAST#が
活性状態とされると、次のサイクルはアドレスサイクル
となり次のアドレス指定を待つ。
ストラースト信号BLAST#は、外部処理装置である
CPUのデータ転送サイクルの最後を示す。すなわち、
CDRAMに対するデータの読出、書込およびコマンド
レジスタ28へのデータ書込時における最後のデータで
あることを示す。バーストラースト信号BLAST#が
活性状態とされると、次のサイクルはアドレスサイクル
となり次のアドレス指定を待つ。
【0058】データホールド/スリープ信号DH#/S
P#:データの入出力を行なうデータサイクル、有効デ
ータが出力されるまでウェイトをかけるデータウェイト
サイクル、または同じデータを持続的に出力または入力
するデータホールドサイクルにおいては、信号DH#/
SP#は、データホールド信号DH#として用いられ
る。データホールド信号DH#は、出力バッファを制御
する。すなわち、データホールド信号DH#が活性状態
(“L”)となると、CDRAM1は、データホールド
サイクルに入り、その出力データを次のクロックサイク
ルの終了まで保持する。
P#:データの入出力を行なうデータサイクル、有効デ
ータが出力されるまでウェイトをかけるデータウェイト
サイクル、または同じデータを持続的に出力または入力
するデータホールドサイクルにおいては、信号DH#/
SP#は、データホールド信号DH#として用いられ
る。データホールド信号DH#は、出力バッファを制御
する。すなわち、データホールド信号DH#が活性状態
(“L”)となると、CDRAM1は、データホールド
サイクルに入り、その出力データを次のクロックサイク
ルの終了まで保持する。
【0059】次のアドレス指定を待つアドレスサイクル
の間、この信号DH#/SP#はスリープ信号SP#と
して用いられ、スリープモード動作を制御する。スリー
プモード動作は、マスタクロックCLKの内部回路への
伝達を禁止する動作モードであり、CDRAM1をその
前の動作状態に維持する。内部回路の動作を停止させる
ことにより消費電力の低減を図る。スリープ信号SP#
が32クロックサイクルの間活性状態を連続して維持す
れば、CDRAM1は、スリープサイクルモードに入
り、内部クロック信号の発生を停止させる。スリープサ
イクルモード時においては、スリープ信号SP#はマス
タクロックCLKと非同期な信号として取扱われる。
の間、この信号DH#/SP#はスリープ信号SP#と
して用いられ、スリープモード動作を制御する。スリー
プモード動作は、マスタクロックCLKの内部回路への
伝達を禁止する動作モードであり、CDRAM1をその
前の動作状態に維持する。内部回路の動作を停止させる
ことにより消費電力の低減を図る。スリープ信号SP#
が32クロックサイクルの間活性状態を連続して維持す
れば、CDRAM1は、スリープサイクルモードに入
り、内部クロック信号の発生を停止させる。スリープサ
イクルモード時においては、スリープ信号SP#はマス
タクロックCLKと非同期な信号として取扱われる。
【0060】リセット信号RST#:リセット信号RS
T#はCDRAM1をリセットする。すなわちリセット
動作時においては、CDRAM1において、(i)すべ
てのコマンドレジスタの格納値がデフォルト値に設定さ
れる、(ii)DRAM部2に含まれるDRAMアレイの
初期化を開始する、および(iii )タグメモリ20の有
効ビットをリセットする。リセット信号RST#は、マ
スタクロックCLKと非同期に取込まれる。データホー
ルド信号DH#またはスリープ信号SP#が活性状態と
なっているときには、リセット信号RST#は無視され
る。
T#はCDRAM1をリセットする。すなわちリセット
動作時においては、CDRAM1において、(i)すべ
てのコマンドレジスタの格納値がデフォルト値に設定さ
れる、(ii)DRAM部2に含まれるDRAMアレイの
初期化を開始する、および(iii )タグメモリ20の有
効ビットをリセットする。リセット信号RST#は、マ
スタクロックCLKと非同期に取込まれる。データホー
ルド信号DH#またはスリープ信号SP#が活性状態と
なっているときには、リセット信号RST#は無視され
る。
【0061】アドレス制御/リフレッシュ信号ADC0
/REF#:リフレッシュ信号REF#はオートリフレ
ッシュサイクルを示す。リフレッシュ信号REF#は入
力信号または出力信号となる。リフレッシュ信号REF
#が出力信号となるか入力信号となるかはコマンドレジ
スタ28に設定されたコマンドデータにより決定され
る。リフレッシュ信号REF#が入力信号として設定さ
れた場合には、リフレッシュ信号REF#はマスタクロ
ックCLKの立上がりエッジでサンプリングされ、次の
クロックサイクルからCDRAM1においてオートリフ
レッシュ動作が始まる。リフレッシュ信号REF#が出
力信号として設定された場合には、リフレッシュ信号R
EF#は内蔵のリフレッシュタイマにより制御され、マ
スタクロックCLKに同期して出力される。この出力信
号として設定されたリフレッシュ信号REF#は、メモ
リシステムにおいてリフレッシュ信号REF#が入力信
号として設定されたCDRAMへ与えられ、これらのC
DRAMのリフレッシュ動作を制御する。したがって、
CDRAMメモリシステムは、1つのCDRAMに同期
してリフレッシュを実行することができ、セルフリフレ
ッシュを通常動作時にも実行することが可能となる。
/REF#:リフレッシュ信号REF#はオートリフレ
ッシュサイクルを示す。リフレッシュ信号REF#は入
力信号または出力信号となる。リフレッシュ信号REF
#が出力信号となるか入力信号となるかはコマンドレジ
スタ28に設定されたコマンドデータにより決定され
る。リフレッシュ信号REF#が入力信号として設定さ
れた場合には、リフレッシュ信号REF#はマスタクロ
ックCLKの立上がりエッジでサンプリングされ、次の
クロックサイクルからCDRAM1においてオートリフ
レッシュ動作が始まる。リフレッシュ信号REF#が出
力信号として設定された場合には、リフレッシュ信号R
EF#は内蔵のリフレッシュタイマにより制御され、マ
スタクロックCLKに同期して出力される。この出力信
号として設定されたリフレッシュ信号REF#は、メモ
リシステムにおいてリフレッシュ信号REF#が入力信
号として設定されたCDRAMへ与えられ、これらのC
DRAMのリフレッシュ動作を制御する。したがって、
CDRAMメモリシステムは、1つのCDRAMに同期
してリフレッシュを実行することができ、セルフリフレ
ッシュを通常動作時にも実行することが可能となる。
【0062】アドレス制御信号ADC0は、先に説明し
たアドレス制御信号ADC1とともに用いられてバンク
アドレスを示す。これらのアドレス制御信号ADC1お
よびADC0は、アドレスステータス信号ADS#の活
性化時にサンプリングされる。
たアドレス制御信号ADC1とともに用いられてバンク
アドレスを示す。これらのアドレス制御信号ADC1お
よびADC0は、アドレスステータス信号ADS#の活
性化時にサンプリングされる。
【0063】バイトイネーブル信号BE0#およびBE
1#:バイトイネーブル信号BE0#はデータ書込時に
おいて下位バイト(DQ0〜DQ7)を制御し、バイト
イネーブル信号BE1#は上位バイト(DQ8〜DQ1
5)を制御する。データ読出時においては、バイトイネ
ーブル信号BE0#およびBE1#は無視され、16ビ
ットの端子DQ0〜DQ15がすべてドライブされる。
1#:バイトイネーブル信号BE0#はデータ書込時に
おいて下位バイト(DQ0〜DQ7)を制御し、バイト
イネーブル信号BE1#は上位バイト(DQ8〜DQ1
5)を制御する。データ読出時においては、バイトイネ
ーブル信号BE0#およびBE1#は無視され、16ビ
ットの端子DQ0〜DQ15がすべてドライブされる。
【0064】上述の信号はすべてCDRAM1に与えら
れる信号である(出力状態に設定されたリフレッシュ信
号REF#を除く)。CDRAM1は、その内部動作状
態を外部装置へ知らせるための出力信号を有する。
れる信号である(出力状態に設定されたリフレッシュ信
号REF#を除く)。CDRAM1は、その内部動作状
態を外部装置へ知らせるための出力信号を有する。
【0065】バーストレディ信号BRDY#:バースト
レディ信号BRDY#は、CDRAM1内部またはCP
Uとの間でデータ転送サイクルが完了しており、このC
DRAM1へアクセスすることができることを示す。
レディ信号BRDY#は、CDRAM1内部またはCP
Uとの間でデータ転送サイクルが完了しており、このC
DRAM1へアクセスすることができることを示す。
【0066】ローカルメモリイネーブル信号LME#:
ローカルメモリイネーブル信号LME#は、CDRAM
1が選択状態とされたことを示す。ローカルイネーブル
信号LME#はまたヒット信号および/または外部装置
との間でのデータ転送方向制御信号としても用いられ
る。
ローカルメモリイネーブル信号LME#は、CDRAM
1が選択状態とされたことを示す。ローカルイネーブル
信号LME#はまたヒット信号および/または外部装置
との間でのデータ転送方向制御信号としても用いられ
る。
【0067】キャッシュイネーブル信号KEN#:CD
RAMに対して行なわれるデータ転送動作のデータはキ
ャッシュ可能であることを示す。外部処理装置であるC
PUは自身の内蔵のキャッシュにそのアクセスしたデー
タを格納することができることを示す。キャッシュ不能
領域(CDRAM1には、キャッシュデータを格納する
ための領域とキャッシュデータ格納領域として利用でき
ない領域(たとえば画像処理データ格納領域またはシャ
ドウRAM領域)とを含む)のデータを読出す場合に
は、少なくともこのキャッシュイネーブル信号KEN#
を不活性状態とするために1ウェイトサイクルが必要と
される。ウェイトサイクル数はまたコマンドデータによ
り決定される。
RAMに対して行なわれるデータ転送動作のデータはキ
ャッシュ可能であることを示す。外部処理装置であるC
PUは自身の内蔵のキャッシュにそのアクセスしたデー
タを格納することができることを示す。キャッシュ不能
領域(CDRAM1には、キャッシュデータを格納する
ための領域とキャッシュデータ格納領域として利用でき
ない領域(たとえば画像処理データ格納領域またはシャ
ドウRAM領域)とを含む)のデータを読出す場合に
は、少なくともこのキャッシュイネーブル信号KEN#
を不活性状態とするために1ウェイトサイクルが必要と
される。ウェイトサイクル数はまたコマンドデータによ
り決定される。
【0068】ローカルメモリイネーブル信号LME#
は、このCDRAM1が選択状態とされたことを示す。
ローカルメモリイネーブル信号LME#はまた、ヒット
信号および/または外部装置に対するデータ転送方向制
御信号としても用いられる。
は、このCDRAM1が選択状態とされたことを示す。
ローカルメモリイネーブル信号LME#はまた、ヒット
信号および/または外部装置に対するデータ転送方向制
御信号としても用いられる。
【0069】CDRAM1においては、また電源電圧V
CCおよび接地電位VSSが与えられる。データ入出力
回路に利用されるために別の電源VCCQ0〜VCCQ
3およびVSSQ0〜VSSQ3が与えられる。
CCおよび接地電位VSSが与えられる。データ入出力
回路に利用されるために別の電源VCCQ0〜VCCQ
3およびVSSQ0〜VSSQ3が与えられる。
【0070】図2は、図1に示すDRAM部、SRAM
部および双方向データ転送回路の構成を概略的に示す図
である。図2において、DRAM部2は、行および列の
マトリクス状に配列された複数のダイナミック型メモリ
セルを有するDRAMアレイ31と、図1に示すページ
アドレス交換回路12から与えられるロウアドレス信号
をデコードし、DRAMアレイ31における対応の行
(ワード線)を選択状態とするDRAMロウデコーダ3
2と、図1に示すラッチ回路18から与えられるコラム
アドレス信号をデコードし、DRAMアレイ31におい
てコラムブロックCBを選択するDRAMコラムブロッ
クデコーダ33を含む。コラムブロックCBは、たとえ
ば64ビットのメモリセルを含む。このコラムブロック
CBが、SRAM部に対するデータ転送の単位とされ
る。DRAMロウデコーダ32は、このCDRAMの選
択状態時においては選択された行(ワード線)を常時選
択状態に維持する。DRAMアレイ31においては図示
しないラッチ型センスアンプが設けられており、この行
上のデータをセンスアンプがラッチしている。このセン
スアンプを擬似キャッシュとして利用することにより、
ページモードでのSRAM部とのデータ転送を可能にす
る。
部および双方向データ転送回路の構成を概略的に示す図
である。図2において、DRAM部2は、行および列の
マトリクス状に配列された複数のダイナミック型メモリ
セルを有するDRAMアレイ31と、図1に示すページ
アドレス交換回路12から与えられるロウアドレス信号
をデコードし、DRAMアレイ31における対応の行
(ワード線)を選択状態とするDRAMロウデコーダ3
2と、図1に示すラッチ回路18から与えられるコラム
アドレス信号をデコードし、DRAMアレイ31におい
てコラムブロックCBを選択するDRAMコラムブロッ
クデコーダ33を含む。コラムブロックCBは、たとえ
ば64ビットのメモリセルを含む。このコラムブロック
CBが、SRAM部に対するデータ転送の単位とされ
る。DRAMロウデコーダ32は、このCDRAMの選
択状態時においては選択された行(ワード線)を常時選
択状態に維持する。DRAMアレイ31においては図示
しないラッチ型センスアンプが設けられており、この行
上のデータをセンスアンプがラッチしている。このセン
スアンプを擬似キャッシュとして利用することにより、
ページモードでのSRAM部とのデータ転送を可能にす
る。
【0071】SRAM部4は、行および列がマトリクス
状に配列されたスタティック型メモリセルを有するSR
AMアレイ35と、アドレスバッファ/スクランブル回
路8(図1参照)から与えられたロウおよびコラムアド
レス信号をそれぞれデコードし、SRAMアレイ35に
おける対応のメモリセルを選択するためのSRAMロウ
デコーダ36およびコラムデコーダ37を含む。SRA
Mアレイ35の1行は、DRAMアレイ31におけるコ
ラムブロックと同じメモリセル容量を備える。すなわち
コラムブロックCBが64ビットのメモリセルを含む場
合、SRAMアレイ35における1行は64ビットのメ
モリセルを含む。
状に配列されたスタティック型メモリセルを有するSR
AMアレイ35と、アドレスバッファ/スクランブル回
路8(図1参照)から与えられたロウおよびコラムアド
レス信号をそれぞれデコードし、SRAMアレイ35に
おける対応のメモリセルを選択するためのSRAMロウ
デコーダ36およびコラムデコーダ37を含む。SRA
Mアレイ35の1行は、DRAMアレイ31におけるコ
ラムブロックと同じメモリセル容量を備える。すなわち
コラムブロックCBが64ビットのメモリセルを含む場
合、SRAMアレイ35における1行は64ビットのメ
モリセルを含む。
【0072】双方向データ転送回路6は、このコラムブ
ロックCBの容量と同じ数の双方向データ転送ゲートを
含む。双方向データ転送ゲートは、DRAMからSRA
Mアレイへデータを転送するためのラッチ機能を備える
バッファ回路と、SRAMアレイからDRAMアレイへ
データを転送するためのラッチ機能を備えるバッファ回
路を備える。双方向データ転送回路6へはまたコラムデ
コーダ37からのコラムデコード信号が与えられる。こ
の構成においては双方向データ転送回路6は、データ入
出力端子DQとデータの入出力を行なうことができる。
キャッシュミス時において、DRAMアレイから双方向
データ転送回路6を介してSRAMアレイ4へデータを
転送した後SRAMアレイからデータを読出すことなく
双方向データ転送回路6にデータが転送された時点で必
要とされるデータを読出すことができる。したがって、
キャッシュミス時においても高速でアクセスすることが
可能となる。図3は、データ読出モード時の外部信号の
状態を示すタイミングチャート図である。データ読出を
指示するリードコマンドは、マスタクロックCLKの立
上がりエッジで、アドレスステータス信号ADS#を
“L”に設定し、信号M/IO#を“H”、およびライ
ト/リード信号W/R#を“L”に設定することにより
与えられる。これにより、CDRAMの格納データが読
出される。このCDRAMから読出されるデータが単な
る処理データであるか命令などのコードであるかの指定
は、信号D/C#を“H”または“L”に設定すること
により区別される。
ロックCBの容量と同じ数の双方向データ転送ゲートを
含む。双方向データ転送ゲートは、DRAMからSRA
Mアレイへデータを転送するためのラッチ機能を備える
バッファ回路と、SRAMアレイからDRAMアレイへ
データを転送するためのラッチ機能を備えるバッファ回
路を備える。双方向データ転送回路6へはまたコラムデ
コーダ37からのコラムデコード信号が与えられる。こ
の構成においては双方向データ転送回路6は、データ入
出力端子DQとデータの入出力を行なうことができる。
キャッシュミス時において、DRAMアレイから双方向
データ転送回路6を介してSRAMアレイ4へデータを
転送した後SRAMアレイからデータを読出すことなく
双方向データ転送回路6にデータが転送された時点で必
要とされるデータを読出すことができる。したがって、
キャッシュミス時においても高速でアクセスすることが
可能となる。図3は、データ読出モード時の外部信号の
状態を示すタイミングチャート図である。データ読出を
指示するリードコマンドは、マスタクロックCLKの立
上がりエッジで、アドレスステータス信号ADS#を
“L”に設定し、信号M/IO#を“H”、およびライ
ト/リード信号W/R#を“L”に設定することにより
与えられる。これにより、CDRAMの格納データが読
出される。このCDRAMから読出されるデータが単な
る処理データであるか命令などのコードであるかの指定
は、信号D/C#を“H”または“L”に設定すること
により区別される。
【0073】アドレスステータス信号ADS#の立下が
りに応答して、そのときに与えられているアドレス信号
ADDが取込まれ、内部でメモリセルの選択動作が実行
される。アクセス指定がされると、必要なデータが出力
されるまでデータウェイトサイクルTdwとなる。アド
レスステータス信号ADS#が活性状態(“L”)とさ
れると、このCDRAMが選択状態とされたことを示す
ため、ローカルメモリイネーブル信号LME#が“L”
に立下げられる。これにより外部処理装置であるCPU
はCDRAMへのアクセスが成功したことを知ることが
できる。キャッシュミス時においては最初のサイクルに
出力されるデータは、必要としないデータである。した
がってこの場合キャッシュイネーブル信号KEN#はキ
ャッシュ不可を示す“H”の状態に設定される。
りに応答して、そのときに与えられているアドレス信号
ADDが取込まれ、内部でメモリセルの選択動作が実行
される。アクセス指定がされると、必要なデータが出力
されるまでデータウェイトサイクルTdwとなる。アド
レスステータス信号ADS#が活性状態(“L”)とさ
れると、このCDRAMが選択状態とされたことを示す
ため、ローカルメモリイネーブル信号LME#が“L”
に立下げられる。これにより外部処理装置であるCPU
はCDRAMへのアクセスが成功したことを知ることが
できる。キャッシュミス時においては最初のサイクルに
出力されるデータは、必要としないデータである。した
がってこの場合キャッシュイネーブル信号KEN#はキ
ャッシュ不可を示す“H”の状態に設定される。
【0074】CDRAMにおいて、外部処理装置である
CPUの要求されるデータが揃うと(DRAMアレイか
ら双方向データ転送回路またはSRAMアレイへ転送さ
れる)と、データサイクルTdに入る。このときには、
CDRAMは外部処理装置であるCPUに対しデータ転
送を行なうことを知らせるため、バーストレディ信号B
RDY#を“L”に立下げる。無効データが出力されて
いる間またバーストレディ信号BRDY#は、データ転
送をCPUに対して行なわないことを示すため、“H”
に設定される。有効データが出力されると、次のクロッ
クサイクルからキャッシュイネーブル信号KEN#が
“L”に設定される。これにより、CPUは転送された
データがキャッシュ可能であると判断し、その内蔵のキ
ャッシュメモリへ転送されたデータを格納する。バース
トラースト信号BLAST#が“H”に設定されると、
データ転送がバーストモードで実行され、最初のアドレ
ス信号ADDに従って選択されたメモリセルから連続し
て次のメモリセルのデータがマスタクロックCLKの立
上がりに同期して出力される。バーストラースト信号B
LAST#が“L”に設定されると、CDRAMは、そ
のサイクルにおける出力データが最後の要求されるデー
タであることを知る。これにより、CDRAMからCP
Uへの読出データの転送が終了する。この後、次のクロ
ックサイクルにおいて、ローカルメモリイネーブル信号
LME#が“H”に立上げられた後ハイインピーダンス
状態とされる。これにより、CPUに対しCDRAMは
非選択状態とされたことを知らせる。またバーストレデ
ィ信号BRDY#を“H”に立上げ、“H”のハイイン
ピーダンス状態に設定して、バーストモードでのデータ
転送が終了したことをCPUに対し知らせる。さらに、
キャッシュイネーブル信号KEN#がハイインピーダン
ス状態とされる。
CPUの要求されるデータが揃うと(DRAMアレイか
ら双方向データ転送回路またはSRAMアレイへ転送さ
れる)と、データサイクルTdに入る。このときには、
CDRAMは外部処理装置であるCPUに対しデータ転
送を行なうことを知らせるため、バーストレディ信号B
RDY#を“L”に立下げる。無効データが出力されて
いる間またバーストレディ信号BRDY#は、データ転
送をCPUに対して行なわないことを示すため、“H”
に設定される。有効データが出力されると、次のクロッ
クサイクルからキャッシュイネーブル信号KEN#が
“L”に設定される。これにより、CPUは転送された
データがキャッシュ可能であると判断し、その内蔵のキ
ャッシュメモリへ転送されたデータを格納する。バース
トラースト信号BLAST#が“H”に設定されると、
データ転送がバーストモードで実行され、最初のアドレ
ス信号ADDに従って選択されたメモリセルから連続し
て次のメモリセルのデータがマスタクロックCLKの立
上がりに同期して出力される。バーストラースト信号B
LAST#が“L”に設定されると、CDRAMは、そ
のサイクルにおける出力データが最後の要求されるデー
タであることを知る。これにより、CDRAMからCP
Uへの読出データの転送が終了する。この後、次のクロ
ックサイクルにおいて、ローカルメモリイネーブル信号
LME#が“H”に立上げられた後ハイインピーダンス
状態とされる。これにより、CPUに対しCDRAMは
非選択状態とされたことを知らせる。またバーストレデ
ィ信号BRDY#を“H”に立上げ、“H”のハイイン
ピーダンス状態に設定して、バーストモードでのデータ
転送が終了したことをCPUに対し知らせる。さらに、
キャッシュイネーブル信号KEN#がハイインピーダン
ス状態とされる。
【0075】図4は、データ書込時の動作を示すタイミ
ングチャート図である。図4において、データ書込を示
すライトコマンドはマスタクロックCLKの立上がりエ
ッジでアドレスステータス信号ADS#を“L”に設定
しかつ信号M/IO#、D/C#、およびW/R#を
“H”に設定することにより与えられる。書込データは
SRAMアレイまたは双方向データ転送回路へ書込まれ
るため、書込データがキャッシュブルデータであるかノ
ンキャッシュブルデータであるかは関係なく同一のタイ
ミングでデータの書込が実行される。ライトコマンドが
与えられると、このバーストラースト信号BLAST#
が“H”に設定される。これにより、バーストモードで
のデータ書込が行なわれることがCDRAMへ知らせら
れる。一方、CDRAMは、アドレスステータス信号A
DS#が活性状態とされると、選択状態を示すためにロ
ーカルメモリイネーブル信号LME#を“L”に設定
し、また書込データがキャッシュ可能であることを示す
ためにキャッシュイネーブル信号KEN#を“L”に立
下げるとともに、データ書込を行なえることを示すため
に、バーストレディ信号BRDY#を“L”に立下げ
る。これにより、バーストラースト信号BLAST#が
“L”に立下げられるまでバーストモードでのデータの
書込が実行される。バーストラースト信号BLAST#
が“L”に立下げられると、データの書込が完了する。
したがって次のクロックサイクルにおいて、ローカルメ
モリイネーブル信号LME#が“H”とされた後にハイ
インピーダンス状態にされ、キャッシュイネーブル信号
KEN#は“L”からハイインピーダンス状態に設定さ
れ、またバーストレディ信号BRDYも“H”に立上げ
た後にハイインピーダンス状態とされる。
ングチャート図である。図4において、データ書込を示
すライトコマンドはマスタクロックCLKの立上がりエ
ッジでアドレスステータス信号ADS#を“L”に設定
しかつ信号M/IO#、D/C#、およびW/R#を
“H”に設定することにより与えられる。書込データは
SRAMアレイまたは双方向データ転送回路へ書込まれ
るため、書込データがキャッシュブルデータであるかノ
ンキャッシュブルデータであるかは関係なく同一のタイ
ミングでデータの書込が実行される。ライトコマンドが
与えられると、このバーストラースト信号BLAST#
が“H”に設定される。これにより、バーストモードで
のデータ書込が行なわれることがCDRAMへ知らせら
れる。一方、CDRAMは、アドレスステータス信号A
DS#が活性状態とされると、選択状態を示すためにロ
ーカルメモリイネーブル信号LME#を“L”に設定
し、また書込データがキャッシュ可能であることを示す
ためにキャッシュイネーブル信号KEN#を“L”に立
下げるとともに、データ書込を行なえることを示すため
に、バーストレディ信号BRDY#を“L”に立下げ
る。これにより、バーストラースト信号BLAST#が
“L”に立下げられるまでバーストモードでのデータの
書込が実行される。バーストラースト信号BLAST#
が“L”に立下げられると、データの書込が完了する。
したがって次のクロックサイクルにおいて、ローカルメ
モリイネーブル信号LME#が“H”とされた後にハイ
インピーダンス状態にされ、キャッシュイネーブル信号
KEN#は“L”からハイインピーダンス状態に設定さ
れ、またバーストレディ信号BRDYも“H”に立上げ
た後にハイインピーダンス状態とされる。
【0076】[制御信号出力回路]図3および図4に示
すように、出力制御信号LME#、BRDY#は、一旦
“H”に立上げられた後ハイインピーダンス状態とされ
ている。キャッシュイネーブル信号KEN#は“L”の
状態からハイインピーダンス状態とされているが、ロー
カルメモリイネーブル信号LME#およびバーストレデ
ィ信号BRDY#と同様に一旦ハイレベルに駆動されて
からハイインピーダンス状態とされてもよい。この理由
について説明する。
すように、出力制御信号LME#、BRDY#は、一旦
“H”に立上げられた後ハイインピーダンス状態とされ
ている。キャッシュイネーブル信号KEN#は“L”の
状態からハイインピーダンス状態とされているが、ロー
カルメモリイネーブル信号LME#およびバーストレデ
ィ信号BRDY#と同様に一旦ハイレベルに駆動されて
からハイインピーダンス状態とされてもよい。この理由
について説明する。
【0077】図5に示すように、一般に、メモリシステ
ムは複数のCDRAMを含む。図5においては、4行4
列に配置されたCDRAMCR00〜CR33により4
つのバンクが形成されたメモリシステムの構成が一例と
して示される。バンク#0は、CDRAMCR00〜C
R03により構成され、バンク#2はCDRAMCR1
0〜CR13により構成され、バンク#2は、CDRA
MCR20〜CR23により構成され、バンク#3はC
DRAMCR30〜CR33により構成される。このメ
モリシステムは、32ビットデータ(4バイトデータ)
の入出力を行なう。バイト単位で各バンクが分割され
る。図5においては、バイト0〜バイト3としてデータ
バイトを示す。各バイトに対応して8ビットデータバス
40a〜40dが設けられる。同一データバイトを構成
するとともに異なるバンクに含まれるCDRAM(たと
えばCDRAMCR00、CR10、CR20、および
CR30)は共通に8ビットデータバスに接続される。
同様に各バイトに対応して制御信号伝達バス45a、4
5b、45cおよび45dが接続される。これらの制御
信号バス45a〜45d上に前述の制御信号LME#、
KEN#およびBRDY#が伝達される。8ビットデー
タバス40a〜40dは、32ビットのメインデータバ
ス42に接続され、制御信号バス45a〜45dはメイ
ン制御バス47に接続される。
ムは複数のCDRAMを含む。図5においては、4行4
列に配置されたCDRAMCR00〜CR33により4
つのバンクが形成されたメモリシステムの構成が一例と
して示される。バンク#0は、CDRAMCR00〜C
R03により構成され、バンク#2はCDRAMCR1
0〜CR13により構成され、バンク#2は、CDRA
MCR20〜CR23により構成され、バンク#3はC
DRAMCR30〜CR33により構成される。このメ
モリシステムは、32ビットデータ(4バイトデータ)
の入出力を行なう。バイト単位で各バンクが分割され
る。図5においては、バイト0〜バイト3としてデータ
バイトを示す。各バイトに対応して8ビットデータバス
40a〜40dが設けられる。同一データバイトを構成
するとともに異なるバンクに含まれるCDRAM(たと
えばCDRAMCR00、CR10、CR20、および
CR30)は共通に8ビットデータバスに接続される。
同様に各バイトに対応して制御信号伝達バス45a、4
5b、45cおよび45dが接続される。これらの制御
信号バス45a〜45d上に前述の制御信号LME#、
KEN#およびBRDY#が伝達される。8ビットデー
タバス40a〜40dは、32ビットのメインデータバ
ス42に接続され、制御信号バス45a〜45dはメイ
ン制御バス47に接続される。
【0078】バーストレディ信号BRDY#、キャッシ
ュイネーブル信号KEN#およびローカルメモリイネー
ブル信号LME#を出力する部分は、制御信号線に対し
ワイヤードOR接続される。バーストレディ信号BRD
Y#を一例とすると、この信号BRDY#は“L”とさ
れると活性状態となる。CPUは、この“L”のバース
トレディ信号BRDY#により、データ読出サイクルに
おいて、有効データが出力されたことを知り、マスタク
ロックCLKの立上がりエッジでそのデータ線上のデー
タをサンプリングして読込む。
ュイネーブル信号KEN#およびローカルメモリイネー
ブル信号LME#を出力する部分は、制御信号線に対し
ワイヤードOR接続される。バーストレディ信号BRD
Y#を一例とすると、この信号BRDY#は“L”とさ
れると活性状態となる。CPUは、この“L”のバース
トレディ信号BRDY#により、データ読出サイクルに
おいて、有効データが出力されたことを知り、マスタク
ロックCLKの立上がりエッジでそのデータ線上のデー
タをサンプリングして読込む。
【0079】このような出力回路にCMOSインバータ
を用いた場合、非選択状態のCDRAMの出力回路がそ
の制御信号線を“H”に駆動するため、他の選択状態と
されたCDRAMの出力回路が“L”へ駆動しようとし
てもこの制御信号線上の信号を活性状態の“L”に設定
することはできない。制御信号線を充電するためのトラ
ンジスタの駆動力を小さくしておき、制御信号線を放電
するトランジスタの駆動力を十分大きくしておけば、制
御信号BRDY#を“L”に設定することができるが、
この場合、信号線に常時電流が流れるため、メモリシス
テムの電力消費が大きくなる。そこで、一般に、制御信
号線をプルアップ抵抗を用いて“H”に設定し、必要時
のみこの制御信号線を“L”にドライブする。この場
合、制御信号線の電位の上昇をプルアップ抵抗のみで行
なうと制御信号線の非活性状態への移行が遅くなる。こ
のため、図3および図4に示すように、制御信号を所定
期間のみ“H”の非活性状態にドライブする。以下この
制御信号出力回路の構成について説明する。
を用いた場合、非選択状態のCDRAMの出力回路がそ
の制御信号線を“H”に駆動するため、他の選択状態と
されたCDRAMの出力回路が“L”へ駆動しようとし
てもこの制御信号線上の信号を活性状態の“L”に設定
することはできない。制御信号線を充電するためのトラ
ンジスタの駆動力を小さくしておき、制御信号線を放電
するトランジスタの駆動力を十分大きくしておけば、制
御信号BRDY#を“L”に設定することができるが、
この場合、信号線に常時電流が流れるため、メモリシス
テムの電力消費が大きくなる。そこで、一般に、制御信
号線をプルアップ抵抗を用いて“H”に設定し、必要時
のみこの制御信号線を“L”にドライブする。この場
合、制御信号線の電位の上昇をプルアップ抵抗のみで行
なうと制御信号線の非活性状態への移行が遅くなる。こ
のため、図3および図4に示すように、制御信号を所定
期間のみ“H”の非活性状態にドライブする。以下この
制御信号出力回路の構成について説明する。
【0080】図6は、制御信号出力回路の原理的構成を
示す図である。図6においては、ローカルメモリイネー
ブル信号LME#を発生するための回路が一例として示
される。他の信号BRDY#およびKEN#を発生する
回路であってもよい。
示す図である。図6においては、ローカルメモリイネー
ブル信号LME#を発生するための回路が一例として示
される。他の信号BRDY#およびKEN#を発生する
回路であってもよい。
【0081】図6において、制御信号出力回路50は、
マスタクロックCLKとバーストラースト信号BLAS
T#と内部ローカルメモリイネーブル信号φDに従って
ドライブ信号φ1とφ2を発生するドライブ回路54
と、このドライブ回路54からのドライブ信号φ1およ
びφ2に従って出力端子60を駆動する駆動段52を含
む。出力端子60は、信号線45に接続される。信号線
45には、この信号線45を電源電位Vccレベルへプ
ルアップするためのプルアップ抵抗62が設けられる。
ドライブステージ52は、ドライブ信号φ1に応答して
導通し、出力端子60を接地電位レベルへ駆動する第1
のドライブ素子を構成するnチャネルMOSトランジス
タPDと、ドライブ信号φ2に応答して導通し、出力端
子60を電源電位レベルへドライブするための第2のド
ライブ素子としてのnチャネルMOSトランジスタPU
を含む。次にこの図6に示す制御信号出力回路の動作に
ついてその動作波形図である図7参照して説明する。
マスタクロックCLKとバーストラースト信号BLAS
T#と内部ローカルメモリイネーブル信号φDに従って
ドライブ信号φ1とφ2を発生するドライブ回路54
と、このドライブ回路54からのドライブ信号φ1およ
びφ2に従って出力端子60を駆動する駆動段52を含
む。出力端子60は、信号線45に接続される。信号線
45には、この信号線45を電源電位Vccレベルへプ
ルアップするためのプルアップ抵抗62が設けられる。
ドライブステージ52は、ドライブ信号φ1に応答して
導通し、出力端子60を接地電位レベルへ駆動する第1
のドライブ素子を構成するnチャネルMOSトランジス
タPDと、ドライブ信号φ2に応答して導通し、出力端
子60を電源電位レベルへドライブするための第2のド
ライブ素子としてのnチャネルMOSトランジスタPU
を含む。次にこの図6に示す制御信号出力回路の動作に
ついてその動作波形図である図7参照して説明する。
【0082】マスタクロックCLKの立上がりエッジで
アドレスステータス信号ADS#が“L”に設定される
と、CDRAMは選択状態とされる。この“L”のアド
レスステータス信号ADS#に従って、内部ローカルメ
モリイネーブル信号φDが発生される。ドライブ回路5
4は、この内部ローカルメモリイネーブル信号φDに応
答してドライブ信号φ1を“H”の活性状態へと駆動す
る。これにより、ドライブトランジスタPDが導通状態
となり、出力端子60は接地電位レベルへと放電され、
信号線45上のローカルメモリイネーブル信号LME#
が“L”の活性状態とされる。
アドレスステータス信号ADS#が“L”に設定される
と、CDRAMは選択状態とされる。この“L”のアド
レスステータス信号ADS#に従って、内部ローカルメ
モリイネーブル信号φDが発生される。ドライブ回路5
4は、この内部ローカルメモリイネーブル信号φDに応
答してドライブ信号φ1を“H”の活性状態へと駆動す
る。これにより、ドライブトランジスタPDが導通状態
となり、出力端子60は接地電位レベルへと放電され、
信号線45上のローカルメモリイネーブル信号LME#
が“L”の活性状態とされる。
【0083】CDRAMと外部処理装置としてのCPU
との間のデータ転送の完了を示すバーストラースト信号
BLAST#が“L”に設定されると、それに応答し
て、ドライブ回路54は、ドライブ信号φ1をリセット
し“L”に立下げる。これにより、第1のドライブトラ
ンジスタPDがオフ状態となる。ドライブ回路54はま
たこのとき、ドライブ信号φ2を所定期間“H”の活性
状態とする。これにより、出力端子60は第2のドライ
ブトランジスタPUを介して電源電位レベルにまで充電
される。ドライブ信号φ2はドライブ信号φ1の非活性
化をトリガとして活性状態とされる。したがって、ドラ
イブトランジスタPDおよびPUが同時に導通状態とは
ならず、このドライブステージ52における貫通が電流
生じない。またドライブ信号φ2は所定期間の間のみ活
性状態とされるため、その消費電力もごくわずかであ
る。
との間のデータ転送の完了を示すバーストラースト信号
BLAST#が“L”に設定されると、それに応答し
て、ドライブ回路54は、ドライブ信号φ1をリセット
し“L”に立下げる。これにより、第1のドライブトラ
ンジスタPDがオフ状態となる。ドライブ回路54はま
たこのとき、ドライブ信号φ2を所定期間“H”の活性
状態とする。これにより、出力端子60は第2のドライ
ブトランジスタPUを介して電源電位レベルにまで充電
される。ドライブ信号φ2はドライブ信号φ1の非活性
化をトリガとして活性状態とされる。したがって、ドラ
イブトランジスタPDおよびPUが同時に導通状態とは
ならず、このドライブステージ52における貫通が電流
生じない。またドライブ信号φ2は所定期間の間のみ活
性状態とされるため、その消費電力もごくわずかであ
る。
【0084】CDRAMはすべてマスタクロックCLK
の立上がりエッジをトリガとして動作しており、信号の
パラメータ(セットアップ時間およびホールド時間)も
このマスタクロックCLK立上がりエッジを基準として
設定される。したがって、ドライブ信号φ1およびφ2
は正確に導通状態を制御することができる。ドライブト
ランジスタPUが導通状態となる期間は、次のクロック
サイクルおけるローカルメモリイネーブル信号LME#
が“L”に設定される時間前に完了すればよい。このロ
ーカルメモリイネーブル信号LME#が選択時に活性状
態とされる時間はマスタクロックCLKの立上がりから
決定される。したがってこのドライブトランジスタPU
を導通状態とする時間を精密に設定することができ、メ
モリシステムにおける貫通電流(信号線45を介して
の)を確実に防止することができる。
の立上がりエッジをトリガとして動作しており、信号の
パラメータ(セットアップ時間およびホールド時間)も
このマスタクロックCLK立上がりエッジを基準として
設定される。したがって、ドライブ信号φ1およびφ2
は正確に導通状態を制御することができる。ドライブト
ランジスタPUが導通状態となる期間は、次のクロック
サイクルおけるローカルメモリイネーブル信号LME#
が“L”に設定される時間前に完了すればよい。このロ
ーカルメモリイネーブル信号LME#が選択時に活性状
態とされる時間はマスタクロックCLKの立上がりから
決定される。したがってこのドライブトランジスタPU
を導通状態とする時間を精密に設定することができ、メ
モリシステムにおける貫通電流(信号線45を介して
の)を確実に防止することができる。
【0085】図8は、制御信号出力回路のより具体的な
構成を示すブロック図である。図8において、制御信号
出力回路50は、内部ローカルメモリイネーブル信号φ
Dをイネーブル信号ODREに応答してラッチし、その
ラッチ結果に従ってドライブ信号φ1を出力するプルダ
ウンドライブ回路70と、第2のドライブ信号φ2の活
性/非活性をそれぞれ決定する信号ZPULおよびRS
THを発生するプルアップドライブ制御回路72と、プ
ルアップドライブ制御回路72からの制御信号ZPUL
およびRSTHに従ってドライブ信号φ2を活性/非活
性化するプルアップドライブ回路74と、イネーブル信
号ZENAとバーストラースト信号BLAST#に従っ
てドライブ信号φ1をリセットするリセット回路76を
含む。
構成を示すブロック図である。図8において、制御信号
出力回路50は、内部ローカルメモリイネーブル信号φ
Dをイネーブル信号ODREに応答してラッチし、その
ラッチ結果に従ってドライブ信号φ1を出力するプルダ
ウンドライブ回路70と、第2のドライブ信号φ2の活
性/非活性をそれぞれ決定する信号ZPULおよびRS
THを発生するプルアップドライブ制御回路72と、プ
ルアップドライブ制御回路72からの制御信号ZPUL
およびRSTHに従ってドライブ信号φ2を活性/非活
性化するプルアップドライブ回路74と、イネーブル信
号ZENAとバーストラースト信号BLAST#に従っ
てドライブ信号φ1をリセットするリセット回路76を
含む。
【0086】プルダウンドライブ回路70は、信号OD
REが“H”の活性状態となったとき内部ローカルメモ
リイネーブル信号φDに従ってドライブ信号φ1を活性
化する。
REが“H”の活性状態となったとき内部ローカルメモ
リイネーブル信号φDに従ってドライブ信号φ1を活性
化する。
【0087】プルアップドライブ制御回路72は、プル
ダウンドライブ回路70の内部信号ZDD(ドライブ信
号φ1に対応)を信号ODREに従ってその状態を判定
してドライブ信号φ1が活性状態とされたと判定したと
きにイネーブルされ、バーストラースト信号BLAST
#に基づいてゲート回路78から発生される信号ZBL
ASTとイネーブル信号ZENAがともに活性状態のと
きに所定期間活性状態となるプルアップ指示信号ZPU
Lを発生する。プルアップドライブ制御回路72は、ま
たこのプルアップドライブ回路74の内部信号OGに従
ってドライブ信号φ2が活性状態とされてから所定時間
経過後にプルアップドライブ回路74の内部信号OGに
従ってリセット信号RSTHを発生する。したがって、
ドライブ信号φ2が活性状態となる期間はこのプルアッ
プドライブ制御回路72により、正確に決定されてお
り、所望の期間のみ確実にドライブトランジスタPUを
導通状態として出力端子60を電源電位レベルへ充電す
ることができる。
ダウンドライブ回路70の内部信号ZDD(ドライブ信
号φ1に対応)を信号ODREに従ってその状態を判定
してドライブ信号φ1が活性状態とされたと判定したと
きにイネーブルされ、バーストラースト信号BLAST
#に基づいてゲート回路78から発生される信号ZBL
ASTとイネーブル信号ZENAがともに活性状態のと
きに所定期間活性状態となるプルアップ指示信号ZPU
Lを発生する。プルアップドライブ制御回路72は、ま
たこのプルアップドライブ回路74の内部信号OGに従
ってドライブ信号φ2が活性状態とされてから所定時間
経過後にプルアップドライブ回路74の内部信号OGに
従ってリセット信号RSTHを発生する。したがって、
ドライブ信号φ2が活性状態となる期間はこのプルアッ
プドライブ制御回路72により、正確に決定されてお
り、所望の期間のみ確実にドライブトランジスタPUを
導通状態として出力端子60を電源電位レベルへ充電す
ることができる。
【0088】ゲート回路78は、遅延回路であってもよ
く、またマスタクロックCLKに従ってバーストラース
ト信号BLAST#をラッチし、内部信号ZBLAST
を発生するラッチ回路の構成を備えてもよい。信号ZB
LASTがバーストラースト信号BLAST#より遅い
タイミングで発生されればよい。
く、またマスタクロックCLKに従ってバーストラース
ト信号BLAST#をラッチし、内部信号ZBLAST
を発生するラッチ回路の構成を備えてもよい。信号ZB
LASTがバーストラースト信号BLAST#より遅い
タイミングで発生されればよい。
【0089】リセット回路76は、イネーブル信号ZE
NAが活性状態のときにイネーブルされ、バーストラー
スト信号BLAST#に従ってプルダウンドライブ回路
70の出力するドライブ信号φ1を非活性状態とする。
プルアップドライブ制御回路72は信号ZBLASTに
応答して動作し、リセット回路76はバーストラースト
信号BLAST#に従って動作している。したがって、
ドライブ信号φ1が非活性状態とされた後にドライブ信
号φ2を活性状態とすることができ、ドライブトランジ
スタPUおよびPDがともに導通状態となるのを確実に
防止することができる。
NAが活性状態のときにイネーブルされ、バーストラー
スト信号BLAST#に従ってプルダウンドライブ回路
70の出力するドライブ信号φ1を非活性状態とする。
プルアップドライブ制御回路72は信号ZBLASTに
応答して動作し、リセット回路76はバーストラースト
信号BLAST#に従って動作している。したがって、
ドライブ信号φ1が非活性状態とされた後にドライブ信
号φ2を活性状態とすることができ、ドライブトランジ
スタPUおよびPDがともに導通状態となるのを確実に
防止することができる。
【0090】ラッチ信号ODREは、ラッチ信号発生回
路80からアドレスステータス信号ADS#に従って発
生される。内部ローカルメモリイネーブル信号φDは内
部LME発生回路82からアドレスステータス信号AD
S#に従って発生される。イネーブル信号発生回路84
は、データホールド信号DH#に従ってイネーブル信号
ZENAを発生する。これらの信号発生回路80、82
および84は、マスタクロックCLKに従って与えられ
た信号を取込み、所定の処理を施して各内部信号を発生
する。
路80からアドレスステータス信号ADS#に従って発
生される。内部ローカルメモリイネーブル信号φDは内
部LME発生回路82からアドレスステータス信号AD
S#に従って発生される。イネーブル信号発生回路84
は、データホールド信号DH#に従ってイネーブル信号
ZENAを発生する。これらの信号発生回路80、82
および84は、マスタクロックCLKに従って与えられ
た信号を取込み、所定の処理を施して各内部信号を発生
する。
【0091】図9は、ラッチ信号発生回路80の動作を
示す信号波形図である。図9に示すようにラッチ信号発
生回路80は、マスタクロックCLKの立上がりエッジ
でアドレスステータス信号ADS#を取込み、次のマス
タクロックCLKの次の立上がりエッジまでその取込ん
だ状態を保持する。すなわちマスタクロックCLKの立
上がりエッジでアドレスステータス信号ADS#が
“L”にあれば、そのクロックサイクルの間ラッチ信号
ODREは“H”とされる。このラッチ信号発生回路8
0の構成は、マスタクロックCLKとアドレスステータ
ス信号ADS#をゲート処理し、このゲート処理された
信号をセット信号としてセット/フリップフロップのセ
ット入力へ与える構成が利用されればよい。
示す信号波形図である。図9に示すようにラッチ信号発
生回路80は、マスタクロックCLKの立上がりエッジ
でアドレスステータス信号ADS#を取込み、次のマス
タクロックCLKの次の立上がりエッジまでその取込ん
だ状態を保持する。すなわちマスタクロックCLKの立
上がりエッジでアドレスステータス信号ADS#が
“L”にあれば、そのクロックサイクルの間ラッチ信号
ODREは“H”とされる。このラッチ信号発生回路8
0の構成は、マスタクロックCLKとアドレスステータ
ス信号ADS#をゲート処理し、このゲート処理された
信号をセット信号としてセット/フリップフロップのセ
ット入力へ与える構成が利用されればよい。
【0092】図10は、図8に示すイネーブル信号発生
回路84の動作を示す信号波形図である。図8に示すよ
うに、イネーブル信号発生回路84は、マスタクロック
CLKの立上がりエッジでデータホールド信号DH#が
“L”にあれば、イネーブル信号ZENAを“H”とす
る。ホールド信号DH#は、出力バッファを制御する信
号である。このデータホールド信号DH#が“L”のと
きには、データが持続的に次のクロックサイクルにおい
ても出力される。この場合には、バーストラースト信号
BLAST#が活性状態とされても次のサイクルにおい
てもCDRAMは選択状態にあるため、出力制御回路す
なわちプルアップドライブ制御回路72およびリセット
回路76の動作を禁止する必要がある。したがって、こ
の間イネーブル信号ZENAは非活性状態の“H”とさ
れる。マスタクロックCLKの立上がりエッジでデータ
ホールド信号DH#が“H”に設定されると、所定の処
理(図10において□で示す)が施された後、イネーブ
ル信号ZENAは“L”に設定される。データホールド
サイクル終了時に様々な必要とされる処理を行なった後
にローカルメモリイネーブル信号LME#を非活性化す
る必要がある。この必要とされる処理を図10における
□が示す。図10においては、このデータホールド信号
DH#がマスタクロックCLKの立上りエッジで“H”
に設定されているとイネーブル信号ZENAは活性状態
の“L”にある。
回路84の動作を示す信号波形図である。図8に示すよ
うに、イネーブル信号発生回路84は、マスタクロック
CLKの立上がりエッジでデータホールド信号DH#が
“L”にあれば、イネーブル信号ZENAを“H”とす
る。ホールド信号DH#は、出力バッファを制御する信
号である。このデータホールド信号DH#が“L”のと
きには、データが持続的に次のクロックサイクルにおい
ても出力される。この場合には、バーストラースト信号
BLAST#が活性状態とされても次のサイクルにおい
てもCDRAMは選択状態にあるため、出力制御回路す
なわちプルアップドライブ制御回路72およびリセット
回路76の動作を禁止する必要がある。したがって、こ
の間イネーブル信号ZENAは非活性状態の“H”とさ
れる。マスタクロックCLKの立上がりエッジでデータ
ホールド信号DH#が“H”に設定されると、所定の処
理(図10において□で示す)が施された後、イネーブ
ル信号ZENAは“L”に設定される。データホールド
サイクル終了時に様々な必要とされる処理を行なった後
にローカルメモリイネーブル信号LME#を非活性化す
る必要がある。この必要とされる処理を図10における
□が示す。図10においては、このデータホールド信号
DH#がマスタクロックCLKの立上りエッジで“H”
に設定されているとイネーブル信号ZENAは活性状態
の“L”にある。
【0093】図11は、図8に示す内部LME発生回路
82の動作を示す信号波形図である。図11に示すよう
に、アドレスステータス信号ADS#がマスタクロック
CLKの立上がりエッジで“L”に設定されると、この
CDRAMは外部信号およびアドレス信号の取込みを実
行する。すなわちこのCDRAMへアクセスが要求され
る。この場合には、所定の処理が施された後に内部ロー
カルメモリイネーブル信号φDが所定期間活性状態とさ
れる。内部ローカルメモリイネーブル信号φDは1クロ
ックサイクルの間においてのみ発生される。プルダウン
ドライブ回路70はこの信号φDをリセット回路76に
よりリセット状態とされるまでラッチし続けドライブ信
号φ1を活性状態とする。
82の動作を示す信号波形図である。図11に示すよう
に、アドレスステータス信号ADS#がマスタクロック
CLKの立上がりエッジで“L”に設定されると、この
CDRAMは外部信号およびアドレス信号の取込みを実
行する。すなわちこのCDRAMへアクセスが要求され
る。この場合には、所定の処理が施された後に内部ロー
カルメモリイネーブル信号φDが所定期間活性状態とさ
れる。内部ローカルメモリイネーブル信号φDは1クロ
ックサイクルの間においてのみ発生される。プルダウン
ドライブ回路70はこの信号φDをリセット回路76に
よりリセット状態とされるまでラッチし続けドライブ信
号φ1を活性状態とする。
【0094】図12は、図8に示すプルアップドライブ
回路、プルダウンドライブ回路およびリセット回路の具
体的構成を示す図である。図12において、プルダウン
ドライブ回路70は、ラッチ信号ODREに応答して内
部ローカルイネーブル信号φDを通過させるトランスミ
ッションゲート101と、このトランスミッションゲー
ト101を介して伝達された信号ZDDをラッチするイ
ンバータ回路102および103と、信号ZDDを所定
時間遅延させてドライブ信号φ1を発生するバッファ回
路105を含む。バッファ回路105は、一例として4
段の縦続接続されたインバータ回路105a〜105d
を含む。トランスミッションゲート101は、ラッチ信
号ODREが“H”のとき導通状態となり、内部ローカ
ルイネーブル信号φDを通過させる。信号ODREが
“L”となると、トランスミッションゲート101が非
導通状態とされ、このプルダウンドライブ回路70は、
ローカルメモリイネーブル信号φDをラッチした状態と
なる。このプルダウンドライブ回路70は、したがって
ラッチ信号ODREが“H”のときに内部ローカルイネ
ーブル信号φDが“H”となったとき、バッファ回路1
05を介してドライブ信号φ1を発生し、プルダウント
ランジスタPDを導通状態とする。
回路、プルダウンドライブ回路およびリセット回路の具
体的構成を示す図である。図12において、プルダウン
ドライブ回路70は、ラッチ信号ODREに応答して内
部ローカルイネーブル信号φDを通過させるトランスミ
ッションゲート101と、このトランスミッションゲー
ト101を介して伝達された信号ZDDをラッチするイ
ンバータ回路102および103と、信号ZDDを所定
時間遅延させてドライブ信号φ1を発生するバッファ回
路105を含む。バッファ回路105は、一例として4
段の縦続接続されたインバータ回路105a〜105d
を含む。トランスミッションゲート101は、ラッチ信
号ODREが“H”のとき導通状態となり、内部ローカ
ルイネーブル信号φDを通過させる。信号ODREが
“L”となると、トランスミッションゲート101が非
導通状態とされ、このプルダウンドライブ回路70は、
ローカルメモリイネーブル信号φDをラッチした状態と
なる。このプルダウンドライブ回路70は、したがって
ラッチ信号ODREが“H”のときに内部ローカルイネ
ーブル信号φDが“H”となったとき、バッファ回路1
05を介してドライブ信号φ1を発生し、プルダウント
ランジスタPDを導通状態とする。
【0095】リセット回路76は、信号BLAST#お
よびZENAを受ける2入力NOR回路104と、NO
R回路104の出力をゲートに受けるnチャネルMOS
トランジスタN1と、マスタクロックCLKをゲートに
受けるnチャネルMOSトランジスタN2を含む。トラ
ンジスタN1およびN2は、ノード108と接地電位ノ
ードとの間に直列に接続される。信号BLAST#が
“L”の活性状態となりかつイネーブル信号ZENAが
“L”の活性状態となったときにNOR回路104の出
力が“H”となる。この状態において、マスタクロック
CLKが“H”となると、トランジスタN1およびN2
がともに導通し、ノード108は接地電位レベルへ放電
される。これにより、信号ZDDが非活性状態へリセッ
トされ、ドライブ信号φ1も応じてリセットされる。N
OR回路104はMOSトランジスタN1を駆動してい
るだけであり、またマスタクロックCLKはMOSトラ
ンジスタN2のゲートへ与えられている。したがってN
OR回路104は大きな駆動力を何ら必要とされず、小
占有面積で形成することができる。またマスタクロック
CLKを発生する回路(これは通常内部クロック発生回
路から発生される)もMOSトランジスタ1個を駆動す
る能力が要求されるだけであり、大きな駆動力は必要と
されず、リセット回路76を駆動するための回路の消費
電力を低減することができるとともにこれらの回路の面
積を小さくすることができる。
よびZENAを受ける2入力NOR回路104と、NO
R回路104の出力をゲートに受けるnチャネルMOS
トランジスタN1と、マスタクロックCLKをゲートに
受けるnチャネルMOSトランジスタN2を含む。トラ
ンジスタN1およびN2は、ノード108と接地電位ノ
ードとの間に直列に接続される。信号BLAST#が
“L”の活性状態となりかつイネーブル信号ZENAが
“L”の活性状態となったときにNOR回路104の出
力が“H”となる。この状態において、マスタクロック
CLKが“H”となると、トランジスタN1およびN2
がともに導通し、ノード108は接地電位レベルへ放電
される。これにより、信号ZDDが非活性状態へリセッ
トされ、ドライブ信号φ1も応じてリセットされる。N
OR回路104はMOSトランジスタN1を駆動してい
るだけであり、またマスタクロックCLKはMOSトラ
ンジスタN2のゲートへ与えられている。したがってN
OR回路104は大きな駆動力を何ら必要とされず、小
占有面積で形成することができる。またマスタクロック
CLKを発生する回路(これは通常内部クロック発生回
路から発生される)もMOSトランジスタ1個を駆動す
る能力が要求されるだけであり、大きな駆動力は必要と
されず、リセット回路76を駆動するための回路の消費
電力を低減することができるとともにこれらの回路の面
積を小さくすることができる。
【0096】またドライブ信号φ1のリセットタイミン
グはマスタクロックCLKとバーストラースト信号BL
AST#のタイミング関係により決定され、このバース
トラースト信号BLAST#のパラメータ(セットアッ
プ時間およびホールド時間)はマスタクロックCLKの
立上がりエッジを基準として設定されており、正確なタ
イミングでドライブ信号ZDDおよびφ1を非活性状態
とすることができる。
グはマスタクロックCLKとバーストラースト信号BL
AST#のタイミング関係により決定され、このバース
トラースト信号BLAST#のパラメータ(セットアッ
プ時間およびホールド時間)はマスタクロックCLKの
立上がりエッジを基準として設定されており、正確なタ
イミングでドライブ信号ZDDおよびφ1を非活性状態
とすることができる。
【0097】プルアップドライブ回路74は、プルアッ
プ指示信号ZPULが“L”のときに導通してノード1
06を電源電位レベルへ充電するpチャネルMOSトラ
ンジスタP1と、リセット指示信号RSTHが“H”の
ときに導通し、ノード106を接地電位レベルへ放電す
るnチャネルMOSトランジスタN3と、ノード106
上の電位をラッチするためのインバータ回路109およ
び110と、ノード106上の信号DDを電源電圧Vc
cよりも高い電圧レベルVppレベルに変換してドライ
ブ信号φ2を生成する昇圧回路111を含む。
プ指示信号ZPULが“L”のときに導通してノード1
06を電源電位レベルへ充電するpチャネルMOSトラ
ンジスタP1と、リセット指示信号RSTHが“H”の
ときに導通し、ノード106を接地電位レベルへ放電す
るnチャネルMOSトランジスタN3と、ノード106
上の電位をラッチするためのインバータ回路109およ
び110と、ノード106上の信号DDを電源電圧Vc
cよりも高い電圧レベルVppレベルに変換してドライ
ブ信号φ2を生成する昇圧回路111を含む。
【0098】昇圧回路111は、ノード106上の信号
DDを反転するインバータ回路IV1と、インバータ回
路IV1の出力信号を反転して制御信号OGを発生する
インバータ回路IV2と、インバータ回路IV1の出力
信号が“H”のときに導通してノード108を接地電位
レベルへ放電するnチャネルMOSトランジスタNT1
と、インバータ回路IV2の出力信号OGが“H”のと
きに導通してノード107を接地電位レベルへ放電する
nチャネルMOSトランジスタNT2と、ノード108
上の信号電位が“L”のときに導通し、ノード107を
昇圧レベルVppレベルに充電するpチャネルMOSト
ランジスタPT2と、ノード107上の信号電位が
“L”のときに導通し、ノード108を昇圧電圧Vpp
レベルに充電するpチャネルMOSトランジスタPT1
と、昇圧電位Vpp供給ノードと接地電位ノードとの間
に相補的に接続されるpチャネルMOSトランジスタP
T3およびnチャネルMOSトランジスタNT3を含
む。このトランジスタPT3およびNT3はノード10
7上の信号電位が“L”のときに昇圧電圧Vppレベル
のドライブ信号φ2を発生する。
DDを反転するインバータ回路IV1と、インバータ回
路IV1の出力信号を反転して制御信号OGを発生する
インバータ回路IV2と、インバータ回路IV1の出力
信号が“H”のときに導通してノード108を接地電位
レベルへ放電するnチャネルMOSトランジスタNT1
と、インバータ回路IV2の出力信号OGが“H”のと
きに導通してノード107を接地電位レベルへ放電する
nチャネルMOSトランジスタNT2と、ノード108
上の信号電位が“L”のときに導通し、ノード107を
昇圧レベルVppレベルに充電するpチャネルMOSト
ランジスタPT2と、ノード107上の信号電位が
“L”のときに導通し、ノード108を昇圧電圧Vpp
レベルに充電するpチャネルMOSトランジスタPT1
と、昇圧電位Vpp供給ノードと接地電位ノードとの間
に相補的に接続されるpチャネルMOSトランジスタP
T3およびnチャネルMOSトランジスタNT3を含
む。このトランジスタPT3およびNT3はノード10
7上の信号電位が“L”のときに昇圧電圧Vppレベル
のドライブ信号φ2を発生する。
【0099】トランジスタP1は、ノード106を充電
する能力が要求されるだけである。このノード106上
の信号電位の保持はインバータ回路109および110
により実行される。同様にトランジスタN3は、ノード
106を接地電位レベルへ放電する能力が要求されるだ
けである。ドライブ信号DDの発生はインバータ回路1
09および110により実行される。したがって、トラ
ンジスタP1およびN3の駆動力は比較的小さくするこ
とができ、このトランジスタP1およびN3を駆動する
信号ZPULおよびRSTHを発生する回路の駆動力を
小さくすることができる。またインバータ回路109お
よび110のラッチ能力はトランジスタP1およびN3
導通時にノード106上の信号電位が高速で変化するよ
うに小さくされるため、これらのプルアップドライブ回
路74の占有面積を小さくすることができる。
する能力が要求されるだけである。このノード106上
の信号電位の保持はインバータ回路109および110
により実行される。同様にトランジスタN3は、ノード
106を接地電位レベルへ放電する能力が要求されるだ
けである。ドライブ信号DDの発生はインバータ回路1
09および110により実行される。したがって、トラ
ンジスタP1およびN3の駆動力は比較的小さくするこ
とができ、このトランジスタP1およびN3を駆動する
信号ZPULおよびRSTHを発生する回路の駆動力を
小さくすることができる。またインバータ回路109お
よび110のラッチ能力はトランジスタP1およびN3
導通時にノード106上の信号電位が高速で変化するよ
うに小さくされるため、これらのプルアップドライブ回
路74の占有面積を小さくすることができる。
【0100】昇圧回路111において、ノード107お
よび108の電位を差動的に増幅するpチャネルMOS
トランジスタPT1およびPT2を利用することにより
高速でドライブ信号φ2を昇圧電圧Vppレベルにまで
昇圧することができる。ドライブ信号φ2を昇圧電圧V
ppレベルにまで昇圧するのは、ドライブトランジスタ
PUにおけるしきい値電圧損失を防止し、出力端子60
を高速で電源電位Vccレベルにまで駆動するためであ
る。
よび108の電位を差動的に増幅するpチャネルMOS
トランジスタPT1およびPT2を利用することにより
高速でドライブ信号φ2を昇圧電圧Vppレベルにまで
昇圧することができる。ドライブ信号φ2を昇圧電圧V
ppレベルにまで昇圧するのは、ドライブトランジスタ
PUにおけるしきい値電圧損失を防止し、出力端子60
を高速で電源電位Vccレベルにまで駆動するためであ
る。
【0101】プルアップ指示信号ZPULが発生される
と、トランジスタP1が導通してノード106上の電位
が“H”となり、インバータ回路IV1の出力信号が
“L”となり、また信号OGが“H”となる。これによ
り、ノード107がトランジスタNT2を介して放電さ
れてその電位が低下し、トランジスタPT1が導通し
て、ノード108の電位レベルが昇圧電圧Vppレベル
にまで昇圧され、トランジスタPT2が非導通状態とな
る。これにより、ノード107が接地電位レベルにまで
高速で放電され、ドライブ信号φ2が“H”となり、ド
ライブトランジスタPUが導通状態となる。
と、トランジスタP1が導通してノード106上の電位
が“H”となり、インバータ回路IV1の出力信号が
“L”となり、また信号OGが“H”となる。これによ
り、ノード107がトランジスタNT2を介して放電さ
れてその電位が低下し、トランジスタPT1が導通し
て、ノード108の電位レベルが昇圧電圧Vppレベル
にまで昇圧され、トランジスタPT2が非導通状態とな
る。これにより、ノード107が接地電位レベルにまで
高速で放電され、ドライブ信号φ2が“H”となり、ド
ライブトランジスタPUが導通状態となる。
【0102】リセット信号RSTHが“H”となると、
ノード106の電位が“L”となる。これにより先の動
作と逆に、ノード107の電位が“H”(昇圧電圧Vp
pレベル)となり、ドライブ信号φ2が接地電位レベル
の“L”となる。
ノード106の電位が“L”となる。これにより先の動
作と逆に、ノード107の電位が“H”(昇圧電圧Vp
pレベル)となり、ドライブ信号φ2が接地電位レベル
の“L”となる。
【0103】図13は、図18に示すプルアップドライ
ブ制御回路の具体的構成を示す図である。図13におい
て、プルアップドライブ回路72は、信号ZDD(図1
2に示すドライブ信号)とラッチ信号ODREを受ける
NAND回路151と、NAND回路151の出力信号
に従ってリセットされ、プルアップ指示信号ZPULに
応答してセットされるNAND型フリップフロップ15
2を含む。このフリップフロップ152は、プルアップ
指示信号ZPULを一方入力に受けるNAND回路15
2bと、NAND回路151の出力信号を一方入力に受
けるNAND回路152aを含む。NAND回路152
aおよび152bの出力はそれぞれの他方入力と交差結
合される。プルアップドライブ制御回路72はさらに、
NAND回路152bの出力信号を反転するインバータ
回路154と、信号ZBLASTおよびZENAに従っ
てセットされ、インバータ回路154の出力信号とマス
タクロックCLKに従ってリセットされるフリップフロ
ップ156を含む。このフリップフロップ156は、3
入力NAND回路156aと、3入力複合ゲート156
bを含む。複合ゲート156bは信号ZBLASTおよ
びZENAを受けるNORゲートと、このNORゲート
の出力信号とNAND回路156aの出力信号を受ける
NANDゲートを含む。
ブ制御回路の具体的構成を示す図である。図13におい
て、プルアップドライブ回路72は、信号ZDD(図1
2に示すドライブ信号)とラッチ信号ODREを受ける
NAND回路151と、NAND回路151の出力信号
に従ってリセットされ、プルアップ指示信号ZPULに
応答してセットされるNAND型フリップフロップ15
2を含む。このフリップフロップ152は、プルアップ
指示信号ZPULを一方入力に受けるNAND回路15
2bと、NAND回路151の出力信号を一方入力に受
けるNAND回路152aを含む。NAND回路152
aおよび152bの出力はそれぞれの他方入力と交差結
合される。プルアップドライブ制御回路72はさらに、
NAND回路152bの出力信号を反転するインバータ
回路154と、信号ZBLASTおよびZENAに従っ
てセットされ、インバータ回路154の出力信号とマス
タクロックCLKに従ってリセットされるフリップフロ
ップ156を含む。このフリップフロップ156は、3
入力NAND回路156aと、3入力複合ゲート156
bを含む。複合ゲート156bは信号ZBLASTおよ
びZENAを受けるNORゲートと、このNORゲート
の出力信号とNAND回路156aの出力信号を受ける
NANDゲートを含む。
【0104】プルアップドライブ制御回路72は、さら
に、NAND回路156aの出力信号が“L”のとき導
通し、ノード157を電源電圧レベルへ充電するpチャ
ネルMOSトランジスタP5と、このノード157上の
信号電位を反転してプルアップ指示信号ZPULを発生
するインバータ回路160と、インバータ回路160の
出力信号を反転してノード157上へ伝達するインバー
タ回路161と、プルアップ指示信号ZPULを反転す
るインバータ回路155と、インバータ回路155の出
力信号と出力制御信号OG(ドライブ信号φ2に対応)
を受けるNAND回路158と、NAND回路158の
出力信号を所定時間遅延させる偶数のインバータ回路で
構成される遅延段162と、遅延段162の出力信号を
反転するインバータ回路159と、インバータ回路15
9の出力信号が“H”のときにノード157を接地電位
レベルへ放電するnチャネルMOSトランジスタN5を
含む。このプルアップ指示信号発生回路の構成において
も、トランジスタP5およびN5によりプルアップ指示
信号ZPULが所定期間発生されている。したがって、
この回路の構成要素の駆動力は小さくてすみ、高速でか
つ小占有面積で動作するプルアップ指示信号発生系を形
成することができる。
に、NAND回路156aの出力信号が“L”のとき導
通し、ノード157を電源電圧レベルへ充電するpチャ
ネルMOSトランジスタP5と、このノード157上の
信号電位を反転してプルアップ指示信号ZPULを発生
するインバータ回路160と、インバータ回路160の
出力信号を反転してノード157上へ伝達するインバー
タ回路161と、プルアップ指示信号ZPULを反転す
るインバータ回路155と、インバータ回路155の出
力信号と出力制御信号OG(ドライブ信号φ2に対応)
を受けるNAND回路158と、NAND回路158の
出力信号を所定時間遅延させる偶数のインバータ回路で
構成される遅延段162と、遅延段162の出力信号を
反転するインバータ回路159と、インバータ回路15
9の出力信号が“H”のときにノード157を接地電位
レベルへ放電するnチャネルMOSトランジスタN5を
含む。このプルアップ指示信号発生回路の構成において
も、トランジスタP5およびN5によりプルアップ指示
信号ZPULが所定期間発生されている。したがって、
この回路の構成要素の駆動力は小さくてすみ、高速でか
つ小占有面積で動作するプルアップ指示信号発生系を形
成することができる。
【0105】プルアップドライブ制御回路72はさら
に、出力制御信号OGとプルアップ指示信号ZPULを
受けるNAND回路163と、NAND回路163の出
力信号を反転するインバータ回路164と、インバータ
回路164の出力信号を所定時間遅延させる偶数のイン
バータ回路を含む遅延段167と、遅延段167の出力
信号とインバータ回路164の出力信号とを受けるNA
ND回路165と、NAND回路165の出力信号を反
転するインバータ回路166を含む。インバータ回路1
66からリセット指示信号RSTHが発生される。
に、出力制御信号OGとプルアップ指示信号ZPULを
受けるNAND回路163と、NAND回路163の出
力信号を反転するインバータ回路164と、インバータ
回路164の出力信号を所定時間遅延させる偶数のイン
バータ回路を含む遅延段167と、遅延段167の出力
信号とインバータ回路164の出力信号とを受けるNA
ND回路165と、NAND回路165の出力信号を反
転するインバータ回路166を含む。インバータ回路1
66からリセット指示信号RSTHが発生される。
【0106】NAND回路151は、信号ZDDおよび
ODREがともに“H”のときに“L”の信号を出力す
る。すなわちこのNAND回路151は、内部ローカル
メモリイネーブル信号φDおよび信号ODREがともに
活性状態のときに“L”の信号を出力する。この状態
は、ドライブ信号φ1が活性状態となるときである。し
たがって、NAND回路151は、ローカルメモリイネ
ーブル信号LME#が活性状態とされたことを判別する
機能を備える。NAND回路152aは、NAND回路
151の出力信号が“L”となると“H”の信号を出力
する。これにより、NAND回路152bは、信号ZP
ULが“H”の非活性状態にあるため、“L”の信号を
出力する。フリップフロップ152がリセット状態とさ
れ、インバータ回路154の出力信号が“H”となる。
ODREがともに“H”のときに“L”の信号を出力す
る。すなわちこのNAND回路151は、内部ローカル
メモリイネーブル信号φDおよび信号ODREがともに
活性状態のときに“L”の信号を出力する。この状態
は、ドライブ信号φ1が活性状態となるときである。し
たがって、NAND回路151は、ローカルメモリイネ
ーブル信号LME#が活性状態とされたことを判別する
機能を備える。NAND回路152aは、NAND回路
151の出力信号が“L”となると“H”の信号を出力
する。これにより、NAND回路152bは、信号ZP
ULが“H”の非活性状態にあるため、“L”の信号を
出力する。フリップフロップ152がリセット状態とさ
れ、インバータ回路154の出力信号が“H”となる。
【0107】信号ZBLASTおよびZENAが“L”
となると、複合ゲート156bの出力信号が“H”とな
る。したがって、マスタクロックCLKが“H”となる
と、NAND回路156aの出力信号が“L”となり、
pチャネルMOSトランジスタP5が導通し、ノード1
57の電位が上昇し、インバータ回路160からのプル
アップ指示信号ZPULが“H”となる。このプルアッ
プ指示信号ZPULが“H”となると、フリップフロッ
プ152がセットされて、NAND回路152bの出力
信号が“L”となる。NAND回路161の出力信号は
既に“H”に立上がっているものの、NOR回路152
aの出力信号は“H”の状態を維持しているためであ
る。インバータ回路154からの“L”の出力信号に従
って、フリップフロップ156がリセットされてNAN
D回路166aの出力信号が“H”となり、pチャネル
MOトランジスタP5が非導通状態となる。pチャネル
MOSトランジスタP5が導通状態とされる時間は、こ
のフリップフロップ152、インバータ回路154およ
びフリップフロップ156が有する遅延時間により決定
される。これにより必要最小限の期間のみpチャネルM
OSトランジスタP5を導通状態とすることができ、消
費電流を低減することができる。
となると、複合ゲート156bの出力信号が“H”とな
る。したがって、マスタクロックCLKが“H”となる
と、NAND回路156aの出力信号が“L”となり、
pチャネルMOSトランジスタP5が導通し、ノード1
57の電位が上昇し、インバータ回路160からのプル
アップ指示信号ZPULが“H”となる。このプルアッ
プ指示信号ZPULが“H”となると、フリップフロッ
プ152がセットされて、NAND回路152bの出力
信号が“L”となる。NAND回路161の出力信号は
既に“H”に立上がっているものの、NOR回路152
aの出力信号は“H”の状態を維持しているためであ
る。インバータ回路154からの“L”の出力信号に従
って、フリップフロップ156がリセットされてNAN
D回路166aの出力信号が“H”となり、pチャネル
MOトランジスタP5が非導通状態となる。pチャネル
MOSトランジスタP5が導通状態とされる時間は、こ
のフリップフロップ152、インバータ回路154およ
びフリップフロップ156が有する遅延時間により決定
される。これにより必要最小限の期間のみpチャネルM
OSトランジスタP5を導通状態とすることができ、消
費電流を低減することができる。
【0108】プルアップ指示信号ZPULに従って出力
制御信号OGが“H”となると、NAND回路158の
出力信号が“L”となる(インバータ回路155の出力
信号は“H”)。したがって、インバータ回路159の
出力信号が遅延段162が有する遅延時間を経過した後
“H”となり、nチャネルMOトランジスタN5が導通
し、ノード157を電位を“L”へ放電する。これによ
りプルアップ指示信号ZPULが非活性状態の“H”と
なる。この構成においても、またトランジスタP5およ
びN5はノード157を駆動する能力が要求されるだけ
であり、その駆動能力は十分小さくすることができると
ともに、インバータ回路160および161の機能によ
り、高速でプルアップ指示信号ZPULを活性/非活性
化することができる。またpチャネルMOSトランジス
タP5の導通するタイミングは、信号ZBLASTによ
り決定される(信号ZENAは活性状態の“L”にあ
る)。この信号ZBLASTは、信号BLAST#より
も遅いタイミングて活性状態とされる。したがって、ド
ライブ信号φ1が非活性状態とされてからpチャネルM
OSトランジスタP5を導通状態としてプルアップ指示
信号ZPULを活性状態とすることができる。プルアッ
プ指示信号が非活性状態とされても、図12に示すよう
に、インバータ回路109および110により、プルア
ップドライブ回路74においてプルアップドライブ信号
DD、OGおよびφ2は活性状態を維持している。出力
制御信号OGが“H”となり、またプルアップ指示信号
ZPULが非活性状態の“H”となると、インバータ回
路164の出力信号が“H”となり、遅延段167が有
する遅延時間が経過した後、インバータ回路166から
リセット信号RSTHが発生される。このリセット信号
RSTHにより出力制御信号OGが“L”となると、イ
ンバータ回路164の出力信号が“L”となり、応じて
リセット信号RSTHも“L”の非活性状態となる。す
なわち、出力制御信号OGが“L”の非活性状態となっ
た後にリセット信号RSTHを非活性状態とすることに
より、確実にドライブ信号φ2を非活性状態とすること
ができ、一定期間の間のみドライブトランジスタPUを
導通状態として出力端子60を高速で電源電位Vccレ
ベルへ充電することができる。
制御信号OGが“H”となると、NAND回路158の
出力信号が“L”となる(インバータ回路155の出力
信号は“H”)。したがって、インバータ回路159の
出力信号が遅延段162が有する遅延時間を経過した後
“H”となり、nチャネルMOトランジスタN5が導通
し、ノード157を電位を“L”へ放電する。これによ
りプルアップ指示信号ZPULが非活性状態の“H”と
なる。この構成においても、またトランジスタP5およ
びN5はノード157を駆動する能力が要求されるだけ
であり、その駆動能力は十分小さくすることができると
ともに、インバータ回路160および161の機能によ
り、高速でプルアップ指示信号ZPULを活性/非活性
化することができる。またpチャネルMOSトランジス
タP5の導通するタイミングは、信号ZBLASTによ
り決定される(信号ZENAは活性状態の“L”にあ
る)。この信号ZBLASTは、信号BLAST#より
も遅いタイミングて活性状態とされる。したがって、ド
ライブ信号φ1が非活性状態とされてからpチャネルM
OSトランジスタP5を導通状態としてプルアップ指示
信号ZPULを活性状態とすることができる。プルアッ
プ指示信号が非活性状態とされても、図12に示すよう
に、インバータ回路109および110により、プルア
ップドライブ回路74においてプルアップドライブ信号
DD、OGおよびφ2は活性状態を維持している。出力
制御信号OGが“H”となり、またプルアップ指示信号
ZPULが非活性状態の“H”となると、インバータ回
路164の出力信号が“H”となり、遅延段167が有
する遅延時間が経過した後、インバータ回路166から
リセット信号RSTHが発生される。このリセット信号
RSTHにより出力制御信号OGが“L”となると、イ
ンバータ回路164の出力信号が“L”となり、応じて
リセット信号RSTHも“L”の非活性状態となる。す
なわち、出力制御信号OGが“L”の非活性状態となっ
た後にリセット信号RSTHを非活性状態とすることに
より、確実にドライブ信号φ2を非活性状態とすること
ができ、一定期間の間のみドライブトランジスタPUを
導通状態として出力端子60を高速で電源電位Vccレ
ベルへ充電することができる。
【0109】図14は、図12および図13に示す回路
の動作を示す信号波形図である。次に図14を参照して
出力回路の全体の動作について説明する。今、イネーブ
ル信号ZENAは“L”に設定されているとする。マス
タクロックCLKの立上がりエッジでアドレスステータ
ス信号ADS#が“L”に設定されると、このCDRA
Mへのアクセス要求があり、このクロックサイクルの間
ラッチ信号ODREが“H”とされる。またアドレスス
テータス信号ADS#が“L”に設定されると、所定の
処理が施された後内部ローカルメモリイネーブル信号φ
Dが所定期間“H”となる。この内部ローカルメモリイ
ネーブル信号φDに応答して、プルダウンドライブ信号
ZDDが“H”となり、プルダウン用のドライブトラン
ジスタPDが導通状態となり、ローカルメモリイネーブ
ル信号LME#が“L”に設定され、このCDRAMが
選択状態とされたことが示される。
の動作を示す信号波形図である。次に図14を参照して
出力回路の全体の動作について説明する。今、イネーブ
ル信号ZENAは“L”に設定されているとする。マス
タクロックCLKの立上がりエッジでアドレスステータ
ス信号ADS#が“L”に設定されると、このCDRA
Mへのアクセス要求があり、このクロックサイクルの間
ラッチ信号ODREが“H”とされる。またアドレスス
テータス信号ADS#が“L”に設定されると、所定の
処理が施された後内部ローカルメモリイネーブル信号φ
Dが所定期間“H”となる。この内部ローカルメモリイ
ネーブル信号φDに応答して、プルダウンドライブ信号
ZDDが“H”となり、プルダウン用のドライブトラン
ジスタPDが導通状態となり、ローカルメモリイネーブ
ル信号LME#が“L”に設定され、このCDRAMが
選択状態とされたことが示される。
【0110】マスタクロックCLKの立上がりエッジで
バーストラースト信号BLAST#が“L”に設定され
ると、そのときイネーブル信号ZENAは“L”である
ため、プルダウンドライブ信号ZDDがリセットされ、
“L”となる。またこのプルダウンドライブ信号ZDD
が“L”に立下がると、プルアップ指定信号ZPULが
所定時間“L”となり、応じてプルアップドライブ信号
ZDDが“H”となり、制御信号OGが“H”となる。
これによりプルアップ用ドライブトランジスタPUが導
通状態となり、ローカルメモリイネーブル信号LME#
が高速で電源電位レベルへ駆動される。所定期間が経過
してプルアップ指定信号ZPULが“H”に立上がる
と、所定時間経過後にリセット信号RSTHが“H”と
なり、信号DDおよびOGが“L”の非活性状態とな
り、応じてプルアップドライブトランジスタPUが非導
通状態となり、出力端子60はハイインピーダンス状態
となる。信号DDおよびOGが“L”に立下がると、リ
セット信号RSTHが“L”の非活性状態に駆動され、
1つのメモリサイクルが完了する。
バーストラースト信号BLAST#が“L”に設定され
ると、そのときイネーブル信号ZENAは“L”である
ため、プルダウンドライブ信号ZDDがリセットされ、
“L”となる。またこのプルダウンドライブ信号ZDD
が“L”に立下がると、プルアップ指定信号ZPULが
所定時間“L”となり、応じてプルアップドライブ信号
ZDDが“H”となり、制御信号OGが“H”となる。
これによりプルアップ用ドライブトランジスタPUが導
通状態となり、ローカルメモリイネーブル信号LME#
が高速で電源電位レベルへ駆動される。所定期間が経過
してプルアップ指定信号ZPULが“H”に立上がる
と、所定時間経過後にリセット信号RSTHが“H”と
なり、信号DDおよびOGが“L”の非活性状態とな
り、応じてプルアップドライブトランジスタPUが非導
通状態となり、出力端子60はハイインピーダンス状態
となる。信号DDおよびOGが“L”に立下がると、リ
セット信号RSTHが“L”の非活性状態に駆動され、
1つのメモリサイクルが完了する。
【0111】[変更例]図15は制御信号出力回路の変
更例を示す図である。図15に示す構成においては、出
力端子60を駆動する駆動段52は、プルアップドライ
ブトランジスタとしてpチャネルMOSトランジスタP
Uaを備える。プルアップドライブ回路74は、ノード
106の信号電位をラッチするインバータ109および
110を含む。インバータ109からドライブ制御信号
DD′が発生されて駆動トランジスタPUaのゲートへ
与えられる。プルダウンドライブ回路70、リセット回
路76の構成は図12に示すものと同様である。プルア
ップドライブ回路74には昇圧回路が設けられていない
ため、プルダウンドライブ回路70には、遅延時間を短
くするために、バッファ回路105は設けられていな
い。プルアップドライブ制御回路としては、図13に示
す構成をそのまま利用することができる。図15に示す
構成の動作は、ドライブ制御信号DD′は図12に示す
ドライブ制御信号DDと極性が異なるだけであり、この
変更例は図4に示す動作波形と同様の動作波形に従って
動作する。
更例を示す図である。図15に示す構成においては、出
力端子60を駆動する駆動段52は、プルアップドライ
ブトランジスタとしてpチャネルMOSトランジスタP
Uaを備える。プルアップドライブ回路74は、ノード
106の信号電位をラッチするインバータ109および
110を含む。インバータ109からドライブ制御信号
DD′が発生されて駆動トランジスタPUaのゲートへ
与えられる。プルダウンドライブ回路70、リセット回
路76の構成は図12に示すものと同様である。プルア
ップドライブ回路74には昇圧回路が設けられていない
ため、プルダウンドライブ回路70には、遅延時間を短
くするために、バッファ回路105は設けられていな
い。プルアップドライブ制御回路としては、図13に示
す構成をそのまま利用することができる。図15に示す
構成の動作は、ドライブ制御信号DD′は図12に示す
ドライブ制御信号DDと極性が異なるだけであり、この
変更例は図4に示す動作波形と同様の動作波形に従って
動作する。
【0112】この図15に示す構成では、プルアップド
ライブ回路内において昇圧回路を設ける必要がなく、装
置規模を小さくすることができる。なお、上述の制御信
号出力回路の構成においては、出力端子60は電源電位
レベルにプルアップされている。しかしながら、この信
号線が接地電位レベルにプルダウンされる構成であって
も本発明の構成は適用することがきる。
ライブ回路内において昇圧回路を設ける必要がなく、装
置規模を小さくすることができる。なお、上述の制御信
号出力回路の構成においては、出力端子60は電源電位
レベルにプルアップされている。しかしながら、この信
号線が接地電位レベルにプルダウンされる構成であって
も本発明の構成は適用することがきる。
【0113】以上のように、信号線にワイヤードOR接
続されるオープンドレイン型出力回路において、信号線
を活性化する第1のドライブトランジスタとともにこの
信号線の非活性化を促進する第2のドライブトランジス
タを設け、これらのドライブトランジスタの導通/非導
通をラッチ回路のラッチ信号によりそれぞれ制御するこ
とにより、容易かつ高速かつさらに正確なタイミングで
信号線の活性/非活性を実現することができる。
続されるオープンドレイン型出力回路において、信号線
を活性化する第1のドライブトランジスタとともにこの
信号線の非活性化を促進する第2のドライブトランジス
タを設け、これらのドライブトランジスタの導通/非導
通をラッチ回路のラッチ信号によりそれぞれ制御するこ
とにより、容易かつ高速かつさらに正確なタイミングで
信号線の活性/非活性を実現することができる。
【0114】[コマンドレジスタ]図16は、図1に示
すコマンドレジスタへアクセスする動作方法の一例を示
すタイミングチャート図である。図16において、コマ
ンドレジスタアクセスモードは、マスタクロックCLK
の立上がりエッジで、アドレスステータス信号ADS
#、メモリ/IO信号M/IO#、コマンドイネーブル
信号CME#を“L”とし、データ/コード信号D/C
#を“H”と設定することにより指定される。このコマ
ンドレジスタへのアクセス動作がリードサイクルである
かライトサイクルであるかはライト/リード信号W/R
#により決定される。信号W/R#が“H”にあれば、
コマンドレジスタへのコマンドデータの書込が行なわ
れ、信号W/R#が“L”にあれば、コマンドレジスタ
の格納するデータが読出される。コマンドレジスタの格
納データを読出可能とすることにより、ユーザは、容易
にコマンドデータを確認することができ、所望の動作モ
ードが指定されたか否かを容易に識別することができる
とともに、そのCDRAMの設定された内部動作状態に
応じて適切な動作モードを実現することができる。この
ようなコマンドレジスタに格納されるコマンドデータと
しては、データの出力モード(トランスペアレントモー
ド、ラッチモード、およびレジスタモード)の指定、リ
フレッシュサイクル周期の指定、動作周波数およびレイ
テンシ(有効データが出力されるまでのクロックサイク
ル数)、シャドウRAM領域の指定、リフレッシュ信号
REF#の入力信号/出力信号の指定、バースト長の設
定などがある。図17は、コマンドレジスタのアクセス
に関連する部分の構成を概略的に示す図である。図17
において、SRAM部4および双方向データ転送回路6
はともに図2に示す構成と同様の構成を備える。SRA
M部4は、SRAM行アドレス信号をデコードしアレイ
35内の行(ワード線)を選択するロウデコーダ36
と、SRAMコラムアドレス信号をデコードしてアレイ
35内の列を選択する信号を発生するコラムデコーダ3
7と、SRAMアレイ35の各列(ビット線対)に対応
して設けられるIOゲートおよびセンスアンプ(SA)
を含む。SRAMアレイに対応して設けられるセンスア
ンプおよびIOゲートは図17においてブロック39で
示す。SRAMのコラムデコーダ37のデコード信号は
ブロック39におけるIOゲートへ与えられ、対応のI
Oゲートを選択状態とする。SRAMのコラムデコーダ
37のデコード信号はまた双方向データ転送回路6へ与
えられ、対応の双方向データ転送ゲートを内部データ線
240に接続される。双方向データ転送回路6およびS
RAM部いずれが内部データバス240に接続されるか
は制御部30からの制御信号により決定される。
すコマンドレジスタへアクセスする動作方法の一例を示
すタイミングチャート図である。図16において、コマ
ンドレジスタアクセスモードは、マスタクロックCLK
の立上がりエッジで、アドレスステータス信号ADS
#、メモリ/IO信号M/IO#、コマンドイネーブル
信号CME#を“L”とし、データ/コード信号D/C
#を“H”と設定することにより指定される。このコマ
ンドレジスタへのアクセス動作がリードサイクルである
かライトサイクルであるかはライト/リード信号W/R
#により決定される。信号W/R#が“H”にあれば、
コマンドレジスタへのコマンドデータの書込が行なわ
れ、信号W/R#が“L”にあれば、コマンドレジスタ
の格納するデータが読出される。コマンドレジスタの格
納データを読出可能とすることにより、ユーザは、容易
にコマンドデータを確認することができ、所望の動作モ
ードが指定されたか否かを容易に識別することができる
とともに、そのCDRAMの設定された内部動作状態に
応じて適切な動作モードを実現することができる。この
ようなコマンドレジスタに格納されるコマンドデータと
しては、データの出力モード(トランスペアレントモー
ド、ラッチモード、およびレジスタモード)の指定、リ
フレッシュサイクル周期の指定、動作周波数およびレイ
テンシ(有効データが出力されるまでのクロックサイク
ル数)、シャドウRAM領域の指定、リフレッシュ信号
REF#の入力信号/出力信号の指定、バースト長の設
定などがある。図17は、コマンドレジスタのアクセス
に関連する部分の構成を概略的に示す図である。図17
において、SRAM部4および双方向データ転送回路6
はともに図2に示す構成と同様の構成を備える。SRA
M部4は、SRAM行アドレス信号をデコードしアレイ
35内の行(ワード線)を選択するロウデコーダ36
と、SRAMコラムアドレス信号をデコードしてアレイ
35内の列を選択する信号を発生するコラムデコーダ3
7と、SRAMアレイ35の各列(ビット線対)に対応
して設けられるIOゲートおよびセンスアンプ(SA)
を含む。SRAMアレイに対応して設けられるセンスア
ンプおよびIOゲートは図17においてブロック39で
示す。SRAMのコラムデコーダ37のデコード信号は
ブロック39におけるIOゲートへ与えられ、対応のI
Oゲートを選択状態とする。SRAMのコラムデコーダ
37のデコード信号はまた双方向データ転送回路6へ与
えられ、対応の双方向データ転送ゲートを内部データ線
240に接続される。双方向データ転送回路6およびS
RAM部いずれが内部データバス240に接続されるか
は制御部30からの制御信号により決定される。
【0115】コマンドレジスタ28は、行列状に配列さ
れたレジスタセルを含むコマンドレジスタセルアレイ2
35と、与えられたアドレス信号をデコードし、アレイ
235における対応の行を選択するロウデコーダ236
と、与えられたコラムアドレス信号をデコードし、レジ
スタセルアレイ235において対応の列を選択する信号
を発生するコラムデコーダ237と、コマンドレジスタ
セルアレイ235の各列に対応して設けられ、対応の列
のメモリセルのデータを検知増幅するセンスアンプと、
コラムデコーダ237からの列選択信号に応答して選択
された列を内部データ線241に接続されるIOゲート
を含む。これらのセンスアンプおよびIOゲートをブロ
ック239として示す。SRAM部4およびコマンドレ
ジスタ28には、同時に行アドレス信号および列アドレ
ス信号が与えられる。内部データ線240および241
は切換回路210を介して入出力回路200に接続され
る。図17においては、入出力回路200は、データ入
力とデータ出力を同じピン端子DQを介して行なうよう
に示される。データ入力を行なうピンとデータ出力を行
なうピンが別々に設けられていてもよい。このピン配置
の構成はまたコマンドデータにより設定することもでき
る。切換回路210は、コマンドレジスタアクセスモー
ドが指定されたときにコマンドレジスタ280の内部デ
ータ線241を選択して入出力回路200に接続する。
SRAM部4または双方向データ転送回路6へのアクセ
スが指定された場合には切換回路210は内部データ線
240を選択して入出力回路200に接続する。
れたレジスタセルを含むコマンドレジスタセルアレイ2
35と、与えられたアドレス信号をデコードし、アレイ
235における対応の行を選択するロウデコーダ236
と、与えられたコラムアドレス信号をデコードし、レジ
スタセルアレイ235において対応の列を選択する信号
を発生するコラムデコーダ237と、コマンドレジスタ
セルアレイ235の各列に対応して設けられ、対応の列
のメモリセルのデータを検知増幅するセンスアンプと、
コラムデコーダ237からの列選択信号に応答して選択
された列を内部データ線241に接続されるIOゲート
を含む。これらのセンスアンプおよびIOゲートをブロ
ック239として示す。SRAM部4およびコマンドレ
ジスタ28には、同時に行アドレス信号および列アドレ
ス信号が与えられる。内部データ線240および241
は切換回路210を介して入出力回路200に接続され
る。図17においては、入出力回路200は、データ入
力とデータ出力を同じピン端子DQを介して行なうよう
に示される。データ入力を行なうピンとデータ出力を行
なうピンが別々に設けられていてもよい。このピン配置
の構成はまたコマンドデータにより設定することもでき
る。切換回路210は、コマンドレジスタアクセスモー
ドが指定されたときにコマンドレジスタ280の内部デ
ータ線241を選択して入出力回路200に接続する。
SRAM部4または双方向データ転送回路6へのアクセ
スが指定された場合には切換回路210は内部データ線
240を選択して入出力回路200に接続する。
【0116】切換回路210の動作の制御は制御部30
により行なわれる。制御部30は、外部制御信号ADS
#、W/R#、BLAST#、D/C#、CME#およ
びM/IO#のマスタクロックのCLKの立上がりエッ
ジにおける状態をデコードし、動作モードを判別し、そ
の判別結果に従って必要な内部制御信号を発生する駆動
制御回路220と、外部制御信号CME#およびM/I
O#のマスタクロックCLKの立上がりエッジにおける
状態を判別して切換回路210の接続経路を確立する切
換制御回路222を含む。切換制御回路222は、図1
6に示す動作波形図から明らかなように、マスタクロッ
クCLKの立上がりエッジで信号M/IO#およびCM
E#がともに“L”に設定されたときにコマンドレジス
タ28のための内部データ線241を選択して入出力回
路200に接続する。次に動作について簡単に説明す
る。
により行なわれる。制御部30は、外部制御信号ADS
#、W/R#、BLAST#、D/C#、CME#およ
びM/IO#のマスタクロックのCLKの立上がりエッ
ジにおける状態をデコードし、動作モードを判別し、そ
の判別結果に従って必要な内部制御信号を発生する駆動
制御回路220と、外部制御信号CME#およびM/I
O#のマスタクロックCLKの立上がりエッジにおける
状態を判別して切換回路210の接続経路を確立する切
換制御回路222を含む。切換制御回路222は、図1
6に示す動作波形図から明らかなように、マスタクロッ
クCLKの立上がりエッジで信号M/IO#およびCM
E#がともに“L”に設定されたときにコマンドレジス
タ28のための内部データ線241を選択して入出力回
路200に接続する。次に動作について簡単に説明す
る。
【0117】双方向データ転送回路6またはSRAMア
レイ35へのアクセス時においては、切換回路210
は、切換制御回路222の制御の下に内部データ線24
0を入出力回路200に接続している。この場合、与え
られたアドレス信号に従ってSRAMのロウデコーダ3
6およびコラムデコーダ37が動作し(SRAMアレイ
へのアクセス時)指定されたSRAMメモリセルまたは
双方向データ転送ゲートへのアクセスが実行される。
レイ35へのアクセス時においては、切換回路210
は、切換制御回路222の制御の下に内部データ線24
0を入出力回路200に接続している。この場合、与え
られたアドレス信号に従ってSRAMのロウデコーダ3
6およびコラムデコーダ37が動作し(SRAMアレイ
へのアクセス時)指定されたSRAMメモリセルまたは
双方向データ転送ゲートへのアクセスが実行される。
【0118】コマンドレジスタへのアクセス時おいて
は、切換回路210は、切換制御回路222の制御の下
に内部データ線241を入出力回路200に接続する。
ロウデコーダ236およびコラムデコーダ237が与え
られたアドレス信号に従ってデコード動作をし、コマン
ドレジスタセルを選択し、選択されたメモリセルをブロ
ック239を介して内部データ線241に接続する。こ
れによりコマンドレジスタセルへアクセスし、コマンド
データの書込または読出を行なうことができる。
は、切換回路210は、切換制御回路222の制御の下
に内部データ線241を入出力回路200に接続する。
ロウデコーダ236およびコラムデコーダ237が与え
られたアドレス信号に従ってデコード動作をし、コマン
ドレジスタセルを選択し、選択されたメモリセルをブロ
ック239を介して内部データ線241に接続する。こ
れによりコマンドレジスタセルへアクセスし、コマンド
データの書込または読出を行なうことができる。
【0119】SRAMアレイ35およびコマンドレジス
タセルアレイ235を並列にすなわち互いに同時に駆動
するのは消費電力の点から好ましくない。そこで、駆動
制御回路220は、外部制御信号M/IO#およびCM
E#に従ってコマンドレジスタモードが指定された場合
にはこのコマンドレジスタ28の部分のみを活性状態と
し、このコマンドレジスタモードが指定されていない場
合にはコマンドレジスタ28をスタンバイ状態に維持す
る。図17に示すように、SRAM部4に対する制御と
コマンドレジスタ28に対するアクセス制御を同じ駆動
制御回路220で行なう構成とすることにより、コマン
ドレジスタの記憶するコマンドデータの書込/読出を切
換回路210を設けるだけで容易に実現することができ
る。SRAM部4およびコマンドレジスタ28に対する
動作制御タイミング(センスアンプの活性化タイミン
グ、ロウおよびコラムのデコーダの動作タイミング)は
同じとすることができ、ただ単にコマンドレジスタモー
ドが指定されたか否かに応じて一方を活性化するだけで
よいためである。
タセルアレイ235を並列にすなわち互いに同時に駆動
するのは消費電力の点から好ましくない。そこで、駆動
制御回路220は、外部制御信号M/IO#およびCM
E#に従ってコマンドレジスタモードが指定された場合
にはこのコマンドレジスタ28の部分のみを活性状態と
し、このコマンドレジスタモードが指定されていない場
合にはコマンドレジスタ28をスタンバイ状態に維持す
る。図17に示すように、SRAM部4に対する制御と
コマンドレジスタ28に対するアクセス制御を同じ駆動
制御回路220で行なう構成とすることにより、コマン
ドレジスタの記憶するコマンドデータの書込/読出を切
換回路210を設けるだけで容易に実現することができ
る。SRAM部4およびコマンドレジスタ28に対する
動作制御タイミング(センスアンプの活性化タイミン
グ、ロウおよびコラムのデコーダの動作タイミング)は
同じとすることができ、ただ単にコマンドレジスタモー
ドが指定されたか否かに応じて一方を活性化するだけで
よいためである。
【0120】またコマンドレジスタに対するコマンドデ
ータを書込/読出するための回路(書込バッファおよび
出力バッファ)をCDRAMのデータの入出力のための
入出力回路と共用することができ、コマンドデータの書
込/読出の動作制御タイミングはSRAM部または双方
向データ転送回路6に対するデータの書込/読出の動作
タイミングと同じとすることができ、制御が容易となる
とともに、余分のコマンドレジスタ書込/読出専用の入
出力回路を設ける必要がなく、装置の占有面積を小さく
することができる。
ータを書込/読出するための回路(書込バッファおよび
出力バッファ)をCDRAMのデータの入出力のための
入出力回路と共用することができ、コマンドデータの書
込/読出の動作制御タイミングはSRAM部または双方
向データ転送回路6に対するデータの書込/読出の動作
タイミングと同じとすることができ、制御が容易となる
とともに、余分のコマンドレジスタ書込/読出専用の入
出力回路を設ける必要がなく、装置の占有面積を小さく
することができる。
【0121】図18は、コマンドレジスタセルの基本的
構成を示す図である。図18において、コマンドレジス
タセルMCは、ワード線WL上の信号電位に応答して導
通し、ストレージノードSN1およびSN2をそれぞれ
ビット線BLおよび/BLに接続するアクセストランジ
スタMT1およびMT2と、ストレージノードSN1お
よびSN2上の信号電位をラッチするフリップフロップ
FFを含む。アクセストランジスタMT1およびMT2
は、nチャネルMOSトランジスタで構成される。フリ
ップフロップFFは、CMOSインバータラッチの構成
を備え、ストレージノードSN1の信号電位が“H”の
ときに導通し、ストレージノードSN2を電源電位Vc
cレベルに充電するpチャネルMOSトランジスタMP
1と、ストレージノードSN1の信号電位が“H”のと
きに導通し、ストレージノードSN2を接地電位レベル
へ放電するnチャネルMOSトランジスタMN1と、ス
トレージノードSN2の信号電位が“L”のときに導通
し、ストレージノードSN1を電源電位Vccレベルに
充電するpチャネルMOSトランジスタMP2と、スト
レージノードSN2の信号電位が“H”のときに導通
し、ストレージノードSN1を接地電位レベルへ放電す
るnチャネルMOSトランジスタMN2を含む。コマン
ドレジスタセルのサイズをできるだけ小さくするためお
よびこのコマンドレジスタセルMCへデータを書込む回
路の消費電力を小さくするために、フリップフロップF
Fを構成するトランジスタMP1、MP2、MN1、お
よびMN2のサイズはできるだけ小さくされる。
構成を示す図である。図18において、コマンドレジス
タセルMCは、ワード線WL上の信号電位に応答して導
通し、ストレージノードSN1およびSN2をそれぞれ
ビット線BLおよび/BLに接続するアクセストランジ
スタMT1およびMT2と、ストレージノードSN1お
よびSN2上の信号電位をラッチするフリップフロップ
FFを含む。アクセストランジスタMT1およびMT2
は、nチャネルMOSトランジスタで構成される。フリ
ップフロップFFは、CMOSインバータラッチの構成
を備え、ストレージノードSN1の信号電位が“H”の
ときに導通し、ストレージノードSN2を電源電位Vc
cレベルに充電するpチャネルMOSトランジスタMP
1と、ストレージノードSN1の信号電位が“H”のと
きに導通し、ストレージノードSN2を接地電位レベル
へ放電するnチャネルMOSトランジスタMN1と、ス
トレージノードSN2の信号電位が“L”のときに導通
し、ストレージノードSN1を電源電位Vccレベルに
充電するpチャネルMOSトランジスタMP2と、スト
レージノードSN2の信号電位が“H”のときに導通
し、ストレージノードSN1を接地電位レベルへ放電す
るnチャネルMOSトランジスタMN2を含む。コマン
ドレジスタセルのサイズをできるだけ小さくするためお
よびこのコマンドレジスタセルMCへデータを書込む回
路の消費電力を小さくするために、フリップフロップF
Fを構成するトランジスタMP1、MP2、MN1、お
よびMN2のサイズはできるだけ小さくされる。
【0122】コマンドレジスタセルMCは、SRAMア
レイ35に含まれるSRAMセルと同じ構成を備えてお
り、そのアクセス方法は、SRAMセルへのアクセスと
同じであり、ワード線WLの電位を立上げ、ストレージ
ノードSN1およびSN2をビット線BLおよび/BL
に接続した後にデータの書込/読出が実行される。
レイ35に含まれるSRAMセルと同じ構成を備えてお
り、そのアクセス方法は、SRAMセルへのアクセスと
同じであり、ワード線WLの電位を立上げ、ストレージ
ノードSN1およびSN2をビット線BLおよび/BL
に接続した後にデータの書込/読出が実行される。
【0123】図18に示すレジスタセル構造を用いた場
合、容易にコマンドデータの書込/読出を行なうことが
できる。このCDRAMの内部動作状態はレジスタセル
MCに格納されたデータに従って決定される。したがっ
てこの状態では、各アクセスサイクルごとにレジスタセ
ルMCの記憶内容を読出し、その読出されたコマンドデ
ータビットに従って各対応の回路要素を指定された状態
に設定した後にデータの書込/読出のためのアクセス
(SRAMアレイ、双方向データ転送回路に対するアク
セス)を実行する必要がある(コマンドデータにより特
定の内部動作タイミング、特定の動作モードなどが指定
されているためである)。この場合、外部処理装置であ
るCPUは、CDRAMにおいてコマンドレジスタ28
の記憶するコマンドデータビットを読出して対応の回路
要素を所定の状態に設定した後にアクセスする必要があ
り、高速でアクセスすることができなくなる。そこで、
図19に示すように、各コマンドレジスタセルMCに対
応して、対応の回路要素を記憶したコマンドデータビッ
トに従って駆動するドライバを設ける。
合、容易にコマンドデータの書込/読出を行なうことが
できる。このCDRAMの内部動作状態はレジスタセル
MCに格納されたデータに従って決定される。したがっ
てこの状態では、各アクセスサイクルごとにレジスタセ
ルMCの記憶内容を読出し、その読出されたコマンドデ
ータビットに従って各対応の回路要素を指定された状態
に設定した後にデータの書込/読出のためのアクセス
(SRAMアレイ、双方向データ転送回路に対するアク
セス)を実行する必要がある(コマンドデータにより特
定の内部動作タイミング、特定の動作モードなどが指定
されているためである)。この場合、外部処理装置であ
るCPUは、CDRAMにおいてコマンドレジスタ28
の記憶するコマンドデータビットを読出して対応の回路
要素を所定の状態に設定した後にアクセスする必要があ
り、高速でアクセスすることができなくなる。そこで、
図19に示すように、各コマンドレジスタセルMCに対
応して、対応の回路要素を記憶したコマンドデータビッ
トに従って駆動するドライバを設ける。
【0124】図19においては、コマンドレジスタセル
アレイ235における1つのコマンドレジスタセルMC
aを代表的に示す。コマンドレジスタセルMCaは、図
18に示すレジスタセルMCの構造に加えて、さらにフ
リップフロップFFのストレージノードSN1およびS
N2の信号電位に従ってドライブ信号/CBおよびCB
を発生するドライバDR1およびDR2を含む。ドライ
バDR1およびDR2は、インバータ回路により構成さ
れる。レジスタセルMCa内にドライバDR1およびD
R2を設けるのは、ストレージノードSN1およびSN
2とドライバDR1およびDR2の間の信号線の長さを
できるだけ小さくするためである。この信号線を短くす
ることによりフリップフロップFFを構成するトランジ
スタの駆動力を小さくすることができ、応じてトランジ
スタのサイズ(メモリセルのサイズ)を小さくすること
ができる。
アレイ235における1つのコマンドレジスタセルMC
aを代表的に示す。コマンドレジスタセルMCaは、図
18に示すレジスタセルMCの構造に加えて、さらにフ
リップフロップFFのストレージノードSN1およびS
N2の信号電位に従ってドライブ信号/CBおよびCB
を発生するドライバDR1およびDR2を含む。ドライ
バDR1およびDR2は、インバータ回路により構成さ
れる。レジスタセルMCa内にドライバDR1およびD
R2を設けるのは、ストレージノードSN1およびSN
2とドライバDR1およびDR2の間の信号線の長さを
できるだけ小さくするためである。この信号線を短くす
ることによりフリップフロップFFを構成するトランジ
スタの駆動力を小さくすることができ、応じてトランジ
スタのサイズ(メモリセルのサイズ)を小さくすること
ができる。
【0125】このドライバDR1およびDR2からの信
号/CBおよびCBはこのコマンドレジスタセルMCa
に記憶されたコマンドデータビットに従って駆動される
回路要素へ与えられる。図19においては、このコマン
ドデータビットにより状態が決定される回路要素とし
て、リフレッシュ信号REF#を入力信号および出力信
号のいずれかに設定するための回路要素が一例として示
される。被制御回路要素250は、セルフリフレッシュ
タイマを含み、所定の周期でリフレッシュ指示信号を発
生するリフレッシュ指示信号発生部252と、リフレッ
シュ指示信号に従ってDRAMアレイにおけるリフレッ
シュ動作を行なわせるための信号を発生するリフレッシ
ュ制御部254と、リフレッシュ指示信号発生部252
と外部端子258との間に設けられ、コマンドドライブ
信号CBおよび/CBに従ってその状態が決定されるト
ライステートバッファ256を含む。トライステートバ
ッファ256は、ドライブ信号CBが“L”のときにイ
ンバータとして機能し、ドライブ信号CBが“H”のと
きに出力ハイインピーダンス状態となる構成が一例とし
て示される。トライステートバッファ256がインバー
タとして機能するとき、外部端子258へはリフレッシ
ュ指示信号発生部252からのリフレッシュ指示信号が
伝達される。トライステートバッファ256が出力ハイ
インピーダンス状態のときには、外部端子258に外部
からリフレッシュ指示信号REF#が与えられる。リフ
レッシュ制御部254はこの端子258へ与えられるリ
フレッシュ指示信号に従って必要なリフレッシュ動作の
制御を実行する。このトライステートバッファ256の
動作状態をコマンドデータビットに従ったドライブ信号
CBおよび/CBに従って決定することによりリフレッ
シュ指示信号REF#を入力信号および出力信号の一方
に決定することができる。このコマンドデータビットに
従ってドライブ信号CBおよび/CBが伝達される被制
御回路要素は、コマンドデータに従ってその状態が決定
される回路要素であればよい(バースト長設定回路、キ
ャッシュミス時のウェイトサイクル設定回路等)。
号/CBおよびCBはこのコマンドレジスタセルMCa
に記憶されたコマンドデータビットに従って駆動される
回路要素へ与えられる。図19においては、このコマン
ドデータビットにより状態が決定される回路要素とし
て、リフレッシュ信号REF#を入力信号および出力信
号のいずれかに設定するための回路要素が一例として示
される。被制御回路要素250は、セルフリフレッシュ
タイマを含み、所定の周期でリフレッシュ指示信号を発
生するリフレッシュ指示信号発生部252と、リフレッ
シュ指示信号に従ってDRAMアレイにおけるリフレッ
シュ動作を行なわせるための信号を発生するリフレッシ
ュ制御部254と、リフレッシュ指示信号発生部252
と外部端子258との間に設けられ、コマンドドライブ
信号CBおよび/CBに従ってその状態が決定されるト
ライステートバッファ256を含む。トライステートバ
ッファ256は、ドライブ信号CBが“L”のときにイ
ンバータとして機能し、ドライブ信号CBが“H”のと
きに出力ハイインピーダンス状態となる構成が一例とし
て示される。トライステートバッファ256がインバー
タとして機能するとき、外部端子258へはリフレッシ
ュ指示信号発生部252からのリフレッシュ指示信号が
伝達される。トライステートバッファ256が出力ハイ
インピーダンス状態のときには、外部端子258に外部
からリフレッシュ指示信号REF#が与えられる。リフ
レッシュ制御部254はこの端子258へ与えられるリ
フレッシュ指示信号に従って必要なリフレッシュ動作の
制御を実行する。このトライステートバッファ256の
動作状態をコマンドデータビットに従ったドライブ信号
CBおよび/CBに従って決定することによりリフレッ
シュ指示信号REF#を入力信号および出力信号の一方
に決定することができる。このコマンドデータビットに
従ってドライブ信号CBおよび/CBが伝達される被制
御回路要素は、コマンドデータに従ってその状態が決定
される回路要素であればよい(バースト長設定回路、キ
ャッシュミス時のウェイトサイクル設定回路等)。
【0126】図20は、コマンドレジスタセルアレイ2
35におけるコマンドレジスタセルの配置の一例を示す
図である。図20においては、3行n列に配置されたコ
マンドレジスタセルの配置が示される。コマンドレジス
タセルMCaは、スタティック型メモリセルMC(MC
11〜MC3nを総称的に示す)と、このスタティック
型メモリセルMCの記憶データに従ってドライブ信号C
Bおよび/CBを発生するドライブ素子DR(DR11
〜DR3nを総称的に示す)を含む。ビット線BLおよ
び/BL方向に沿って隣接するコマンドレジスタセルは
鏡映対称をなすように配置される。したがってコマンド
データに従ってドライブ信号CBおよび/CBを伝達す
る信号線はビット線延在方向において隣接するコマンド
レジスタセルに対して共通な領域に設けられる。ここで
ドライブ回路DR11…DR1n、DR21…DR2
n、DR31…DR3nから発生されるドライブ信号C
Bに対しては同じ参照数字を各ドライブ信号に付して各
ドライブ信号の区別をつける。
35におけるコマンドレジスタセルの配置の一例を示す
図である。図20においては、3行n列に配置されたコ
マンドレジスタセルの配置が示される。コマンドレジス
タセルMCaは、スタティック型メモリセルMC(MC
11〜MC3nを総称的に示す)と、このスタティック
型メモリセルMCの記憶データに従ってドライブ信号C
Bおよび/CBを発生するドライブ素子DR(DR11
〜DR3nを総称的に示す)を含む。ビット線BLおよ
び/BL方向に沿って隣接するコマンドレジスタセルは
鏡映対称をなすように配置される。したがってコマンド
データに従ってドライブ信号CBおよび/CBを伝達す
る信号線はビット線延在方向において隣接するコマンド
レジスタセルに対して共通な領域に設けられる。ここで
ドライブ回路DR11…DR1n、DR21…DR2
n、DR31…DR3nから発生されるドライブ信号C
Bに対しては同じ参照数字を各ドライブ信号に付して各
ドライブ信号の区別をつける。
【0127】[変更例1]図21は、コマンドレジスタ
の変更例を示す図である。図21に示す構成において
は、コマンドレジスタセルアレイ235から出力される
ドライブ信号CB,/CBがデコーダ260へ与えられ
る。デコーダ260はこの与えられたドライブ信号C
B,/CBをデコードし、各被制御回路要素を対応の状
態に設定する。図21に示す構成においては、このコマ
ンドデータビットにより状態が決定される被制御回路要
素としてn個の被制御回路要素250a〜250nを示
す。デコーダ回路260を設けることにより、n個の被
制御回路要素250a〜250nを所望の状態に設定す
るためには、コマンドレジスタセルの数kは、2k =n
より、k=log2 nとなり、コマンドレジスタセルア
レイ235に含まれるコマンドレジスタセルの数を大幅
に低減することができる。
の変更例を示す図である。図21に示す構成において
は、コマンドレジスタセルアレイ235から出力される
ドライブ信号CB,/CBがデコーダ260へ与えられ
る。デコーダ260はこの与えられたドライブ信号C
B,/CBをデコードし、各被制御回路要素を対応の状
態に設定する。図21に示す構成においては、このコマ
ンドデータビットにより状態が決定される被制御回路要
素としてn個の被制御回路要素250a〜250nを示
す。デコーダ回路260を設けることにより、n個の被
制御回路要素250a〜250nを所望の状態に設定す
るためには、コマンドレジスタセルの数kは、2k =n
より、k=log2 nとなり、コマンドレジスタセルア
レイ235に含まれるコマンドレジスタセルの数を大幅
に低減することができる。
【0128】図22に2つのコマンドレジスタセルMC
a1およびMCa2により4つの被制御回路要素を駆動
する構成を示す。レジスタセルMCa1からドライブ信
号CBa、/CBaが出力され、レジスタセルMCa2
からドライブ信号CBbおよび/CBbが出力される。
デコーダ回路260はAND型デコーダ回路であり、そ
れぞれ異なるドライブ信号の組を受けるANDゲート2
60a〜260dを含む。これらのANDゲート260
a〜260dからのデコード信号W、X、YおよびZが
対応の被制御回路要素へ伝達される。2個のレジスタセ
ルにより4つの被制御回路要素を所定の状態に設定する
ことができる。なお、デコーダ260は、ANDゲート
ではなく、NANDゲートを単位デコード回路として含
んでもよい。
a1およびMCa2により4つの被制御回路要素を駆動
する構成を示す。レジスタセルMCa1からドライブ信
号CBa、/CBaが出力され、レジスタセルMCa2
からドライブ信号CBbおよび/CBbが出力される。
デコーダ回路260はAND型デコーダ回路であり、そ
れぞれ異なるドライブ信号の組を受けるANDゲート2
60a〜260dを含む。これらのANDゲート260
a〜260dからのデコード信号W、X、YおよびZが
対応の被制御回路要素へ伝達される。2個のレジスタセ
ルにより4つの被制御回路要素を所定の状態に設定する
ことができる。なお、デコーダ260は、ANDゲート
ではなく、NANDゲートを単位デコード回路として含
んでもよい。
【0129】[コマンドレジスタセルの変更例]図23
はコマンドレジスタセルの変更例の構成を示す図であ
る。図23に示すコマンドレジスタセルMCaは、フリ
ップフロップFFに加えて、1つのドライバDR1のみ
を含む。このコマンドレジスタセルMCaの構成におい
ては、相補なドライブ信号対ではなく1つのドライブ信
号のみが出力される。これにより、ドライブ信号伝達線
の本数を低減することができ、応じてコマンドレジスタ
セルアレイの占有面積を低減することができる。
はコマンドレジスタセルの変更例の構成を示す図であ
る。図23に示すコマンドレジスタセルMCaは、フリ
ップフロップFFに加えて、1つのドライバDR1のみ
を含む。このコマンドレジスタセルMCaの構成におい
ては、相補なドライブ信号対ではなく1つのドライブ信
号のみが出力される。これにより、ドライブ信号伝達線
の本数を低減することができ、応じてコマンドレジスタ
セルアレイの占有面積を低減することができる。
【0130】[コマンドレジスタセルのレイアウト]図
24は、コマンドレジスタセルのトランジスタの配置を
示す図である。図24においては、コマンドレジスタセ
ルMCaにおいて、図19に示すコマンドレジスタセル
の構成要素と対応する構成要素には同一の参照番号を付
す。ドライバDR1は、CMOSインバータの構成を備
え、pチャネルMOSトランジスタPD1およびnチャ
ネルMOSトランジスタND1を含む。pチャネルMO
SトランジスタPD1は、ソースが電源電位VDD供給
ノードに接続され、ゲートがノードSN1に接続され、
ドレインがドライブ信号伝達線CBに接続される。nチ
ャネルMOSトランジスタND1はソースが接地電位g
ndに接続され、ゲートがノードSN1に接続され、ド
レインがドライブ信号伝達線CBに接続される。同様に
ドライバDR2は、pチャネルMOSトランジスタPD
2およびnチャネルMOSトランジスタND2を含む。
pチャネルMOSトランジスタPD2はソースが電源電
位VDDノードに接続され、ゲートがノードSN2に接
続され、ドレインがドライブ信号伝達線/CBに接続さ
れる。nチャネルMOSトランジスタND2は、ソース
が接地電位gndに接続され、ゲートがノードSN2に
接続され、ドレインがドライブ信号伝達線/CBに接続
される。pチャネルMOSトランジスタPD1、MP
2、MP1およびPD2が一列に配置され、nチャネル
MOSトランジスタND1、MN2、MN1、およびN
D2が一列に配置される。またアクセストランジスタM
T1およびMT2が一列に配置される。pチャネルMO
Sトランジスタ形成領域およびnチャネルMOSトラン
ジスタ形成領域を分けることにより、レイアウトが容易
となる。またレイアウトとして、全体的に対称となるよ
うに各トランジスタを配置する。コマンドレジスタセル
におけるトランジスタのレイアウトが非対称な場合、
“H”および“L”のデータの書込および読出時におい
てストレージノードの容量がアンバランスとなり、信号
電位差がアンバランスとなり、正確なデータの書込/読
出ができなくなるおそれがあるためである。
24は、コマンドレジスタセルのトランジスタの配置を
示す図である。図24においては、コマンドレジスタセ
ルMCaにおいて、図19に示すコマンドレジスタセル
の構成要素と対応する構成要素には同一の参照番号を付
す。ドライバDR1は、CMOSインバータの構成を備
え、pチャネルMOSトランジスタPD1およびnチャ
ネルMOSトランジスタND1を含む。pチャネルMO
SトランジスタPD1は、ソースが電源電位VDD供給
ノードに接続され、ゲートがノードSN1に接続され、
ドレインがドライブ信号伝達線CBに接続される。nチ
ャネルMOSトランジスタND1はソースが接地電位g
ndに接続され、ゲートがノードSN1に接続され、ド
レインがドライブ信号伝達線CBに接続される。同様に
ドライバDR2は、pチャネルMOSトランジスタPD
2およびnチャネルMOSトランジスタND2を含む。
pチャネルMOSトランジスタPD2はソースが電源電
位VDDノードに接続され、ゲートがノードSN2に接
続され、ドレインがドライブ信号伝達線/CBに接続さ
れる。nチャネルMOSトランジスタND2は、ソース
が接地電位gndに接続され、ゲートがノードSN2に
接続され、ドレインがドライブ信号伝達線/CBに接続
される。pチャネルMOSトランジスタPD1、MP
2、MP1およびPD2が一列に配置され、nチャネル
MOSトランジスタND1、MN2、MN1、およびN
D2が一列に配置される。またアクセストランジスタM
T1およびMT2が一列に配置される。pチャネルMO
Sトランジスタ形成領域およびnチャネルMOSトラン
ジスタ形成領域を分けることにより、レイアウトが容易
となる。またレイアウトとして、全体的に対称となるよ
うに各トランジスタを配置する。コマンドレジスタセル
におけるトランジスタのレイアウトが非対称な場合、
“H”および“L”のデータの書込および読出時におい
てストレージノードの容量がアンバランスとなり、信号
電位差がアンバランスとなり、正確なデータの書込/読
出ができなくなるおそれがあるためである。
【0131】図25は、図24に示すnチャネルMOS
トランジスタの具体的レイアウトを示す図である。図2
5において、アクセストランジスタMT1は、第2層ア
ルミニウム配線層で構成されるワード線WLにコンタク
ト孔400および401を介して接続されるポリシリコ
ンゲート電極層402と、コンタクト孔404を介して
第1層アルミニウム配線層で構成されるビット線BLに
接続される拡散層とコンタクト孔406を介してポリシ
リコン層で構成されるポリビット配線層408に接続さ
れる他方拡散層により構成される。このポリビット配線
層408は、不純物導入の低抵抗のポリシリコン配線層
またはポリシリコンとタングステンなどの高融点金属と
からなるポリシリサイド層で構成される。アクセストラ
ンジスタMT2は、ワード線WLにコンタクト孔400
および401を介して接続されるポリシリコンで形成さ
れるゲート電極層403と、コンタクト孔405を介し
てビット線/BLに接続される一方拡散層と、コンタク
ト孔407を介してポリビット配線層409に接続され
る他方拡散層を備える。ポリビット配線層は1層アルミ
ニウム配線層よりも下層にあり、ゲート電極配線層より
も上層にある。
トランジスタの具体的レイアウトを示す図である。図2
5において、アクセストランジスタMT1は、第2層ア
ルミニウム配線層で構成されるワード線WLにコンタク
ト孔400および401を介して接続されるポリシリコ
ンゲート電極層402と、コンタクト孔404を介して
第1層アルミニウム配線層で構成されるビット線BLに
接続される拡散層とコンタクト孔406を介してポリシ
リコン層で構成されるポリビット配線層408に接続さ
れる他方拡散層により構成される。このポリビット配線
層408は、不純物導入の低抵抗のポリシリコン配線層
またはポリシリコンとタングステンなどの高融点金属と
からなるポリシリサイド層で構成される。アクセストラ
ンジスタMT2は、ワード線WLにコンタクト孔400
および401を介して接続されるポリシリコンで形成さ
れるゲート電極層403と、コンタクト孔405を介し
てビット線/BLに接続される一方拡散層と、コンタク
ト孔407を介してポリビット配線層409に接続され
る他方拡散層を備える。ポリビット配線層は1層アルミ
ニウム配線層よりも下層にあり、ゲート電極配線層より
も上層にある。
【0132】nチャネルMOSトランジスタMN1は、
コンタクト孔410を介してポリビット配線層408に
接続される一方拡散層と、コンタクト孔411および4
16を介して接地電位に接続される他方拡散層と、ゲー
ト電極層12を備える。コンタクト孔416はフィール
ド領域415を第1層アルミニウム配線層414に接続
し、この第1層アルミニウム配線層414がコンタクト
孔411を介してトランジスタMN1の他方拡散領域に
接続される。フィールド領域(ウェル領域)415はコ
ンタクト孔417および419を介して第2層アルミニ
ウム配線層からなる接地電位を伝達する電源線配線層G
NDに接続される。トランジスタ形成領域においてフィ
ールド領域415をすべて接地電位レベルにバイアスす
ることによりこのnチャネルMOSトランジスタのラッ
チアップを防止する。
コンタクト孔410を介してポリビット配線層408に
接続される一方拡散層と、コンタクト孔411および4
16を介して接地電位に接続される他方拡散層と、ゲー
ト電極層12を備える。コンタクト孔416はフィール
ド領域415を第1層アルミニウム配線層414に接続
し、この第1層アルミニウム配線層414がコンタクト
孔411を介してトランジスタMN1の他方拡散領域に
接続される。フィールド領域(ウェル領域)415はコ
ンタクト孔417および419を介して第2層アルミニ
ウム配線層からなる接地電位を伝達する電源線配線層G
NDに接続される。トランジスタ形成領域においてフィ
ールド領域415をすべて接地電位レベルにバイアスす
ることによりこのnチャネルMOSトランジスタのラッ
チアップを防止する。
【0133】nチャネルMOSトランジスタMN2は、
ゲート電極層420と、コンタクト孔411を介して接
地電位を受ける一方拡散領域と、コンタクト孔421を
介してポリビット配線層409に接続される他方拡散領
域とを備える。このポリビット配線層409はストレー
ジノードSN2を形成する。
ゲート電極層420と、コンタクト孔411を介して接
地電位を受ける一方拡散領域と、コンタクト孔421を
介してポリビット配線層409に接続される他方拡散領
域とを備える。このポリビット配線層409はストレー
ジノードSN2を形成する。
【0134】nチャネルMOSトランジスタND1は、
ゲート電極層424と、コンタクト孔427、第1層ア
ルミニウム配線層426およびコンタクト孔425を介
して接地電位を受ける一方拡散領域と、コンタクト孔4
29を介して第1層アルミニウム配線層428に接続さ
れる他方拡散領域を備える。ゲート電極層424は、コ
ンタクト孔430を介してポリビット配線層408に接
続される。このコンタクト孔425はまたウェル領域に
与えられた接地電位を第1層アルミニウム配線層426
へ伝達する。第1層アルミニウム配線層428は、後に
説明するが、ドライブ信号出力ノードに接続される。
ゲート電極層424と、コンタクト孔427、第1層ア
ルミニウム配線層426およびコンタクト孔425を介
して接地電位を受ける一方拡散領域と、コンタクト孔4
29を介して第1層アルミニウム配線層428に接続さ
れる他方拡散領域を備える。ゲート電極層424は、コ
ンタクト孔430を介してポリビット配線層408に接
続される。このコンタクト孔425はまたウェル領域に
与えられた接地電位を第1層アルミニウム配線層426
へ伝達する。第1層アルミニウム配線層428は、後に
説明するが、ドライブ信号出力ノードに接続される。
【0135】また第1層アルミニウム配線層で構成され
るビット線BLおよび/BLはそれぞれnチャネルMO
SトランジスタMN1およびMN2のゲート電極層41
2および420とほぼ平行に配設される。第1層アルミ
ニウム配線層はポリビット配線層よりも上層にあり、こ
のコマンドレジスタセル領域をビット線BLおよび/B
Lが飛越える構成となる。
るビット線BLおよび/BLはそれぞれnチャネルMO
SトランジスタMN1およびMN2のゲート電極層41
2および420とほぼ平行に配設される。第1層アルミ
ニウム配線層はポリビット配線層よりも上層にあり、こ
のコマンドレジスタセル領域をビット線BLおよび/B
Lが飛越える構成となる。
【0136】nチャネルMOSトランジスタND2は、
ポリビット配線層440にコンタクト孔447を介して
接続されるゲート電極層442と、第1層アルミニウム
配線層446にコンタクト孔444を介して接続される
一方拡散領域と、接地電位を与えるウェル領域にコンタ
クト孔443、第1層アルミニウム配線層444および
コンタクト孔449を介して接続される他方拡散領域を
備える。ポリビット配線層440はストレージノードS
N2を構成するポリビット配線層409に接続される。
ポリビット配線層440にコンタクト孔447を介して
接続されるゲート電極層442と、第1層アルミニウム
配線層446にコンタクト孔444を介して接続される
一方拡散領域と、接地電位を与えるウェル領域にコンタ
クト孔443、第1層アルミニウム配線層444および
コンタクト孔449を介して接続される他方拡散領域を
備える。ポリビット配線層440はストレージノードS
N2を構成するポリビット配線層409に接続される。
【0137】ビット線BLおよび/BLを中心にしてほ
ぼ対称にnチャネルMOSトランジスタを配置すること
により、ストレージノードSN1およびSNにおける寄
生容量をほぼ等しくする。
ぼ対称にnチャネルMOSトランジスタを配置すること
により、ストレージノードSN1およびSNにおける寄
生容量をほぼ等しくする。
【0138】図26は、コマンドレジスタセルのpチャ
ネルMOS形成領域のレイアウトの詳細を示す図であ
る。図26において、pチャネルMOSトランジスタP
D1は、コンタクト孔467を介してポリビット配線層
408(ストレージノードSN1)に接続されるゲート
電極層460と、コンタクト孔465を介して第1層ア
ルミニウム配線層428に接続される一方拡散領域と、
コンタクト孔462を介して電源電位VDDを伝達する
第1層アルミニウム配線層463に接続される他方拡散
領域を含む。第1層アルミニウム配線層463は、コン
タクト孔464を介してウェル領域に接続される。この
ウェル領域には図示しない経路を介して電源電位VDD
が与えられる。pチャネルMOSトランジスタ形成領域
において、ウェル領域に対しては電源電位VDDがバイ
アス電圧として印加され、ラッチアップ現象の防止など
を図る。第1層アルミニウム配線層428は、コンタク
ト孔466を介して、第2層アルミニウム配線層で構成
されるドライブ信号伝達線/CBに接続される。
ネルMOS形成領域のレイアウトの詳細を示す図であ
る。図26において、pチャネルMOSトランジスタP
D1は、コンタクト孔467を介してポリビット配線層
408(ストレージノードSN1)に接続されるゲート
電極層460と、コンタクト孔465を介して第1層ア
ルミニウム配線層428に接続される一方拡散領域と、
コンタクト孔462を介して電源電位VDDを伝達する
第1層アルミニウム配線層463に接続される他方拡散
領域を含む。第1層アルミニウム配線層463は、コン
タクト孔464を介してウェル領域に接続される。この
ウェル領域には図示しない経路を介して電源電位VDD
が与えられる。pチャネルMOSトランジスタ形成領域
において、ウェル領域に対しては電源電位VDDがバイ
アス電圧として印加され、ラッチアップ現象の防止など
を図る。第1層アルミニウム配線層428は、コンタク
ト孔466を介して、第2層アルミニウム配線層で構成
されるドライブ信号伝達線/CBに接続される。
【0139】図26の中央部において、第2層アルミニ
ウム配線層VDDと平行にウェル領域へバイアス電圧V
DDを印加するための領域470が配設される。領域4
70において、フィールド領域473は、一方側におい
てコンタクト孔472および471を介して電源線VD
Dに接続され、他方側においてコンタクト孔475およ
び474を介して電源線VDDに接続される。領域47
3を電源線VDDに接続するために2つのコンタクト孔
が必要とされるのは、第2層アルミニウム配線層で構成
される電源線VDDを一旦第1層アルミニウム配線層に
接続し、次いでこの第1層アルミニウム配線層をフィー
ルド領域473に接続するためである。
ウム配線層VDDと平行にウェル領域へバイアス電圧V
DDを印加するための領域470が配設される。領域4
70において、フィールド領域473は、一方側におい
てコンタクト孔472および471を介して電源線VD
Dに接続され、他方側においてコンタクト孔475およ
び474を介して電源線VDDに接続される。領域47
3を電源線VDDに接続するために2つのコンタクト孔
が必要とされるのは、第2層アルミニウム配線層で構成
される電源線VDDを一旦第1層アルミニウム配線層に
接続し、次いでこの第1層アルミニウム配線層をフィー
ルド領域473に接続するためである。
【0140】pチャネルMOSトランジスタMP2は、
コンタクト孔483、第1層アルミニウム配線層485
およびコンタクト孔486を介してポリビット配線層4
08(ストレージノードSN1)に接続される一方拡散
領域と、コンタクト孔483を介してポリビット配線層
409(ストレージノードSN2)に接続されるゲート
電極層481と、コンタクト孔484を介して電源電位
VDDを受ける他方拡散領域を含む。pチャネルMOS
トランジスタMP2およびMP1の形成領域と電源電位
VDDを印加するための領域473とは分離して設けら
れており、2つのコンタクト孔484は第1層アルミニ
ウム配線層487により接続される。
コンタクト孔483、第1層アルミニウム配線層485
およびコンタクト孔486を介してポリビット配線層4
08(ストレージノードSN1)に接続される一方拡散
領域と、コンタクト孔483を介してポリビット配線層
409(ストレージノードSN2)に接続されるゲート
電極層481と、コンタクト孔484を介して電源電位
VDDを受ける他方拡散領域を含む。pチャネルMOS
トランジスタMP2およびMP1の形成領域と電源電位
VDDを印加するための領域473とは分離して設けら
れており、2つのコンタクト孔484は第1層アルミニ
ウム配線層487により接続される。
【0141】pチャネルMOSトランジスタMP1は、
コンタクト孔493、第1層アルミニウム配線層494
およびコンタクト孔495を介してポリビット配線層4
09(ストレージノードSN2)に接続される一方拡散
領域と、コンタクト孔492を介してポリビット配線層
408(ストレージノードSN1)に接続されるゲート
電極層491と、コンタクト孔484を介して電源電位
VDDを受ける他方拡散領域を備える。ゲート電極層4
81および491はビット線BLおよび/BLとほぼ平
行に配設される。図26においては、pチャネルMOS
トランジスタMP2のゲート電極層481は、その上層
に形成される第1層アルミニウム配線層からなるビット
線BLと重なり合っているように示される。
コンタクト孔493、第1層アルミニウム配線層494
およびコンタクト孔495を介してポリビット配線層4
09(ストレージノードSN2)に接続される一方拡散
領域と、コンタクト孔492を介してポリビット配線層
408(ストレージノードSN1)に接続されるゲート
電極層491と、コンタクト孔484を介して電源電位
VDDを受ける他方拡散領域を備える。ゲート電極層4
81および491はビット線BLおよび/BLとほぼ平
行に配設される。図26においては、pチャネルMOS
トランジスタMP2のゲート電極層481は、その上層
に形成される第1層アルミニウム配線層からなるビット
線BLと重なり合っているように示される。
【0142】pチャネルMOSトランジスタPD2は、
コンタクト孔501を介して第1層アルミニウム配線層
446に接続される一方拡散領域と、コンタクト孔50
3を介してポリビット440に接続されるゲート電極層
504と、コンタクト孔505、第1層アルミニウム配
線層506およびコンタクト孔507を介して電源電位
VDDを受ける他方拡散領域を含む。第1層アルミニウ
ム配線層446は、図25に示すように、nチャネルM
OSトランジスタND2の一方拡散領域に接続される。
コンタクト孔507は、基板(ウェル)領域と第1層ア
ルミニウム配線層506を接続する。
コンタクト孔501を介して第1層アルミニウム配線層
446に接続される一方拡散領域と、コンタクト孔50
3を介してポリビット440に接続されるゲート電極層
504と、コンタクト孔505、第1層アルミニウム配
線層506およびコンタクト孔507を介して電源電位
VDDを受ける他方拡散領域を含む。第1層アルミニウ
ム配線層446は、図25に示すように、nチャネルM
OSトランジスタND2の一方拡散領域に接続される。
コンタクト孔507は、基板(ウェル)領域と第1層ア
ルミニウム配線層506を接続する。
【0143】図25および図26に示すレジスタセルの
レイアウトにおいては、ドライブ信号伝達線は、2つの
ドライブ用のインバータを備える。しかしながら、1つ
のコマンドレジスタセルからは1つのドライブ信号のみ
が出力される。これにより信号配線の占有面積を低減す
る。2つのインバータ回路が1つのコマンドレジスタセ
ルにおいて設けられるのは、ストレージノードSN1お
よびSN2の寄生容量を等しくするためおよびレイアウ
トパターンを連続的に繰り返すためである。図26に示
すストレージノードSN1およびSN2となるポリビッ
ト配線層408および409(440)の長さはできる
だけ短くするために、これらのポリビット配線層408
および409(440)はトランジスタMP2およびM
N1ならびにMP1およびMN2に近接して配置する。
レジスタセルのサイズを低減するためである。
レイアウトにおいては、ドライブ信号伝達線は、2つの
ドライブ用のインバータを備える。しかしながら、1つ
のコマンドレジスタセルからは1つのドライブ信号のみ
が出力される。これにより信号配線の占有面積を低減す
る。2つのインバータ回路が1つのコマンドレジスタセ
ルにおいて設けられるのは、ストレージノードSN1お
よびSN2の寄生容量を等しくするためおよびレイアウ
トパターンを連続的に繰り返すためである。図26に示
すストレージノードSN1およびSN2となるポリビッ
ト配線層408および409(440)の長さはできる
だけ短くするために、これらのポリビット配線層408
および409(440)はトランジスタMP2およびM
N1ならびにMP1およびMN2に近接して配置する。
レジスタセルのサイズを低減するためである。
【0144】また隣接するトランジスタ間で1つの拡散
領域を共有する構成とすることによりトランジスタの占
有面積を低減し、応じてコマンドレジスタセルのサイズ
を低減する。
領域を共有する構成とすることによりトランジスタの占
有面積を低減し、応じてコマンドレジスタセルのサイズ
を低減する。
【0145】さらに、図25に示すように、アクセスト
ランジスタのビット線接続領域を隣接するコマンドレジ
スタセルのアクセストランジスタのビット線接続領域と
共有する構成とすることによりアクセストランジスタの
占有面積を低減する(ただし図25においては、隣接す
るコマンドレジスタセルのゲート電極層のみを示してい
る)。
ランジスタのビット線接続領域を隣接するコマンドレジ
スタセルのアクセストランジスタのビット線接続領域と
共有する構成とすることによりアクセストランジスタの
占有面積を低減する(ただし図25においては、隣接す
るコマンドレジスタセルのゲート電極層のみを示してい
る)。
【0146】[他の装置への適用例]上述のコマンドレ
ジスタアレイの構成は、キャッシュヒット/ミスの判定
を内部で行なうコントローラ内蔵型CDRAMに限ら
ず、このようなコントローラが外部に設けられるCDR
AMに対しても適用可能である。このようなコントロー
ラが外部に設けられるCDRAMに対しては単に外部か
ら与えられる制御信号が異なるだけであり、同様の構成
をもって同様の効果を得ることができる。またCDRA
Mは外部クロック信号に同期して動作せず、外部制御信
号にのみ従って動作するCDRAMであっても同様の効
果を得ることができる。さらに一般の半導体記憶装置に
おいても適用可能である。
ジスタアレイの構成は、キャッシュヒット/ミスの判定
を内部で行なうコントローラ内蔵型CDRAMに限ら
ず、このようなコントローラが外部に設けられるCDR
AMに対しても適用可能である。このようなコントロー
ラが外部に設けられるCDRAMに対しては単に外部か
ら与えられる制御信号が異なるだけであり、同様の構成
をもって同様の効果を得ることができる。またCDRA
Mは外部クロック信号に同期して動作せず、外部制御信
号にのみ従って動作するCDRAMであっても同様の効
果を得ることができる。さらに一般の半導体記憶装置に
おいても適用可能である。
【0147】図27は、本発明に従うコマンドレジスタ
を備える半導体記憶装置の全体の構成を概略的に示す図
である。図27において、半導体記憶装置は、行列状に
配列される複数のメモリセル(図27においてはSRA
Mセル)を有するメモリセルアレイ606と、与えられ
たロウアドレス信号をデコードし、メモリセルアレイ6
06において対応の行を選択するロウデコーダ608
と、与えられた列アドレス信号をデコードし、メモリセ
ルアレイ606において対応の列を選択する信号を発生
するコラムデコーダ610と、メモリセルアレイ606
の各列に対応して設けられ、対応の列上の選択されたメ
モリセルのデータを検知し増幅するセンスアンプと、コ
ラムデコーダ610からの列選択信号に従ってメモリセ
ルアレイ606における対応の列を選択するIOゲート
を含む。センスアンプとIOゲートはブロック612に
より示される。ブロック612に含まれるセンスアンプ
は、安定動作(正確なデータの読出)のためにラッチ型
センスアンプ回路の構成を備えてもよい。しかしながら
このブロック612におけるセンスアンプは、一般のS
RAMにおけるように、IOゲートにより選択されたメ
モリセルのデータを検知し増幅する構成であってもよ
い。
を備える半導体記憶装置の全体の構成を概略的に示す図
である。図27において、半導体記憶装置は、行列状に
配列される複数のメモリセル(図27においてはSRA
Mセル)を有するメモリセルアレイ606と、与えられ
たロウアドレス信号をデコードし、メモリセルアレイ6
06において対応の行を選択するロウデコーダ608
と、与えられた列アドレス信号をデコードし、メモリセ
ルアレイ606において対応の列を選択する信号を発生
するコラムデコーダ610と、メモリセルアレイ606
の各列に対応して設けられ、対応の列上の選択されたメ
モリセルのデータを検知し増幅するセンスアンプと、コ
ラムデコーダ610からの列選択信号に従ってメモリセ
ルアレイ606における対応の列を選択するIOゲート
を含む。センスアンプとIOゲートはブロック612に
より示される。ブロック612に含まれるセンスアンプ
は、安定動作(正確なデータの読出)のためにラッチ型
センスアンプ回路の構成を備えてもよい。しかしながら
このブロック612におけるセンスアンプは、一般のS
RAMにおけるように、IOゲートにより選択されたメ
モリセルのデータを検知し増幅する構成であってもよ
い。
【0148】コマンドレジスタ部は、たとえばSRAM
セルが行列状に配列されてコマンドデータビットを格納
するコマンドレジスタアレイ605と、与えられたアド
レス信号をデコードし、アレイ605における対応の行
を選択するロウデコーダ607と、与えられた列アドレ
ス信号をデコードし、アレイ605における対応の列を
選択する信号を発生するコラムデコーダ609と、コマ
ンドレジスタアレイ605の各列に対応して設けられて
対応の列上の選択されたメモリセルのデータを検知し増
幅するセンスアンプと、コラムデコーダ609からの列
選択信号に従ってコマンドレジスタアレイ605におけ
る対応の列を選択するIOゲートを含む。このコマンド
レジスタのセンスアンプおよびIOゲートはブロック6
11で示す。コマンドレジスタ部におけるセンスアンプ
はまた、各列に設けられたラッチ型センスアンプであっ
てもよく、またIOゲートにより選択されたメモリセル
のデータを検知増幅する差動増幅型センスアンプであっ
てもよい。
セルが行列状に配列されてコマンドデータビットを格納
するコマンドレジスタアレイ605と、与えられたアド
レス信号をデコードし、アレイ605における対応の行
を選択するロウデコーダ607と、与えられた列アドレ
ス信号をデコードし、アレイ605における対応の列を
選択する信号を発生するコラムデコーダ609と、コマ
ンドレジスタアレイ605の各列に対応して設けられて
対応の列上の選択されたメモリセルのデータを検知し増
幅するセンスアンプと、コラムデコーダ609からの列
選択信号に従ってコマンドレジスタアレイ605におけ
る対応の列を選択するIOゲートを含む。このコマンド
レジスタのセンスアンプおよびIOゲートはブロック6
11で示す。コマンドレジスタ部におけるセンスアンプ
はまた、各列に設けられたラッチ型センスアンプであっ
てもよく、またIOゲートにより選択されたメモリセル
のデータを検知増幅する差動増幅型センスアンプであっ
てもよい。
【0149】半導体記憶装置はさらに、データ入力端子
601に与えられた書込データから内部書込データを生
成するライトバッファ603と、コマンドレジスタアレ
イ605およびメモリセルアレイ606の一方から与え
られたデータを増幅するプリアンプ614と、プリアン
プ614で増幅された信号をさらに増幅して出力データ
を生成して出力端子602へ与えるメインアンプ615
を含む。入力端子601および出力端子602は別々に
設けられるように示されているが、これらの端子601
および602は共通の端子であってもよい。またコマン
ドレジスタアレイ605に格納されたコマンドデータに
従って入力端子601および出力端子602が別々に使
用されるかまたはデータの入出力が1つのピン端子を介
して行なわれるように構成されてもよい。ライトバッフ
ァ603およびメインアンプ615はインタフェース回
路を構成する。
601に与えられた書込データから内部書込データを生
成するライトバッファ603と、コマンドレジスタアレ
イ605およびメモリセルアレイ606の一方から与え
られたデータを増幅するプリアンプ614と、プリアン
プ614で増幅された信号をさらに増幅して出力データ
を生成して出力端子602へ与えるメインアンプ615
を含む。入力端子601および出力端子602は別々に
設けられるように示されているが、これらの端子601
および602は共通の端子であってもよい。またコマン
ドレジスタアレイ605に格納されたコマンドデータに
従って入力端子601および出力端子602が別々に使
用されるかまたはデータの入出力が1つのピン端子を介
して行なわれるように構成されてもよい。ライトバッフ
ァ603およびメインアンプ615はインタフェース回
路を構成する。
【0150】半導体記憶装置はさらに、制御回路620
からの切換制御信号に従ってライトバッファ603から
の内部書込データをコマンドレジスタアレイ605およ
びメモリセルアレイ606の一方へ伝達するライト切換
回路604と、制御回路620からの切換制御信号に従
ってコマンドレジスタアレイ605およびメモリセルア
レイ606から読出されたデータの一方を選択してプリ
アンプ614へ伝達するリード切換回路613を含む。
リード切換回路613は、ブロック611および612
に設けられたセンスアンプがラッチ型センスアンプであ
り、十分な振幅の読出信号を生成することができる場合
には、トランスミッションゲートまたはANDゲートの
ようなゲートを用いて構成することができる。またこれ
に変えて、リード切換回路613は、コマンドレジスタ
アレイ605およびメモリセルアレイ606それぞれに
対応して設けられるアンプ回路を含んでもよい。これら
のアンプ回路は制御回路620からの切換制御信号によ
り、一方のアレイに対して設けられたアンプ回路のみが
活性化される。
からの切換制御信号に従ってライトバッファ603から
の内部書込データをコマンドレジスタアレイ605およ
びメモリセルアレイ606の一方へ伝達するライト切換
回路604と、制御回路620からの切換制御信号に従
ってコマンドレジスタアレイ605およびメモリセルア
レイ606から読出されたデータの一方を選択してプリ
アンプ614へ伝達するリード切換回路613を含む。
リード切換回路613は、ブロック611および612
に設けられたセンスアンプがラッチ型センスアンプであ
り、十分な振幅の読出信号を生成することができる場合
には、トランスミッションゲートまたはANDゲートの
ようなゲートを用いて構成することができる。またこれ
に変えて、リード切換回路613は、コマンドレジスタ
アレイ605およびメモリセルアレイ606それぞれに
対応して設けられるアンプ回路を含んでもよい。これら
のアンプ回路は制御回路620からの切換制御信号によ
り、一方のアレイに対して設けられたアンプ回路のみが
活性化される。
【0151】制御回路620は、たとえばチップセレク
ト信号に対応するアクセス指示信号φCSと、コマンド
レジスタアレイ605およびメモリセルアレイ606の
いずれの格納データを読出すかを指定するアクセス先指
定信号φSELと、データの読出を示す読出指示信号φ
Rと、データの書込を示すライト指示信号φWに従って
必要な制御信号を発生する。
ト信号に対応するアクセス指示信号φCSと、コマンド
レジスタアレイ605およびメモリセルアレイ606の
いずれの格納データを読出すかを指定するアクセス先指
定信号φSELと、データの読出を示す読出指示信号φ
Rと、データの書込を示すライト指示信号φWに従って
必要な制御信号を発生する。
【0152】制御回路620は、アクセス指示信号φC
Sが活性状態となると活性化され、残りの信号φSE
L、φRおよびφWに従って必要な内部制御信号を発生
する。書込指示信号φWが活性状態のとき、制御回路6
20はライトバッファ603を活性化し、次いでアクセ
ス先指定信号φSELに従ってこのライトバッファ60
3から与えられた内部書込データの伝達経路を決定す
る。ライト切換回路604は、この決定された信号伝達
経路に従ってライトバッファ603からの内部書込デー
タをコマンドレジスタアレイ605およびメモリセルア
レイ606一方へ伝達する。ここで、図示しないアドレ
スバッファからコマンドレジスタのロウデコーダ607
およびコラムデコーダ609ならびに記憶部のロウデコ
ーダ608およびコラムデコーダ610へは並列に内部
アドレス信号が与えられている。制御回路620は、ア
クセス指示信号φCSに従ってロウデコーダ607およ
び608ならびにコラムデコーダ609および610が
並列に動作するように内部制御信号を発生してもよい。
またこれに代えて制御回路620は、アクセス先指定信
号φSELに従って指定されたアレイに対して設けられ
たロウデコーダおよびコラムデコーダのみを活性化する
ように構成されてもよい。
Sが活性状態となると活性化され、残りの信号φSE
L、φRおよびφWに従って必要な内部制御信号を発生
する。書込指示信号φWが活性状態のとき、制御回路6
20はライトバッファ603を活性化し、次いでアクセ
ス先指定信号φSELに従ってこのライトバッファ60
3から与えられた内部書込データの伝達経路を決定す
る。ライト切換回路604は、この決定された信号伝達
経路に従ってライトバッファ603からの内部書込デー
タをコマンドレジスタアレイ605およびメモリセルア
レイ606一方へ伝達する。ここで、図示しないアドレ
スバッファからコマンドレジスタのロウデコーダ607
およびコラムデコーダ609ならびに記憶部のロウデコ
ーダ608およびコラムデコーダ610へは並列に内部
アドレス信号が与えられている。制御回路620は、ア
クセス指示信号φCSに従ってロウデコーダ607およ
び608ならびにコラムデコーダ609および610が
並列に動作するように内部制御信号を発生してもよい。
またこれに代えて制御回路620は、アクセス先指定信
号φSELに従って指定されたアレイに対して設けられ
たロウデコーダおよびコラムデコーダのみを活性化する
ように構成されてもよい。
【0153】データ読出時においては、制御回路620
は、コマンドレジスタアレイ605およびメモリセルア
レイ606の一方または両方においてアドレス指定され
たメモリセルのデータを読出するように内部制御信号を
発生した後(センスアンプの活性化など)、リード切換
回路613を、アクセス先指定信号φSELが指定する
アレイのデータを選択する状態に設定する。この後プリ
アンプ614およびメインアンプ615を順次活性化
し、選択されたメモリセルのデータを出力端子602へ
出力する。
は、コマンドレジスタアレイ605およびメモリセルア
レイ606の一方または両方においてアドレス指定され
たメモリセルのデータを読出するように内部制御信号を
発生した後(センスアンプの活性化など)、リード切換
回路613を、アクセス先指定信号φSELが指定する
アレイのデータを選択する状態に設定する。この後プリ
アンプ614およびメインアンプ615を順次活性化
し、選択されたメモリセルのデータを出力端子602へ
出力する。
【0154】コマンドレジスタアレイ605およびメモ
リセルアレイ606に含まれるメモリセルの構造を同じ
セル構造(図27においてはSRAMセル)とすること
により、制御回路620は、内部制御信号の発生タイミ
ングを全く同じにしてアクセス先指定信号φSELが指
定するアレイを活性状態とすることができる(一方のア
レイのみが活性状態とされる構成の場合)。これによ
り、制御回路620の規模を増加させることなく容易に
コマンドレジスタの記憶データの読出およびコマンドレ
ジスタアレイへのコマンドデータの書込を行なうことが
できる。またライト切換回路604およびリード切換回
路613を設けることにより、通常のデータの書込およ
び読出を行なう回路部分とコマンドデータの書込および
読出を行なうための回路部分を共有することができ、回
路規模の増大を防止することができるとともに、制御回
路620のこれらの回路部分(ライトバッファ603、
プリアンプ614およびメインアンプ615)の駆動タ
イミングを通常のデータおよびコマンドデータアクセス
時いずれにおいても同一とすることができ、制御回路6
20の負荷を軽減することができる。
リセルアレイ606に含まれるメモリセルの構造を同じ
セル構造(図27においてはSRAMセル)とすること
により、制御回路620は、内部制御信号の発生タイミ
ングを全く同じにしてアクセス先指定信号φSELが指
定するアレイを活性状態とすることができる(一方のア
レイのみが活性状態とされる構成の場合)。これによ
り、制御回路620の規模を増加させることなく容易に
コマンドレジスタの記憶データの読出およびコマンドレ
ジスタアレイへのコマンドデータの書込を行なうことが
できる。またライト切換回路604およびリード切換回
路613を設けることにより、通常のデータの書込およ
び読出を行なう回路部分とコマンドデータの書込および
読出を行なうための回路部分を共有することができ、回
路規模の増大を防止することができるとともに、制御回
路620のこれらの回路部分(ライトバッファ603、
プリアンプ614およびメインアンプ615)の駆動タ
イミングを通常のデータおよびコマンドデータアクセス
時いずれにおいても同一とすることができ、制御回路6
20の負荷を軽減することができる。
【0155】上述の構成により、容易に一般の半導体記
憶装置においても、多数の動作モードおよび内部状態を
示すコマンドデータを装置の占有面積を増加させること
なく格納することができるとともに、コマンドレジスタ
アレイ605内に各セル対応にドライバを設けることに
より容易に内部回路要素を所定の状態に設定することが
できる。
憶装置においても、多数の動作モードおよび内部状態を
示すコマンドデータを装置の占有面積を増加させること
なく格納することができるとともに、コマンドレジスタ
アレイ605内に各セル対応にドライバを設けることに
より容易に内部回路要素を所定の状態に設定することが
できる。
【0156】図27に示す半導体記憶装置はSRAMの
構成を備えている。これに代えて、DRAM(ダイナミ
ック・ランダム・アクセス・メモリ)の場合であっても
同様の効果を得ることができる。また図27に示す構成
において、コマンドレジスタアレイ605から出力され
るドライブ信号をさらにデコードするデコーダが設けら
れていてもよい。
構成を備えている。これに代えて、DRAM(ダイナミ
ック・ランダム・アクセス・メモリ)の場合であっても
同様の効果を得ることができる。また図27に示す構成
において、コマンドレジスタアレイ605から出力され
るドライブ信号をさらにデコードするデコーダが設けら
れていてもよい。
【0157】
【発明の効果】請求項1に係る発明においては、外部か
らアクセスして記憶データの書込/読出が可能でありか
つ装置の内部状態を決定するコマンドデータを記憶する
ために複数のレジスタセルを有するコマンドレジスタア
レイを設けたため、容易にコマンドデータの変更および
観察を行なうことができるとともに、多数のコマンドデ
ータを小占有面積で格納することができる。
らアクセスして記憶データの書込/読出が可能でありか
つ装置の内部状態を決定するコマンドデータを記憶する
ために複数のレジスタセルを有するコマンドレジスタア
レイを設けたため、容易にコマンドデータの変更および
観察を行なうことができるとともに、多数のコマンドデ
ータを小占有面積で格納することができる。
【0158】請求項2に係る発明においては、コマンド
レジスタおよびメモリセルアレイの一方が切換制御回路
を介して選択的にデータの入力/出力を行なうためのイ
ンタフェース回路へ接続されるため、コマンドデータの
書込/読出のためのインタフェース回路を新たに設ける
必要がなく、チップ占有面積の増大を防止することがで
きる。またインタフェース回路の動作制御はコマンドデ
ータおよび通常のデータの書込/読出時において同一と
することがででき、制御回路の負荷を軽減することがで
きる。
レジスタおよびメモリセルアレイの一方が切換制御回路
を介して選択的にデータの入力/出力を行なうためのイ
ンタフェース回路へ接続されるため、コマンドデータの
書込/読出のためのインタフェース回路を新たに設ける
必要がなく、チップ占有面積の増大を防止することがで
きる。またインタフェース回路の動作制御はコマンドデ
ータおよび通常のデータの書込/読出時において同一と
することがででき、制御回路の負荷を軽減することがで
きる。
【0159】請求項3に係る発明においては、レジスタ
セル各々に対して対応の回路要素を駆動するためのドラ
イブ素子が設けられているため、各アクセスサイクルご
とに内部状態を設定するためにレジスタセルの内容を読
出す必要がなく、アクセス時間の増大を防止することが
できるとともに、レジスタセルはデータを保持する機能
のみを備えていればよく、コマンドレジスタセルの占有
面積を小さくすることができる。
セル各々に対して対応の回路要素を駆動するためのドラ
イブ素子が設けられているため、各アクセスサイクルご
とに内部状態を設定するためにレジスタセルの内容を読
出す必要がなく、アクセス時間の増大を防止することが
できるとともに、レジスタセルはデータを保持する機能
のみを備えていればよく、コマンドレジスタセルの占有
面積を小さくすることができる。
【0160】請求項4に係る発明においては、コマンド
レジスタセル対応に設けられたドライブ素子の出力をデ
コードし、そのデコード結果に従って対応の回路要素を
所定の状態に設定するように構成しているため、コマン
ドレジスタセルおよびドライブ素子の数を低減すること
ができ、コマンドレジスタアレイの占有面積を小さくす
ることができる。
レジスタセル対応に設けられたドライブ素子の出力をデ
コードし、そのデコード結果に従って対応の回路要素を
所定の状態に設定するように構成しているため、コマン
ドレジスタセルおよびドライブ素子の数を低減すること
ができ、コマンドレジスタアレイの占有面積を小さくす
ることができる。
【0161】請求項5に係る発明においては、コマンド
レジスタセルと通常のデータを格納するメモリセルとが
同一のセル構造を備えるため、コマンドレジスタアレイ
とメモリセルアレイと同一の製造工程で作製することが
でき、コマンドレジスタアレイ作製のために新たに製造
工程を追加する必要がない。
レジスタセルと通常のデータを格納するメモリセルとが
同一のセル構造を備えるため、コマンドレジスタアレイ
とメモリセルアレイと同一の製造工程で作製することが
でき、コマンドレジスタアレイ作製のために新たに製造
工程を追加する必要がない。
【0162】請求項6に係る発明においては、コマンド
レジスタセルがフリップフロップ構成のスタティック型
セル構造を備えているため、高速でコマンドデータの書
込/読出を行なうことができる。
レジスタセルがフリップフロップ構成のスタティック型
セル構造を備えているため、高速でコマンドデータの書
込/読出を行なうことができる。
【0163】請求項7に係る発明においては、信号線に
ワイヤードOR接続される第1の出力ドライブ素子の非
導通時に第2の出力ドライブ素子が所定時間導通状態と
なり、出力ノードを非活性レベルへ駆動しているため、
このワイヤードOR接続される信号線上の信号を高速で
非活性状態とすることができ、高速で動作するメモリシ
ステムを構築することができる。請求項8に係る発明に
おいては、ワイヤードOR接続される信号線を活性状態
へ駆動する第1の出力ドライブ素子の非導通時に出力制
御信号をラッチして、第2の出力ドライブ素子を導通状
態とする出力制御信号をリセットしている。したがって
これらの出力制御信号およびリセット信号を発生するた
めの手段としては大きな駆動力を要求されず、小占有面
積の出力制御回路を実現することができる。また、これ
らの出力制御信号およびリセット信号の発生をクロック
信号に従って実行しているため、正確なタイミングで出
力制御信号を高速で変化させることができ、正確なタイ
ミングでかつ高速に出力ノードからの出力信号を非活性
状態とすることができ、高速で動作するメモリシステム
を実現するクロック同期型半導体記憶装置を得ることが
できる。
ワイヤードOR接続される第1の出力ドライブ素子の非
導通時に第2の出力ドライブ素子が所定時間導通状態と
なり、出力ノードを非活性レベルへ駆動しているため、
このワイヤードOR接続される信号線上の信号を高速で
非活性状態とすることができ、高速で動作するメモリシ
ステムを構築することができる。請求項8に係る発明に
おいては、ワイヤードOR接続される信号線を活性状態
へ駆動する第1の出力ドライブ素子の非導通時に出力制
御信号をラッチして、第2の出力ドライブ素子を導通状
態とする出力制御信号をリセットしている。したがって
これらの出力制御信号およびリセット信号を発生するた
めの手段としては大きな駆動力を要求されず、小占有面
積の出力制御回路を実現することができる。また、これ
らの出力制御信号およびリセット信号の発生をクロック
信号に従って実行しているため、正確なタイミングで出
力制御信号を高速で変化させることができ、正確なタイ
ミングでかつ高速に出力ノードからの出力信号を非活性
状態とすることができ、高速で動作するメモリシステム
を実現するクロック同期型半導体記憶装置を得ることが
できる。
【0164】請求項9に係る発明においては、ワイヤー
ドOR接続される信号線を活性状態へ駆動する第1の出
力ドライブ素子の非導通時に第2の出力ドライブ素子が
クロック信号に従って所定期間導通状態となりこの信号
線上の信号を非活性状態としている。これにより複数の
出力回路が信号線にワイヤードOR接続される構成にお
いても、この信号線は高速で駆動され、結果として高速
で信号線を駆動するオープンドレイン型出力回路を得る
ことができる。
ドOR接続される信号線を活性状態へ駆動する第1の出
力ドライブ素子の非導通時に第2の出力ドライブ素子が
クロック信号に従って所定期間導通状態となりこの信号
線上の信号を非活性状態としている。これにより複数の
出力回路が信号線にワイヤードOR接続される構成にお
いても、この信号線は高速で駆動され、結果として高速
で信号線を駆動するオープンドレイン型出力回路を得る
ことができる。
【図1】この発明が適用される半導体記憶装置の全体の
構成を概略的に示す図である。
構成を概略的に示す図である。
【図2】図1に示す半導体記憶装置の要部の構成を概略
的に示す図である。
的に示す図である。
【図3】図1に示す半導体記憶装置のデータ読出時の動
作を示すタイミングチャート図である。
作を示すタイミングチャート図である。
【図4】図1に示す半導体記憶装置のデータ書込時の動
作を示すタイミングチャート図である。
作を示すタイミングチャート図である。
【図5】図1に示す半導体記憶装置により構成されるメ
モリシステムの配置の一例を示す図である。
モリシステムの配置の一例を示す図である。
【図6】制御信号出力回路の概略構成を示す図である。
【図7】図6に示す制御信号出力回路の動作を示す信号
波形図である。
波形図である。
【図8】図6に示す制御信号出力回路のより具体的な構
成を示すブロック図である。
成を示すブロック図である。
【図9】図8に示すラッチ信号発生回路の動作を示す信
号波形図である。
号波形図である。
【図10】図8に示すイネーブル信号発生回路の動作を
示す信号波形図である。
示す信号波形図である。
【図11】図8に示す内部LME発生回路の動作を示す
信号波形図である。
信号波形図である。
【図12】図8に示すプルダウンドライブ回路、リセッ
ト回路およびプルアップドライブ回路の具体的構成を示
す図である。
ト回路およびプルアップドライブ回路の具体的構成を示
す図である。
【図13】図8に示すプルアップドライブ制御回路の具
体的構成を示す図である。
体的構成を示す図である。
【図14】図12および図13に示す回路の動作を示す
信号波形図である。
信号波形図である。
【図15】制御信号出力回路の他の構成例を示す図であ
る。
る。
【図16】この発明が適用される半導体記憶装置のコマ
ンドレジスタアクセス時の動作を示すタイミングチャー
ト図である。
ンドレジスタアクセス時の動作を示すタイミングチャー
ト図である。
【図17】図1に示すコマンドレジスタに関連する部分
の構成を概略的に示す図である。
の構成を概略的に示す図である。
【図18】図17に示すコマンドレジスタセルアレイに
含まれるセルの基本構造およびSRAMアレイのメモリ
セルの構造を示す図である。
含まれるセルの基本構造およびSRAMアレイのメモリ
セルの構造を示す図である。
【図19】コマンドレジスタセルの構造およびそこから
発生されるドライブ信号の伝達経路の一例を示す図であ
る。
発生されるドライブ信号の伝達経路の一例を示す図であ
る。
【図20】コマンドレジスタセルアレイの配置の一例を
示す図である。
示す図である。
【図21】コマンドレジスタの変更例を示す図である。
【図22】図21に示すデコーダの構成の一例を示す図
である。
である。
【図23】コマンドレジスタセルの変更例を示す図であ
る。
る。
【図24】コマンドレジスタセルのトランジスタの配置
を示す図である。
を示す図である。
【図25】コマンドレジスタセルのnチャネルMOSト
ランジスタのレイアウトを示す図である。
ランジスタのレイアウトを示す図である。
【図26】コマンドレジスタセルのpチャネルMOSト
ランジスタのレイアウトを示す図である。
ランジスタのレイアウトを示す図である。
【図27】コマンドレジスタの適用例を示す図である。
2 DRAM部 4 SRAM部 6 双方向データ転送回路 28 コマンドレジスタ 30 DRAM制御およびキャッシュ/リフレッシュ制
御部 50 制御信号出力回路 52 ドライブ段 54 ドライブ回路 70 プルダウンドライブ回路 72 プルアップドライブ制御回路 74 プルアップドライブ回路 76 リセット回路 80 ラッチ信号発生回路 82 内部LME発生回路 84 イネーブル信号発生回路 101 トランスミッションゲート 102 インバータ回路 103 インバータ回路 109 インバータ回路 110 インバータ回路 111 昇圧回路 P1 pチャネルMOSトランジスタ N1 nチャネルMOSトランジスタ N2 nチャネルMOSトランジスタ N3 nチャネルMOSトランジスタ PD 第1の出力ドライブトランジスタ P5 pチャネルMOSトランジスタ 160 インバータ回路 161 インバータ回路 N5 nチャネルMOSトランジスタ PUa 第2の出力ドライブトランジスタ 200 入出力回路 210 切換回路 220 駆動制御回路 222 切換制御回路 35 SRAMアレイ 235 コマンドレジスタセルアレイ FF フリップフロップ MC SRAMセル(スタティック型メモリセル) MCa コマンドレジスタセル 260 デコーダ DR1,DR2 ドライバ 603 ライトバッファ 604 ライト切換回路 605 コマンドレジスタアレイ 606 メモリセルアレイ 613 リード切換回路 614 プリアンプ 615 メインアンプ 620 制御回路
御部 50 制御信号出力回路 52 ドライブ段 54 ドライブ回路 70 プルダウンドライブ回路 72 プルアップドライブ制御回路 74 プルアップドライブ回路 76 リセット回路 80 ラッチ信号発生回路 82 内部LME発生回路 84 イネーブル信号発生回路 101 トランスミッションゲート 102 インバータ回路 103 インバータ回路 109 インバータ回路 110 インバータ回路 111 昇圧回路 P1 pチャネルMOSトランジスタ N1 nチャネルMOSトランジスタ N2 nチャネルMOSトランジスタ N3 nチャネルMOSトランジスタ PD 第1の出力ドライブトランジスタ P5 pチャネルMOSトランジスタ 160 インバータ回路 161 インバータ回路 N5 nチャネルMOSトランジスタ PUa 第2の出力ドライブトランジスタ 200 入出力回路 210 切換回路 220 駆動制御回路 222 切換制御回路 35 SRAMアレイ 235 コマンドレジスタセルアレイ FF フリップフロップ MC SRAMセル(スタティック型メモリセル) MCa コマンドレジスタセル 260 デコーダ DR1,DR2 ドライバ 603 ライトバッファ 604 ライト切換回路 605 コマンドレジスタアレイ 606 メモリセルアレイ 613 リード切換回路 614 プリアンプ 615 メインアンプ 620 制御回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 堂阪 克己 兵庫県伊丹市瑞原4丁目1番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内 (72)発明者 熊野谷 正樹 兵庫県伊丹市瑞原4丁目1番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内
Claims (9)
- 【請求項1】 外部からアクセスして記憶データの書込
および読出が可能でありかつ行列状に配列された複数の
メモリセルを有するメモリセルアレイと、 外部からアクセスして記憶データの書込および読出が可
能でありかつ装置の内部状態を設定するコマンドデータ
を記憶するための複数のレジスタセルを有するコマンド
レジスタアレイとを備える、半導体記憶装置。 - 【請求項2】 データの入力または出力を行なうための
インタフェース回路と、 前記メモリセルアレイと前記コマンドレジスタアレイの
いずれがアクセスされるかを示すアクセス先指定信号に
従って前記メモリセルアレイおよび前記コマンドレジス
タアレイの一方と前記インタフェース回路とを接続する
ための切換制御手段をさらに備える、請求項1記載の半
導体記憶装置。 - 【請求項3】 前記レジスタセル各々に対応して設けら
れ、対応のレジスタセルの記憶データによりその動作状
態が決定される回路要素を対応のレジスタセルの記憶デ
ータに従って駆動するための複数のドライブ素子をさら
に備える、請求項1または2記載の半導体記憶装置。 - 【請求項4】 予め定められた組のドライブ素子の出力
信号をデコードし、該デコード結果に従って動作状態が
決定される回路要素を該デコード結果が示す状態へ駆動
するコマンドデコード手段をさらに備える、請求項3記
載の半導体記憶装置。 - 【請求項5】 前記レジスタセルと前記メモリセルとは
同じ構造を有する、請求項1ないし4のいずれかに記載
の半導体記憶装置。 - 【請求項6】 前記レジスタセルはフリップフロップ構
成のスタティック型メモリセル構造を備える、請求項1
ないし5のいずれかに記載の半導体記憶装置。 - 【請求項7】 クロック信号に同期して動作する半導体
装置であって、 所定の動作モード時に発生される内部出力信号に応答し
て出力ノードを第1の電位レベルへ駆動して前記出力ノ
ードから活性状態の出力信号を発生する第1の出力駆動
素子と、 前記クロック信号に同期して与えられる前記所定の動作
モードの終了を指示する終了指示信号に応答して前記内
部出力信号を非活性状態へリセットするリセット手段
と、 前記クロック信号と前記終了指示信号とに応答して所定
の時間活性状態となる出力駆動信号を発生する手段と、 前記出力駆動信号に応答して、前記出力ノードを第2の
電位レベルへと駆動して前記出力ノードからの出力信号
を非活性状態とする第2の出力駆動素子とを備える、ク
ロック同期型半導体装置。 - 【請求項8】 クロック信号に同期して動作するクロッ
ク同期型半導体装置であって、 前記クロック信号に同期して与えられるアクセス開始指
示信号に応答して、ラッチ制御信号を発生する手段と、 前記ラッチ制御信号に応答して、前記同期型半導体装置
の動作状態を示す内部出力信号をラッチする内部出力信
号ラッチ手段と、 前記ラッチ手段のラッチする信号が活性状態のとき導通
し、出力ノードを第1の電位レベルへ駆動して活性状態
の出力信号を前記出力ノードから発生する第1の出力ド
ライブ素子と、 前記クロック信号とアクセス完了指示信号とに応答し
て、前記内部出力信号ラッチ手段のラッチ信号を非活性
状態にリセットするリセット手段と、 前記クロック信号と前記アクセス完了指示信号とに応答
して所定の時間幅を有する出力制御信号を発生する出力
制御信号発生手段と、 前記出力制御信号に応答して出力駆動信号を発生しかつ
ラッチする出力駆動信号ラッチ手段と、 前記出力駆動信号に応答して前記出力ノードを第2の電
位レベルへ駆動して前記出力ノードからの出力信号を非
活性状態とする第2の出力ドライブ素子と、 前記出力制御信号が発生されてから所定時間経過後にリ
セット信号を発生するリセット信号発生手段と、 前記リセット信号に応答して前記出力駆動信号ラッチ手
段がラッチする信号を非活性状態へリセットする素子と
を備える、クロック同期型半導体装置。 - 【請求項9】 クロック信号に同期して動作し、出力端
子を内部出力信号に従って所定の電位レベルへ駆動する
ための出力回路であって、 内部ノード上に与えられた内部出力信号の活性化時、前
記出力端子を前記所定の電位レベルへと駆動するための
第1の出力ドライブ素子と、 前記内部出力信号の非活性化指示信号と前記クロック信
号とに応答して、前記内部ノード上の内部出力信号を非
活性化して前記第1の出力ドライブ素子を非導通状態と
するリセット手段と、 前記非活性化指示信号と前記クロック信号とに応答し
て、予め定められた時間幅を有する出力駆動信号を発生
する手段と、 前記出力駆動信号に応答して、前記出力端子を前記所定
の電位レベルと論理の異なる第2の電位レベルへと駆動
する第2の出力ドライブ素子とを備える、出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31013093A JPH07169271A (ja) | 1993-12-10 | 1993-12-10 | 半導体記憶装置、クロック同期型半導体装置および出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31013093A JPH07169271A (ja) | 1993-12-10 | 1993-12-10 | 半導体記憶装置、クロック同期型半導体装置および出力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07169271A true JPH07169271A (ja) | 1995-07-04 |
Family
ID=18001535
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31013093A Withdrawn JPH07169271A (ja) | 1993-12-10 | 1993-12-10 | 半導体記憶装置、クロック同期型半導体装置および出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07169271A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5983023A (en) * | 1997-01-17 | 1999-11-09 | Mitsubishi Denki Kabushiki Kaisha | Memory-contained processor |
JP2006079780A (ja) * | 2004-09-13 | 2006-03-23 | Renesas Technology Corp | 半導体記憶装置 |
WO2007116483A1 (ja) | 2006-03-31 | 2007-10-18 | Fujitsu Limited | メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器 |
WO2007116486A1 (ja) | 2006-03-31 | 2007-10-18 | Fujitsu Limited | メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器 |
-
1993
- 1993-12-10 JP JP31013093A patent/JPH07169271A/ja not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5983023A (en) * | 1997-01-17 | 1999-11-09 | Mitsubishi Denki Kabushiki Kaisha | Memory-contained processor |
JP2006079780A (ja) * | 2004-09-13 | 2006-03-23 | Renesas Technology Corp | 半導体記憶装置 |
WO2007116483A1 (ja) | 2006-03-31 | 2007-10-18 | Fujitsu Limited | メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器 |
WO2007116486A1 (ja) | 2006-03-31 | 2007-10-18 | Fujitsu Limited | メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器 |
US8159886B2 (en) | 2006-03-31 | 2012-04-17 | Fujitsu Limited | Memory device, control method for the same, control program for the same, memory card, circuit board and electronic equipment |
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