JPH07169271A - 半導体記憶装置、クロック同期型半導体装置および出力回路 - Google Patents

Abstract

(57)【要約】 【目的】 出力制御信号を高速で駆動することができる
とともに、多数の動作モードおよび内部状態を指定する
コマンドデータを小占有面積で格納しかつ外部から書込
／読出可能なコマンドレジスタを備えるキャッシュＤＲ
ＡＭを提供する。 【構成】 制御信号出力回路５０は、ドライブ信号φ１
に従って導通して出力ノード６０を接地電位レベルへ放
電する第１の出力ドライブトランジスタＰＤと、この第
１のドライブ信号の非活性化時に所定期間活性状態とな
るプルアップドライブ制御信号を発生するプルアップド
ライブ制御回路７２と、プルアップドライブ制御信号に
従って所定期間活性状態となるプルアップドライブ回路
７４と、プルアップドライブ回路７４からのドライブ信
号φ２に応答して導通し、出力ノード６０を所定期間電
源電位レベルへ駆動する第２の出力トランジスタＰＵを
備える。出力ノード６０が信号線にワイヤードＯＲ接続
されても非活性化時にはドライブトランジスタＰＵによ
り高速で非活性状態とされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、特にダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）とスタティック・ランダム・アクセス・メ
モリ（ＳＲＡＭ）とが同一チップ上に集積化された半導
体記憶装置（キャッシュＤＲＡＭ：ＣＤＲＡＭ）の改良
に関する。より特定的には、この発明は、クロック信号
に同期して動作するＣＤＲＡＭにおける制御信号出力回
路およびこのＣＤＲＡＭの内部状態を決定するコマンド
データを格納するためのコマンドレジスタの構成に関す
る。

【０００２】

【従来の技術】データ処理システムにおいては、主メモ
リとしては、ビット単価の安いＤＲＡＭが用いられる。
標準ＤＲＡＭは、そのアクセス時間が短縮化されてきて
はいるものの、高速動作するマイクロプロセシングユニ
ット（ＭＰＵ）の動作速度よりも遅い。

【０００３】動作速度の差に起因するＭＰＵのウェイト
の発生回数を低減するために、高速のキャッシュメモリ
をＭＰＵと主メモリとの間に設けることが、メインフレ
ームにおいては昔から幅広く利用されている。高速キャ
ッシュメモリは高価である。しかしながら、低価格なが
らも高性能をも要求されるパーソナルコンピュータなど
の分野においては、その動作速度を改善するために、あ
る程度高価になるのを犠牲にして一部でやむなく使用さ
れている。

【０００４】このような高速キャッシュメモリ（ＳＲＡ
Ｍ）を用いて比較的安価で小規模なシステムを構築する
方法として、高速キャッシュメモリをＤＲＡＭに内蔵す
ることが考えられらる。すなわち、ＤＲＡＭを主メモリ
としかつＳＲＡＭをキャッシュメモリとして備える階層
的な構造の１チップメモリを考えることができる。この
ような階層的な構造の１チップメモリはキャッシュＤＲ
ＡＭ（ＣＤＲＡＭ）と呼ばれる。既に本願発明者のグル
ープは、特開平４−２５２４８６号公報、および特開平
４−３１８３８９号公報などにおいて、独創的なＣＤＲ
ＡＭを提案している。このＣＤＲＡＭは、ＤＲＡＭとＳ
ＲＡＭとが独立にアドレス指定可能であり、任意のマッ
ピング方式に対応することができ、またＤＲＡＭアレイ
とＳＲＡＭアレイとの間でキャッシュブロックサイズの
データを一括して転送することができるなどの特徴を備
えている。

【０００５】

【発明が解決しようとする課題】上述のようなＣＤＲＡ
Ｍを外部メモリとして用いた場合、ＭＰＵは高速でＣＤ
ＲＡＭへアクセスすることができる。また、このような
ＣＤＲＡＭはシステムクロックのようなクロック信号に
同期して外部制御信号の取込およびデータの入出力を実
行している。したがって、外部制御信号のスキューなど
によるタイミングマージンを考慮する必要がなく、高速
でＣＤＲＡＭを動作させることができる。またこの場
合、外部のコントローラは、外部制御信号をクロック信
号に同期してワンショットのパルスの形態でＤＤＲＡＭ
へ与えればよく、外部コントローラの負荷が軽減され
る。

【０００６】また、上述のようなＣＤＲＡＭにおいて
は、ＤＲＡＭとＳＲＡＭとの間でのデータ転送は１クロ
ックサイクルで実行されるため、キャッシュミス時のペ
ナルティを低減することができる。

【０００７】しかしながら、このＣＤＲＡＭのアクセ
ス、すなわちキャッシュヒット／ミスの判定などによる
外部制御信号の作成は、外部に設けられたキャッシュコ
ントローラ（またはメモリコントローラ）が行なうた
め、システム規模が大きくなるという問題が生じる。ま
たこの場合、専用のメモリコントローラが必要とされる
ためユーザは、ＣＤＲＡＭの特性およびこのキャッシュ
コントローラの特性を考慮する必要があり、ユーザの負
荷が増えるという問題が生じる。

【０００８】また、キャッシュコントローラが必要とさ
れるため、ＭＰＵはＣＤＲＡＭと直接接続して信号の授
受を行なうことはできないため、データ処理システムの
規模が大きくなるとともに、信号伝搬遅延などの問題が
生じる。

【０００９】さらに、ＣＤＲＡＭは、様々なキャッシュ
のメモリマッピング方式（セットアソシアティブ方式、
ダイレクトマッピング方式など）を実現することができ
る（ＳＲＡＭおよびＤＲＡＭの独立のアドレス指定可能
性のため）。これは、別の観点からすれば、ＣＤＲＡＭ
が様々なデータ処理システムにおいて用いられることを
意味している。データ処理システムが異なれば、ＣＤＲ
ＡＭに要求される仕様（リフレッシュサイクルなど）が
異なるとともに、また様々な動作モードが要求されるこ
とが考えられる。このような様々な仕様はマスク配線な
どにより固定的に設定するよりも、コマンドデータなど
によりユーザが必要に応じて設定できるようにするのが
好ましい。またこのようなユーザがコマンドデータなど
により実現できる機能は、外部処理装置の負荷を増大さ
せることなくできるだけ数多く実現するのが好ましい。

【００１０】またこのような多機能化はチップ面積、ア
クセス時間および動作速度のペナルティを払うことなく
実現するのが好ましい。

【００１１】それゆえ、この発明の目的は、外部処理装
置の負荷を増加させることなく多機能を実現するＣＤＲ
ＡＭを提供することである。

【００１２】この発明の他の目的は、チップ面積、アク
セス時間および動作速度のペナルティを払うことなく数
多くの機能を実現することのできるＣＤＲＡＭを提供す
ることである。

【００１３】この発明のさらに他の目的は、多機能を実
現するために用いられるコマンドデータを効率的に格納
するコマンドレジスタの構成を提供することである。

【００１４】この発明のさらに他の目的は、外部からコ
マンドデータによりその内部動作状態などを決定するこ
とのできる、一般の半導体記憶装置に適用することので
きるコマンドレジスタの構成を提供することである。

【００１５】この発明のさらに他の目的は、外部制御装
置と直接接続することのできる構成を備えるＣＤＲＡＭ
を提供することである。

【００１６】この発明のさらに他の目的は、装置の動作
状態を外部装置へ高速で知らせることにより、高速動作
するメモリシステムを構築することのできる制御信号出
力回路を備えるＣＤＲＡＭを提供することである。

【００１７】この発明のさらに他の目的は、高速動作し
かつ占有面積の小さな制御信号出力回路を提供すること
である。

【００１８】この発明のさらに他の目的は、クロック信
号に同期して動作するオープンドレイン出力回路の改良
を提供することである。

【００１９】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、外部からアクセスして記憶データの書込およ
び読出が可能でありかつ行列状に配列された複数のメモ
リセルを有するメモリセルアレイと、外部からアクセス
して記憶データの書込および読出が可能でありかつ装置
の内部状態を設定するコマンドデータを記憶するための
複数のレジスタセルを有するコマンドレジスタアレイと
を備える。

【００２０】請求項２に係る半導体記憶装置は、請求項
１記載の半導体記憶装置がさらに、データの入力または
出力を行なうためのインタフェース回路と、メモリセル
アレイとコマンドレジスタアレイのいずれがアクセスさ
れるかを示すアクセス先指定信号に従ってメモリセルア
レイおよびコマンドレジスタアレイの一方とインタフェ
ース回路とを接続する切換制御手段を備える。

【００２１】請求項３に係る半導体記憶装置は、レジス
タセル各々に対応して設けられ、対応のレジスタセルの
記憶データによりその動作状態が決定される回路要素
を、該対応のレジスタセルの記憶データに従って駆動す
るための複数のドライブ素子をさらに備える。

【００２２】請求項４に係る半導体記憶装置は、請求項
３記載の半導体記憶装置がさらに、予め定められた組の
ドライブ素子の出力信号をデコードし、そのデコード結
果に従って状態が決定される回路要素をそのデコード結
果が示す状態へ駆動するためのコマンドデコード手段を
さらに備える。

【００２３】請求項５に係る半導体記憶装置は、請求項
１ないし４のいずれかに記載の半導体記憶装置であっ
て、レジスタセルとメモリセルは同じ構造を備える。

【００２４】請求項６に係る半導体記憶装置は、レジス
タセルがフリップフロップ構成のスタティック型メモリ
セル構造を備える。

【００２５】請求項７に係るクロック同期型半導体記憶
装置は、所定の動作モード時に発生される内部出力信号
に従って、出力ノードを第１の電位レベルへ駆動してこ
の出力ノードから活性状態の出力信号を発生する第１の
出力駆動素子と、クロック信号に同期して与えられる所
定の動作モードの終了を示す終了指示信号に応答して内
部出力信号を非活性状態へリセットするためのリセット
手段と、クロック信号と終了指示信号とに応答して、所
定の時間活性状態となる出力駆動信号を発生する手段
と、この出力駆動信号に応答して、出力ノードを第２の
電位レベルへと駆動して出力ノードからの出力信号を非
活性状態とする第２の出力駆動素子とを備える。

【００２６】請求項８の同期型半導体装置は、クロック
信号に同期して与えられるアクセス開始指示信号に応答
して、ラッチ制御信号を発生する手段と、このラッチ制
御信号に応答して、該装置の動作状態を示す内部出力信
号をラッチする内部出力信号ラッチ手段と、この内部出
力信号ラッチ手段がラッチする信号が活性状態のとき導
通し、出力ノードを第１の電位レベルへ駆動して活性状
態の出力信号を発生する第１の出力ドライブ素子と、ク
ロック信号とアクセス完了指示信号とに応答して、内部
出力信号ラッチ手段のラッチ信号を非活性状態にリセッ
トするリセット手段と、クロック信号とアクセス完了指
示信号とに応答して、所定の時間幅を有する出力制御信
号を発生する出力制御信号発生手段と、この出力制御信
号に応答して出力駆動信号を発生しかつラッチする出力
駆動信号ラッチ手段と、この出力駆動信号に応答して出
力ノードを第２の電位レベルへ駆動して出力信号を非活
性状態とする第２の出力ドライブ素子と、出力制御信号
が非活性状態となってから所定時間経過後にリセット信
号を発生するリセット信号発生手段と、このリセット信
号に応答して出力駆動信号を非活性状態へリセットする
リセット素子を備える。

【００２７】請求項９に係る出力回路は、内部ノード上
に与えられた内部出力信号の活性化時に出力端子を所定
の電位レベルへと駆動する第１の出力ドライブ素子と、
この内部出力信号の非活性化指示信号とクロック信号と
に応答して、この内部出力信号を非活性化して第１の出
力ドライブ素子を非導通状態とするリセット手段と、非
活性化指示信号とクロック信号とに応答して、予め定め
られた時間幅を有する出力駆動信号を発生する手段と、
出力駆動信号に応答して、出力端子を所定の電位レベル
と論理の異なる第２の電位レベルへと駆動する第２の出
力ドライブ素子とを備える。

【００２８】

【作用】請求項１の発明においては、所望の内部状態を
決定するコマンドデータをレジスタアレイ内に格納する
ため、コマンドデータをラッチして直接対応の回路要素
をドライブするフリップフロップの構成と異なり、コマ
ンドデータ格納のためのコマンドレジスタ領域の占有面
積を低減することができ、多数のコマンドデータを小占
有面積内に格納することができる。また外部からコマン
ドデータの書込および読出が可能であり、ユーザは容易
に、設定された動作状態を知って所望の内部動作状態に
変更するとともに、設定された動作状況に合せて外部装
置を動作させることができる。

【００２９】請求項２の発明においては、切換制御回路
により入力回路または出力回路であるインタフェース回
路がコマンドレジスタアレイまたはメモリセルアレイへ
選択的に接続されるため、コマンドデータの書込／読出
のためのインタフェース回路を新たに設ける必要がな
く、チップ占有面積の増大を防止することができる。

【００３０】請求項３の発明においては、レジスタセル
各々に対応して回路要素を駆動するためのドライブ素子
が設けられており、レジスタセルが直接回路要素を駆動
する必要がなく、レジスタセルの規模を小さくすること
ができる。また各アクセスサイクルごとにレジスタセル
の記憶内容を読出して回路要素を所望の動作状態に駆動
する必要がなく、アクセス時間が長くなるのを防止する
ことができる。

【００３１】請求項４の発明においては、ドライブ素子
の出力をデコードし、そのデコード結果に従って回路要
素をドライブしているため、ドライブ素子の数すなわち
レジスタセルの数を低減することができ、コマンドレジ
スタアレイの規模を小さくすることができる。

【００３２】請求項５の発明においては、レジスタセル
とメモリセルとは同じセル構造を備えるため、コマンド
レジスタアレイ作成のために新たに製造工程を追加する
必要がない。

【００３３】請求項６の発明においては、フリップフロ
ップ構成のスタティック型セル構造をレジスタセルが備
えており、高速でコマンドデータの書込および読出を行
なうことができる。

【００３４】請求項７の発明においては、第１の出力駆
動素子の非導通時に第２の出力駆動素子が所定時間の間
導通するため、出力ノードを高速で非活性状態とするこ
とができ、高速で動作するメモリシステムを構築するこ
とができる。

【００３５】請求項８の発明においては、第１の出力駆
動素子の非導通時に、出力制御信号をラッチして第２の
出力駆動素子を導通状態とし、リセット信号がリセット
素子を介して出力制御信号をリセットしているため、出
力制御信号およびリセット信号を発生するための手段は
大きな駆動力を要求されず、小占有面積の出力制御回路
を実現することができる。

【００３６】また、出力制御信号をラッチ回路の状態を
反転させることにより高速で変化させることができ、第
２の出力駆動素子を高速動作させることができ、高速で
出力信号を非活性化することができる。これにより高速
で動作するメモリシステムを実現するクロック同期型半
導体記憶装置を得ることができる。

【００３７】請求項９の発明においては、第１の出力駆
動素子の非導通時に第２の出力駆動素子がクロック信号
に従って所定期間導通状態とされて出力信号を非活性化
しているため、複数の出力回路が信号線にワイヤードＯ
Ｒ接続されてもこの信号線は高速で駆動され、高速で出
力信号を変化させることのできるオープンドレイン型出
力回路を得ることができる。

【００３８】

【実施例】図１は、この発明の一実施例である半導体記
憶装置の全体の構成を概略的に示す図である。図１にお
いて、ＣＤＲＡＭ１は、行および列のマトリクス状に配
列された複数のダイナミック型メモリセルを有するＤＲ
ＡＭ部２と、行および列のマトリクス状に配列された複
数のスタティック型メモリセルを含むＳＲＡＭ部４と、
ＤＲＡＭ部２とＳＲＡＭ部４との間でデータ転送を行な
うための双方向データ転送回路（ＤＴＢ）６を含む。Ｄ
ＲＡＭ部２は、たとえば、２²⁰ワード・１６ビットの記
憶容量を備え、ＳＲＡＭ部４は、たとえば２¹⁰ワード・
１６ビットの記憶容量を備える。ＤＲＡＭ部２およびＳ
ＲＡＭ部４は、それぞれ、ロウデコーダおよびコラムデ
コーダを含む。ＤＲＡＭ部２およびＳＲＡＭ部４は、そ
れぞれ独立にアドレス指定が可能である。双方向データ
転送回路（ＤＴＢ）６は、ＤＲＡＭ部２とＳＲＡＭ部４
との間でたとえば６４ビットを一度に転送する。この双
方向データ転送回路（ＤＴＢ）６は、またデータをラッ
チする機能を備えており、外部からこの双方向データ転
送回路へアクセスしてデータの入出力を行なうことがで
きる。

【００３９】ＣＤＲＡＭ１は、外部アドレス信号ビット
Ａ０〜Ａ２１を取込みかつスクランブルして内部アドレ
ス信号を発生するアドレスバッファ／スクランブル回路
８と、このアドレスバッファ／スクランブル回路８から
の内部アドレス信号ビットＡ８〜Ａ１９を受けるロウア
ドレスバッファ１０と、ロウアドレスバッファ８からの
アドレス信号を受けかつラッチするページアドレス交換
回路１２と、アドレスバッファ／スクランブル回路８か
らのアドレス信号ビットＡ０〜Ａ７を受けて内部列アド
レス信号を発生するコラムアドレスバッファ１４と、コ
ラムアドレスバッファ１４からの内部列アドレス信号を
ラッチするブロックアドレス交換回路１６と、ブロック
アドレス交換回路１６からの内部列アドレス信号をラッ
チするラッチ回路１８を含む。ページアドレス交換回路
１２からの内部行アドレス信号は、ＤＲＡＭ部２に与え
られ、そこに含まれるロウデコーダによりデコードされ
てＤＲＡＭワード線を選択状態とする。ラッチ回路１８
にラッチされた内部列アドレス信号は、ＤＲＡＭ部２に
含まれるコラムデコーダへ与えられ、ＤＲＡＭ部２にお
ける列（ビット線対）を選択状態とする。

【００４０】ＣＤＲＡＭ１は、さらに、ＳＲＡＭ部４が
格納するデータのアドレスすなわちタグアドレスを格納
するタグメモリ（ＴＡＧ）２０と、アドレスバッファ／
スクランブル回路８からのアドレス信号ビットＡ１０〜
Ａ１９とタグメモリ２０からのタグアドレスとを比較
し、キャッシュヒット／ミスを判定する判定回路２２
と、ロウアドレスバッファ１０がラッチする内部ロウア
ドレス信号とアドレスバッファ／スクランブル回路８か
ら与えられる内部ロウアドレス信号ビットＡ８〜Ａ１９
を比較し、ページヒット／ミスを判定する判定回路２４
と、キャッシュミス時にタグメモリ２０から与えられる
タグアドレスを格納する戻りアドレスラッチ回路２６
と、外部制御信号および判定回路２２および２４からの
ページヒット／ミス指示信号およびキャッシュヒット／
ミス指示信号に応答して各種必要な制御を実行するとと
もに、外部制御信号ＬＭＥ＃、ＫＥＮ＃、およびＢＲＤ
Ｙ＃を発生するＤＲＡＭ制御およびキャッシュ／リフレ
ッシュ制御部３０と、このＣＤＲＡＭ１の内部動作状態
（リフレッシュサイクル、動作クロック周波数など）を
決定するコマンドデータを格納するとともに、設定され
たコマンドデータに従って対応の回路要素を駆動するコ
マンドレジスタ２８を含む。

【００４１】戻りアドレスラッチ回路２６が格納するア
ドレス信号はタグメモリ２０が格納するタグアドレスと
アドレスバッファ／スクランブル回路８から与えられる
列アドレス信号である。この戻りアドレスラッチ回路２
６の格納するアドレス信号はキャッシュミス時に、それ
ぞれページアドレス交換回路１２およびブロックアドレ
ス交換回路１６へ与えられＳＲＡＭ部４に含まれるデー
タのＤＲＡＭ部２への転送およびＤＲＡＭ部２からＳＲ
ＡＭ４への要求されるデータの転送が行なわれる。この
とき、またコマンドレジスタ２８に格納されたコマンド
データにより、このキャッシュミス時におけるＳＲＡＭ
部４とＤＲＡＭ部２におけるデータの転送方法（キャッ
シュアロケイトの有無、有効データが出力されるまでの
ウェイトサイクル数等）が決定される。ＤＲＡＭ部にお
いては、常時１頁のデータ（たとえば１行のダイナミッ
ク型メモリセルのデータ）が選択状態とされており、ま
た双方向データ転送回路（ＤＴＢ）６は、ラッチ回路を
備えており、このＤＲＡＭ部２において選択状態とされ
ている１頁のデータのうちの所定のサイズのデータブロ
ックを格納している。

【００４２】ＤＲＡＭ部２およびキャッシュ／リフレッ
シュ制御部３０では、ＤＲＡＭ部２と双方向データ転送
回路６との間のデータ転送動作の制御を行なう部分と、
双方向データ転送回路６とＳＲＡＭ部４との間のデータ
転送動作および双方向データ転送回路６およびＳＲＡＭ
部４に対するデータの入出力を行なう回路部分とはそれ
ぞれ別々に設けられる。ＳＲＡＭ部４へのアクセスと独
立してＤＲＡＭ部２と双方向データ転送回路６ｂとの間
によるデータ転送動作を実行する。このＤＲＡＭ制御お
よびキャッシュ／リフレッシュ制御部３０は、また、交
換回路１２および１６の格納するアドレス信号の変更動
作を制御する。キャッシュミス時にあり、かつページヒ
ット時においては、すなわち外部処理装置が要求するデ
ータがＳＲＡＭ部４にはなく、ＤＲＡＭ部２において選
択状態とされているページに存在する場合には、ブロッ
クアドレス交換回路１６がラッチするアドレス信号はコ
ラムアドレスバッファ１４から与えられる列アドレス信
号に変更される。キャッシュミス時においてページミス
である場合には、交換回路１２および１６がラッチする
アドレス信号が変更される。ページアドレス交換回路１
２がラッチするアドレス信号は、このとき戻りアドレス
ラッチ回路２６から与えられる戻りアドレス信号により
変更される（コピーバック動作のため）。同様に、この
とき列アドレス交換回路１６がラッチするアドレス信号
も戻りアドレスラッチ回路２６がラッチするアドレス信
号により置換えられる（コピーバック動作時）。

【００４３】制御部３０は、マスタクロックＣＬＫの立
上がりエッジで外部制御信号をサンプリングし、それら
のサンプリングした信号の状態の組合わせに従って必要
な動作制御を行なうとともに、判定回路２２および２４
からのキャッシュヒット信号およびページヒット指示信
号に応じて必要なデータ転送動作およびタグアドレスの
変更を実行する。

【００４４】ＣＤＲＡＭ１の内部にタグアドレスを格納
するタグメモリ２０を設けるとともに、内部キャッシュ
ヒット／ミスおよびページヒット／ミスを判定する回路
２２および２４を設けることにより、任意のバンク構成
のメモリシステムを容易に構築することができるととも
に、高速でキャッシュヒット／ミス時に要求される動作
を実行することができる。

【００４５】［外部制御信号の種類］ＣＤＲＡＭ１は、
キャッシュヒット／ミスの判定を行なう制御部３０を内
蔵しており、外部処理装置（ＭＰＵ）は直接ＣＤＲＡＭ
１と信号の授受を行なうことができる。このＣＤＲＡＭ
１へ与えられる外部制御信号には以下のものがある。

【００４６】マスタクロックＣＬＫ：ＣＤＲＡＭ１はこ
のマスタクロックＣＬＫに同期して各外部信号を取込む
とともに、このＣＤＲＡＭの内部動作のクロック周波数
がマスタクロックＣＬＫにより決定される。

【００４７】アドレスステータス信号ＡＤＳ＃：このア
ドレスステータス信号ＡＤＳ＃は、チップイネーブル信
号／ＣＥまたはチップセレクト信号／ＣＳに対応する機
能を備える。このアドレスステータス信号ＡＤＳ＃がマ
スタクロックＣＬＫの立上がりエッジで活性状態（以下
に述べる構成においては、“Ｌ”レベル）のときに外部
制御信号およびアドレス信号が取込まれる。またアドレ
スステータス信号ＡＤＳ＃が活性状態のとき、ＣＤＲＡ
Ｍ１は、ＳＲＡＭ部４とＤＲＡＭ部２との間および／ま
たはＣＰＵとＣＤＲＡＭとの間でデータ転送を行なうデ
ータ転送サイクルへも入ることができる。メモリ／ＩＯ
信号ＭＩＯ＃、ライト／リード信号Ｗ／Ｒ＃、およびデ
ータ／コード信号Ｄ／Ｃ＃はマスタクロックＣＬＫの立
上がり時におけるこれらの状態の組合わせに従って動作
内容を規定する。これらの信号Ｍ／ＩＯ＃、Ｄ／Ｃ＃お
よびＷ／Ｒ＃はアドレスステータス信号ＡＤＳ＃が活性
状態のときに取込まれる。

【００４８】(ｉ) Ｍ／ＩＯ＃＝Ｄ／Ｃ＃＝Ｗ／Ｒ＃
＝０（＝“Ｌ”） 何ら応答せず、次のアドレスサイクルを待つ。

【００４９】(ii) Ｍ／ＩＯ＃＝Ｄ／Ｃ＃＝０および
Ｗ／Ｒ＃＝１（＝“Ｈ”） この場合にも何ら応答はせず、次のアドレスサイクルを
待つ。

【００５０】 (iii) Ｍ／ＩＯ＃＝Ｗ／Ｒ＃＝０かつＤ／Ｃ＃＝１ この場合には、データ入出力端子ＤＱ０〜ＤＱ１５上に
コマンドレジスタ２８の格納するデータが読出される。

【００５１】 (iv) Ｍ／ＩＯ＃＝０かつＤ／Ｃ＃＝Ｗ／Ｒ＃＝１ この場合には、コマンドレジスタ２８へコマンドデータ
が書込まれ、特定の動作モードなどが指定される。

【００５２】 (ｖ) Ｍ／ＩＯ＃＝１かつＤ／Ｃ＃＝Ｗ／Ｒ＃＝０ この状態においては、ＣＤＲＡＭから命令などのコード
が読出される。ＣＤＲＡＭ１それ自身にとっては、格納
するデータが命令などのコードであるか単なる処理デー
タであるかは区別しない。外部処理装置（ＣＰＵ）がこ
れらの区別を必要とする。

【００５３】 (vi) Ｍ／ＩＯ＃＝Ｗ／Ｒ＃＝１かつＤ／Ｃ＃＝０ この場合にも応答はせず、次のアクセス要求を待つ。

【００５４】 (vii) Ｍ／ＩＯ＃＝Ｄ／Ｃ＃＝１かつＷ／Ｒ＃＝０ この場合には、ＣＤＲＡＭ１からデータが読出される。

【００５５】 (viii) Ｍ／ＩＯ＃＝Ｄ／Ｃ＃＝Ｗ／Ｒ＃＝１ この場合には、ＣＤＲＡＭ１へデータが書込まれる。

【００５６】アドレス／コマンドレジスタイネーブル信
号ＡＤＣ１／ＣＭＥ＃：コマンドレジスタリードコマン
ドまたはコマンドレジスタライトコマンドが与えられた
とき、このコマンドレジスタイネーブル信号ＣＭＥ＃を
活性状態とすると、コマンドレジスタの内容の読出また
は書込が実行される。すなわち、コマンドレジスタへア
クセスする場合、コマンドレジスタイネーブル信号ＣＭ
Ｅ＃を“Ｌ”の活性状態に設定する。アドレス制御信号
ＡＧＣ１は、このＣＤＲＡＭを用いてメモリシステムを
構築した場合に、このメモリシステムは最大４バンクに
分割することができるが、このメモリシステムにおける
バンクアドレスを示す。他のアドレス制御信号ＡＤＣ０
と組合わせてバンクアドレスして用いられる。

【００５７】バーストラースト信号ＢＬＡＳＴ＃：バー
ストラースト信号ＢＬＡＳＴ＃は、外部処理装置である
ＣＰＵのデータ転送サイクルの最後を示す。すなわち、
ＣＤＲＡＭに対するデータの読出、書込およびコマンド
レジスタ２８へのデータ書込時における最後のデータで
あることを示す。バーストラースト信号ＢＬＡＳＴ＃が
活性状態とされると、次のサイクルはアドレスサイクル
となり次のアドレス指定を待つ。

【００５８】データホールド／スリープ信号ＤＨ＃／Ｓ
Ｐ＃：データの入出力を行なうデータサイクル、有効デ
ータが出力されるまでウェイトをかけるデータウェイト
サイクル、または同じデータを持続的に出力または入力
するデータホールドサイクルにおいては、信号ＤＨ＃／
ＳＰ＃は、データホールド信号ＤＨ＃として用いられ
る。データホールド信号ＤＨ＃は、出力バッファを制御
する。すなわち、データホールド信号ＤＨ＃が活性状態
（“Ｌ”）となると、ＣＤＲＡＭ１は、データホールド
サイクルに入り、その出力データを次のクロックサイク
ルの終了まで保持する。

【００５９】次のアドレス指定を待つアドレスサイクル
の間、この信号ＤＨ＃／ＳＰ＃はスリープ信号ＳＰ＃と
して用いられ、スリープモード動作を制御する。スリー
プモード動作は、マスタクロックＣＬＫの内部回路への
伝達を禁止する動作モードであり、ＣＤＲＡＭ１をその
前の動作状態に維持する。内部回路の動作を停止させる
ことにより消費電力の低減を図る。スリープ信号ＳＰ＃
が３２クロックサイクルの間活性状態を連続して維持す
れば、ＣＤＲＡＭ１は、スリープサイクルモードに入
り、内部クロック信号の発生を停止させる。スリープサ
イクルモード時においては、スリープ信号ＳＰ＃はマス
タクロックＣＬＫと非同期な信号として取扱われる。

【００６０】リセット信号ＲＳＴ＃：リセット信号ＲＳ
Ｔ＃はＣＤＲＡＭ１をリセットする。すなわちリセット
動作時においては、ＣＤＲＡＭ１において、（ｉ）すべ
てのコマンドレジスタの格納値がデフォルト値に設定さ
れる、（ii）ＤＲＡＭ部２に含まれるＤＲＡＭアレイの
初期化を開始する、および（iii ）タグメモリ２０の有
効ビットをリセットする。リセット信号ＲＳＴ＃は、マ
スタクロックＣＬＫと非同期に取込まれる。データホー
ルド信号ＤＨ＃またはスリープ信号ＳＰ＃が活性状態と
なっているときには、リセット信号ＲＳＴ＃は無視され
る。

【００６１】アドレス制御／リフレッシュ信号ＡＤＣ０
／ＲＥＦ＃：リフレッシュ信号ＲＥＦ＃はオートリフレ
ッシュサイクルを示す。リフレッシュ信号ＲＥＦ＃は入
力信号または出力信号となる。リフレッシュ信号ＲＥＦ
＃が出力信号となるか入力信号となるかはコマンドレジ
スタ２８に設定されたコマンドデータにより決定され
る。リフレッシュ信号ＲＥＦ＃が入力信号として設定さ
れた場合には、リフレッシュ信号ＲＥＦ＃はマスタクロ
ックＣＬＫの立上がりエッジでサンプリングされ、次の
クロックサイクルからＣＤＲＡＭ１においてオートリフ
レッシュ動作が始まる。リフレッシュ信号ＲＥＦ＃が出
力信号として設定された場合には、リフレッシュ信号Ｒ
ＥＦ＃は内蔵のリフレッシュタイマにより制御され、マ
スタクロックＣＬＫに同期して出力される。この出力信
号として設定されたリフレッシュ信号ＲＥＦ＃は、メモ
リシステムにおいてリフレッシュ信号ＲＥＦ＃が入力信
号として設定されたＣＤＲＡＭへ与えられ、これらのＣ
ＤＲＡＭのリフレッシュ動作を制御する。したがって、
ＣＤＲＡＭメモリシステムは、１つのＣＤＲＡＭに同期
してリフレッシュを実行することができ、セルフリフレ
ッシュを通常動作時にも実行することが可能となる。

【００６２】アドレス制御信号ＡＤＣ０は、先に説明し
たアドレス制御信号ＡＤＣ１とともに用いられてバンク
アドレスを示す。これらのアドレス制御信号ＡＤＣ１お
よびＡＤＣ０は、アドレスステータス信号ＡＤＳ＃の活
性化時にサンプリングされる。

【００６３】バイトイネーブル信号ＢＥ０＃およびＢＥ
１＃：バイトイネーブル信号ＢＥ０＃はデータ書込時に
おいて下位バイト（ＤＱ０〜ＤＱ７）を制御し、バイト
イネーブル信号ＢＥ１＃は上位バイト（ＤＱ８〜ＤＱ１
５）を制御する。データ読出時においては、バイトイネ
ーブル信号ＢＥ０＃およびＢＥ１＃は無視され、１６ビ
ットの端子ＤＱ０〜ＤＱ１５がすべてドライブされる。

【００６４】上述の信号はすべてＣＤＲＡＭ１に与えら
れる信号である（出力状態に設定されたリフレッシュ信
号ＲＥＦ＃を除く）。ＣＤＲＡＭ１は、その内部動作状
態を外部装置へ知らせるための出力信号を有する。

【００６５】バーストレディ信号ＢＲＤＹ＃：バースト
レディ信号ＢＲＤＹ＃は、ＣＤＲＡＭ１内部またはＣＰ
Ｕとの間でデータ転送サイクルが完了しており、このＣ
ＤＲＡＭ１へアクセスすることができることを示す。

【００６６】ローカルメモリイネーブル信号ＬＭＥ＃：
ローカルメモリイネーブル信号ＬＭＥ＃は、ＣＤＲＡＭ
１が選択状態とされたことを示す。ローカルイネーブル
信号ＬＭＥ＃はまたヒット信号および／または外部装置
との間でのデータ転送方向制御信号としても用いられ
る。

【００６７】キャッシュイネーブル信号ＫＥＮ＃：ＣＤ
ＲＡＭに対して行なわれるデータ転送動作のデータはキ
ャッシュ可能であることを示す。外部処理装置であるＣ
ＰＵは自身の内蔵のキャッシュにそのアクセスしたデー
タを格納することができることを示す。キャッシュ不能
領域（ＣＤＲＡＭ１には、キャッシュデータを格納する
ための領域とキャッシュデータ格納領域として利用でき
ない領域（たとえば画像処理データ格納領域またはシャ
ドウＲＡＭ領域）とを含む）のデータを読出す場合に
は、少なくともこのキャッシュイネーブル信号ＫＥＮ＃
を不活性状態とするために１ウェイトサイクルが必要と
される。ウェイトサイクル数はまたコマンドデータによ
り決定される。

【００６８】ローカルメモリイネーブル信号ＬＭＥ＃
は、このＣＤＲＡＭ１が選択状態とされたことを示す。
ローカルメモリイネーブル信号ＬＭＥ＃はまた、ヒット
信号および／または外部装置に対するデータ転送方向制
御信号としても用いられる。

【００６９】ＣＤＲＡＭ１においては、また電源電圧Ｖ
ＣＣおよび接地電位ＶＳＳが与えられる。データ入出力
回路に利用されるために別の電源ＶＣＣＱ０〜ＶＣＣＱ
３およびＶＳＳＱ０〜ＶＳＳＱ３が与えられる。

【００７０】図２は、図１に示すＤＲＡＭ部、ＳＲＡＭ
部および双方向データ転送回路の構成を概略的に示す図
である。図２において、ＤＲＡＭ部２は、行および列の
マトリクス状に配列された複数のダイナミック型メモリ
セルを有するＤＲＡＭアレイ３１と、図１に示すページ
アドレス交換回路１２から与えられるロウアドレス信号
をデコードし、ＤＲＡＭアレイ３１における対応の行
（ワード線）を選択状態とするＤＲＡＭロウデコーダ３
２と、図１に示すラッチ回路１８から与えられるコラム
アドレス信号をデコードし、ＤＲＡＭアレイ３１におい
てコラムブロックＣＢを選択するＤＲＡＭコラムブロッ
クデコーダ３３を含む。コラムブロックＣＢは、たとえ
ば６４ビットのメモリセルを含む。このコラムブロック
ＣＢが、ＳＲＡＭ部に対するデータ転送の単位とされ
る。ＤＲＡＭロウデコーダ３２は、このＣＤＲＡＭの選
択状態時においては選択された行（ワード線）を常時選
択状態に維持する。ＤＲＡＭアレイ３１においては図示
しないラッチ型センスアンプが設けられており、この行
上のデータをセンスアンプがラッチしている。このセン
スアンプを擬似キャッシュとして利用することにより、
ページモードでのＳＲＡＭ部とのデータ転送を可能にす
る。

【００７１】ＳＲＡＭ部４は、行および列がマトリクス
状に配列されたスタティック型メモリセルを有するＳＲ
ＡＭアレイ３５と、アドレスバッファ／スクランブル回
路８（図１参照）から与えられたロウおよびコラムアド
レス信号をそれぞれデコードし、ＳＲＡＭアレイ３５に
おける対応のメモリセルを選択するためのＳＲＡＭロウ
デコーダ３６およびコラムデコーダ３７を含む。ＳＲＡ
Ｍアレイ３５の１行は、ＤＲＡＭアレイ３１におけるコ
ラムブロックと同じメモリセル容量を備える。すなわち
コラムブロックＣＢが６４ビットのメモリセルを含む場
合、ＳＲＡＭアレイ３５における１行は６４ビットのメ
モリセルを含む。

【００７２】双方向データ転送回路６は、このコラムブ
ロックＣＢの容量と同じ数の双方向データ転送ゲートを
含む。双方向データ転送ゲートは、ＤＲＡＭからＳＲＡ
Ｍアレイへデータを転送するためのラッチ機能を備える
バッファ回路と、ＳＲＡＭアレイからＤＲＡＭアレイへ
データを転送するためのラッチ機能を備えるバッファ回
路を備える。双方向データ転送回路６へはまたコラムデ
コーダ３７からのコラムデコード信号が与えられる。こ
の構成においては双方向データ転送回路６は、データ入
出力端子ＤＱとデータの入出力を行なうことができる。
キャッシュミス時において、ＤＲＡＭアレイから双方向
データ転送回路６を介してＳＲＡＭアレイ４へデータを
転送した後ＳＲＡＭアレイからデータを読出すことなく
双方向データ転送回路６にデータが転送された時点で必
要とされるデータを読出すことができる。したがって、
キャッシュミス時においても高速でアクセスすることが
可能となる。図３は、データ読出モード時の外部信号の
状態を示すタイミングチャート図である。データ読出を
指示するリードコマンドは、マスタクロックＣＬＫの立
上がりエッジで、アドレスステータス信号ＡＤＳ＃を
“Ｌ”に設定し、信号Ｍ／ＩＯ＃を“Ｈ”、およびライ
ト／リード信号Ｗ／Ｒ＃を“Ｌ”に設定することにより
与えられる。これにより、ＣＤＲＡＭの格納データが読
出される。このＣＤＲＡＭから読出されるデータが単な
る処理データであるか命令などのコードであるかの指定
は、信号Ｄ／Ｃ＃を“Ｈ”または“Ｌ”に設定すること
により区別される。

【００７３】アドレスステータス信号ＡＤＳ＃の立下が
りに応答して、そのときに与えられているアドレス信号
ＡＤＤが取込まれ、内部でメモリセルの選択動作が実行
される。アクセス指定がされると、必要なデータが出力
されるまでデータウェイトサイクルＴｄｗとなる。アド
レスステータス信号ＡＤＳ＃が活性状態（“Ｌ”）とさ
れると、このＣＤＲＡＭが選択状態とされたことを示す
ため、ローカルメモリイネーブル信号ＬＭＥ＃が“Ｌ”
に立下げられる。これにより外部処理装置であるＣＰＵ
はＣＤＲＡＭへのアクセスが成功したことを知ることが
できる。キャッシュミス時においては最初のサイクルに
出力されるデータは、必要としないデータである。した
がってこの場合キャッシュイネーブル信号ＫＥＮ＃はキ
ャッシュ不可を示す“Ｈ”の状態に設定される。

【００７４】ＣＤＲＡＭにおいて、外部処理装置である
ＣＰＵの要求されるデータが揃うと（ＤＲＡＭアレイか
ら双方向データ転送回路またはＳＲＡＭアレイへ転送さ
れる）と、データサイクルＴｄに入る。このときには、
ＣＤＲＡＭは外部処理装置であるＣＰＵに対しデータ転
送を行なうことを知らせるため、バーストレディ信号Ｂ
ＲＤＹ＃を“Ｌ”に立下げる。無効データが出力されて
いる間またバーストレディ信号ＢＲＤＹ＃は、データ転
送をＣＰＵに対して行なわないことを示すため、“Ｈ”
に設定される。有効データが出力されると、次のクロッ
クサイクルからキャッシュイネーブル信号ＫＥＮ＃が
“Ｌ”に設定される。これにより、ＣＰＵは転送された
データがキャッシュ可能であると判断し、その内蔵のキ
ャッシュメモリへ転送されたデータを格納する。バース
トラースト信号ＢＬＡＳＴ＃が“Ｈ”に設定されると、
データ転送がバーストモードで実行され、最初のアドレ
ス信号ＡＤＤに従って選択されたメモリセルから連続し
て次のメモリセルのデータがマスタクロックＣＬＫの立
上がりに同期して出力される。バーストラースト信号Ｂ
ＬＡＳＴ＃が“Ｌ”に設定されると、ＣＤＲＡＭは、そ
のサイクルにおける出力データが最後の要求されるデー
タであることを知る。これにより、ＣＤＲＡＭからＣＰ
Ｕへの読出データの転送が終了する。この後、次のクロ
ックサイクルにおいて、ローカルメモリイネーブル信号
ＬＭＥ＃が“Ｈ”に立上げられた後ハイインピーダンス
状態とされる。これにより、ＣＰＵに対しＣＤＲＡＭは
非選択状態とされたことを知らせる。またバーストレデ
ィ信号ＢＲＤＹ＃を“Ｈ”に立上げ、“Ｈ”のハイイン
ピーダンス状態に設定して、バーストモードでのデータ
転送が終了したことをＣＰＵに対し知らせる。さらに、
キャッシュイネーブル信号ＫＥＮ＃がハイインピーダン
ス状態とされる。

【００７５】図４は、データ書込時の動作を示すタイミ
ングチャート図である。図４において、データ書込を示
すライトコマンドはマスタクロックＣＬＫの立上がりエ
ッジでアドレスステータス信号ＡＤＳ＃を“Ｌ”に設定
しかつ信号Ｍ／ＩＯ＃、Ｄ／Ｃ＃、およびＷ／Ｒ＃を
“Ｈ”に設定することにより与えられる。書込データは
ＳＲＡＭアレイまたは双方向データ転送回路へ書込まれ
るため、書込データがキャッシュブルデータであるかノ
ンキャッシュブルデータであるかは関係なく同一のタイ
ミングでデータの書込が実行される。ライトコマンドが
与えられると、このバーストラースト信号ＢＬＡＳＴ＃
が“Ｈ”に設定される。これにより、バーストモードで
のデータ書込が行なわれることがＣＤＲＡＭへ知らせら
れる。一方、ＣＤＲＡＭは、アドレスステータス信号Ａ
ＤＳ＃が活性状態とされると、選択状態を示すためにロ
ーカルメモリイネーブル信号ＬＭＥ＃を“Ｌ”に設定
し、また書込データがキャッシュ可能であることを示す
ためにキャッシュイネーブル信号ＫＥＮ＃を“Ｌ”に立
下げるとともに、データ書込を行なえることを示すため
に、バーストレディ信号ＢＲＤＹ＃を“Ｌ”に立下げ
る。これにより、バーストラースト信号ＢＬＡＳＴ＃が
“Ｌ”に立下げられるまでバーストモードでのデータの
書込が実行される。バーストラースト信号ＢＬＡＳＴ＃
が“Ｌ”に立下げられると、データの書込が完了する。
したがって次のクロックサイクルにおいて、ローカルメ
モリイネーブル信号ＬＭＥ＃が“Ｈ”とされた後にハイ
インピーダンス状態にされ、キャッシュイネーブル信号
ＫＥＮ＃は“Ｌ”からハイインピーダンス状態に設定さ
れ、またバーストレディ信号ＢＲＤＹも“Ｈ”に立上げ
た後にハイインピーダンス状態とされる。

【００７６】［制御信号出力回路］図３および図４に示
すように、出力制御信号ＬＭＥ＃、ＢＲＤＹ＃は、一旦
“Ｈ”に立上げられた後ハイインピーダンス状態とされ
ている。キャッシュイネーブル信号ＫＥＮ＃は“Ｌ”の
状態からハイインピーダンス状態とされているが、ロー
カルメモリイネーブル信号ＬＭＥ＃およびバーストレデ
ィ信号ＢＲＤＹ＃と同様に一旦ハイレベルに駆動されて
からハイインピーダンス状態とされてもよい。この理由
について説明する。

【００７７】図５に示すように、一般に、メモリシステ
ムは複数のＣＤＲＡＭを含む。図５においては、４行４
列に配置されたＣＤＲＡＭＣＲ００〜ＣＲ３３により４
つのバンクが形成されたメモリシステムの構成が一例と
して示される。バンク＃０は、ＣＤＲＡＭＣＲ００〜Ｃ
Ｒ０３により構成され、バンク＃２はＣＤＲＡＭＣＲ１
０〜ＣＲ１３により構成され、バンク＃２は、ＣＤＲＡ
ＭＣＲ２０〜ＣＲ２３により構成され、バンク＃３はＣ
ＤＲＡＭＣＲ３０〜ＣＲ３３により構成される。このメ
モリシステムは、３２ビットデータ（４バイトデータ）
の入出力を行なう。バイト単位で各バンクが分割され
る。図５においては、バイト０〜バイト３としてデータ
バイトを示す。各バイトに対応して８ビットデータバス
４０ａ〜４０ｄが設けられる。同一データバイトを構成
するとともに異なるバンクに含まれるＣＤＲＡＭ（たと
えばＣＤＲＡＭＣＲ００、ＣＲ１０、ＣＲ２０、および
ＣＲ３０）は共通に８ビットデータバスに接続される。
同様に各バイトに対応して制御信号伝達バス４５ａ、４
５ｂ、４５ｃおよび４５ｄが接続される。これらの制御
信号バス４５ａ〜４５ｄ上に前述の制御信号ＬＭＥ＃、
ＫＥＮ＃およびＢＲＤＹ＃が伝達される。８ビットデー
タバス４０ａ〜４０ｄは、３２ビットのメインデータバ
ス４２に接続され、制御信号バス４５ａ〜４５ｄはメイ
ン制御バス４７に接続される。

【００７８】バーストレディ信号ＢＲＤＹ＃、キャッシ
ュイネーブル信号ＫＥＮ＃およびローカルメモリイネー
ブル信号ＬＭＥ＃を出力する部分は、制御信号線に対し
ワイヤードＯＲ接続される。バーストレディ信号ＢＲＤ
Ｙ＃を一例とすると、この信号ＢＲＤＹ＃は“Ｌ”とさ
れると活性状態となる。ＣＰＵは、この“Ｌ”のバース
トレディ信号ＢＲＤＹ＃により、データ読出サイクルに
おいて、有効データが出力されたことを知り、マスタク
ロックＣＬＫの立上がりエッジでそのデータ線上のデー
タをサンプリングして読込む。

【００７９】このような出力回路にＣＭＯＳインバータ
を用いた場合、非選択状態のＣＤＲＡＭの出力回路がそ
の制御信号線を“Ｈ”に駆動するため、他の選択状態と
されたＣＤＲＡＭの出力回路が“Ｌ”へ駆動しようとし
てもこの制御信号線上の信号を活性状態の“Ｌ”に設定
することはできない。制御信号線を充電するためのトラ
ンジスタの駆動力を小さくしておき、制御信号線を放電
するトランジスタの駆動力を十分大きくしておけば、制
御信号ＢＲＤＹ＃を“Ｌ”に設定することができるが、
この場合、信号線に常時電流が流れるため、メモリシス
テムの電力消費が大きくなる。そこで、一般に、制御信
号線をプルアップ抵抗を用いて“Ｈ”に設定し、必要時
のみこの制御信号線を“Ｌ”にドライブする。この場
合、制御信号線の電位の上昇をプルアップ抵抗のみで行
なうと制御信号線の非活性状態への移行が遅くなる。こ
のため、図３および図４に示すように、制御信号を所定
期間のみ“Ｈ”の非活性状態にドライブする。以下この
制御信号出力回路の構成について説明する。

【００８０】図６は、制御信号出力回路の原理的構成を
示す図である。図６においては、ローカルメモリイネー
ブル信号ＬＭＥ＃を発生するための回路が一例として示
される。他の信号ＢＲＤＹ＃およびＫＥＮ＃を発生する
回路であってもよい。

【００８１】図６において、制御信号出力回路５０は、
マスタクロックＣＬＫとバーストラースト信号ＢＬＡＳ
Ｔ＃と内部ローカルメモリイネーブル信号φＤに従って
ドライブ信号φ１とφ２を発生するドライブ回路５４
と、このドライブ回路５４からのドライブ信号φ１およ
びφ２に従って出力端子６０を駆動する駆動段５２を含
む。出力端子６０は、信号線４５に接続される。信号線
４５には、この信号線４５を電源電位Ｖｃｃレベルへプ
ルアップするためのプルアップ抵抗６２が設けられる。
ドライブステージ５２は、ドライブ信号φ１に応答して
導通し、出力端子６０を接地電位レベルへ駆動する第１
のドライブ素子を構成するｎチャネルＭＯＳトランジス
タＰＤと、ドライブ信号φ２に応答して導通し、出力端
子６０を電源電位レベルへドライブするための第２のド
ライブ素子としてのｎチャネルＭＯＳトランジスタＰＵ
を含む。次にこの図６に示す制御信号出力回路の動作に
ついてその動作波形図である図７参照して説明する。

【００８２】マスタクロックＣＬＫの立上がりエッジで
アドレスステータス信号ＡＤＳ＃が“Ｌ”に設定される
と、ＣＤＲＡＭは選択状態とされる。この“Ｌ”のアド
レスステータス信号ＡＤＳ＃に従って、内部ローカルメ
モリイネーブル信号φＤが発生される。ドライブ回路５
４は、この内部ローカルメモリイネーブル信号φＤに応
答してドライブ信号φ１を“Ｈ”の活性状態へと駆動す
る。これにより、ドライブトランジスタＰＤが導通状態
となり、出力端子６０は接地電位レベルへと放電され、
信号線４５上のローカルメモリイネーブル信号ＬＭＥ＃
が“Ｌ”の活性状態とされる。

【００８３】ＣＤＲＡＭと外部処理装置としてのＣＰＵ
との間のデータ転送の完了を示すバーストラースト信号
ＢＬＡＳＴ＃が“Ｌ”に設定されると、それに応答し
て、ドライブ回路５４は、ドライブ信号φ１をリセット
し“Ｌ”に立下げる。これにより、第１のドライブトラ
ンジスタＰＤがオフ状態となる。ドライブ回路５４はま
たこのとき、ドライブ信号φ２を所定期間“Ｈ”の活性
状態とする。これにより、出力端子６０は第２のドライ
ブトランジスタＰＵを介して電源電位レベルにまで充電
される。ドライブ信号φ２はドライブ信号φ１の非活性
化をトリガとして活性状態とされる。したがって、ドラ
イブトランジスタＰＤおよびＰＵが同時に導通状態とは
ならず、このドライブステージ５２における貫通が電流
生じない。またドライブ信号φ２は所定期間の間のみ活
性状態とされるため、その消費電力もごくわずかであ
る。

【００８４】ＣＤＲＡＭはすべてマスタクロックＣＬＫ
の立上がりエッジをトリガとして動作しており、信号の
パラメータ（セットアップ時間およびホールド時間）も
このマスタクロックＣＬＫ立上がりエッジを基準として
設定される。したがって、ドライブ信号φ１およびφ２
は正確に導通状態を制御することができる。ドライブト
ランジスタＰＵが導通状態となる期間は、次のクロック
サイクルおけるローカルメモリイネーブル信号ＬＭＥ＃
が“Ｌ”に設定される時間前に完了すればよい。このロ
ーカルメモリイネーブル信号ＬＭＥ＃が選択時に活性状
態とされる時間はマスタクロックＣＬＫの立上がりから
決定される。したがってこのドライブトランジスタＰＵ
を導通状態とする時間を精密に設定することができ、メ
モリシステムにおける貫通電流（信号線４５を介して
の）を確実に防止することができる。

【００８５】図８は、制御信号出力回路のより具体的な
構成を示すブロック図である。図８において、制御信号
出力回路５０は、内部ローカルメモリイネーブル信号φ
Ｄをイネーブル信号ＯＤＲＥに応答してラッチし、その
ラッチ結果に従ってドライブ信号φ１を出力するプルダ
ウンドライブ回路７０と、第２のドライブ信号φ２の活
性／非活性をそれぞれ決定する信号ＺＰＵＬおよびＲＳ
ＴＨを発生するプルアップドライブ制御回路７２と、プ
ルアップドライブ制御回路７２からの制御信号ＺＰＵＬ
およびＲＳＴＨに従ってドライブ信号φ２を活性／非活
性化するプルアップドライブ回路７４と、イネーブル信
号ＺＥＮＡとバーストラースト信号ＢＬＡＳＴ＃に従っ
てドライブ信号φ１をリセットするリセット回路７６を
含む。

【００８６】プルダウンドライブ回路７０は、信号ＯＤ
ＲＥが“Ｈ”の活性状態となったとき内部ローカルメモ
リイネーブル信号φＤに従ってドライブ信号φ１を活性
化する。

【００８７】プルアップドライブ制御回路７２は、プル
ダウンドライブ回路７０の内部信号ＺＤＤ（ドライブ信
号φ１に対応）を信号ＯＤＲＥに従ってその状態を判定
してドライブ信号φ１が活性状態とされたと判定したと
きにイネーブルされ、バーストラースト信号ＢＬＡＳＴ
＃に基づいてゲート回路７８から発生される信号ＺＢＬ
ＡＳＴとイネーブル信号ＺＥＮＡがともに活性状態のと
きに所定期間活性状態となるプルアップ指示信号ＺＰＵ
Ｌを発生する。プルアップドライブ制御回路７２は、ま
たこのプルアップドライブ回路７４の内部信号ＯＧに従
ってドライブ信号φ２が活性状態とされてから所定時間
経過後にプルアップドライブ回路７４の内部信号ＯＧに
従ってリセット信号ＲＳＴＨを発生する。したがって、
ドライブ信号φ２が活性状態となる期間はこのプルアッ
プドライブ制御回路７２により、正確に決定されてお
り、所望の期間のみ確実にドライブトランジスタＰＵを
導通状態として出力端子６０を電源電位レベルへ充電す
ることができる。

【００８８】ゲート回路７８は、遅延回路であってもよ
く、またマスタクロックＣＬＫに従ってバーストラース
ト信号ＢＬＡＳＴ＃をラッチし、内部信号ＺＢＬＡＳＴ
を発生するラッチ回路の構成を備えてもよい。信号ＺＢ
ＬＡＳＴがバーストラースト信号ＢＬＡＳＴ＃より遅い
タイミングで発生されればよい。

【００８９】リセット回路７６は、イネーブル信号ＺＥ
ＮＡが活性状態のときにイネーブルされ、バーストラー
スト信号ＢＬＡＳＴ＃に従ってプルダウンドライブ回路
７０の出力するドライブ信号φ１を非活性状態とする。
プルアップドライブ制御回路７２は信号ＺＢＬＡＳＴに
応答して動作し、リセット回路７６はバーストラースト
信号ＢＬＡＳＴ＃に従って動作している。したがって、
ドライブ信号φ１が非活性状態とされた後にドライブ信
号φ２を活性状態とすることができ、ドライブトランジ
スタＰＵおよびＰＤがともに導通状態となるのを確実に
防止することができる。

【００９０】ラッチ信号ＯＤＲＥは、ラッチ信号発生回
路８０からアドレスステータス信号ＡＤＳ＃に従って発
生される。内部ローカルメモリイネーブル信号φＤは内
部ＬＭＥ発生回路８２からアドレスステータス信号ＡＤ
Ｓ＃に従って発生される。イネーブル信号発生回路８４
は、データホールド信号ＤＨ＃に従ってイネーブル信号
ＺＥＮＡを発生する。これらの信号発生回路８０、８２
および８４は、マスタクロックＣＬＫに従って与えられ
た信号を取込み、所定の処理を施して各内部信号を発生
する。

【００９１】図９は、ラッチ信号発生回路８０の動作を
示す信号波形図である。図９に示すようにラッチ信号発
生回路８０は、マスタクロックＣＬＫの立上がりエッジ
でアドレスステータス信号ＡＤＳ＃を取込み、次のマス
タクロックＣＬＫの次の立上がりエッジまでその取込ん
だ状態を保持する。すなわちマスタクロックＣＬＫの立
上がりエッジでアドレスステータス信号ＡＤＳ＃が
“Ｌ”にあれば、そのクロックサイクルの間ラッチ信号
ＯＤＲＥは“Ｈ”とされる。このラッチ信号発生回路８
０の構成は、マスタクロックＣＬＫとアドレスステータ
ス信号ＡＤＳ＃をゲート処理し、このゲート処理された
信号をセット信号としてセット／フリップフロップのセ
ット入力へ与える構成が利用されればよい。

【００９２】図１０は、図８に示すイネーブル信号発生
回路８４の動作を示す信号波形図である。図８に示すよ
うに、イネーブル信号発生回路８４は、マスタクロック
ＣＬＫの立上がりエッジでデータホールド信号ＤＨ＃が
“Ｌ”にあれば、イネーブル信号ＺＥＮＡを“Ｈ”とす
る。ホールド信号ＤＨ＃は、出力バッファを制御する信
号である。このデータホールド信号ＤＨ＃が“Ｌ”のと
きには、データが持続的に次のクロックサイクルにおい
ても出力される。この場合には、バーストラースト信号
ＢＬＡＳＴ＃が活性状態とされても次のサイクルにおい
てもＣＤＲＡＭは選択状態にあるため、出力制御回路す
なわちプルアップドライブ制御回路７２およびリセット
回路７６の動作を禁止する必要がある。したがって、こ
の間イネーブル信号ＺＥＮＡは非活性状態の“Ｈ”とさ
れる。マスタクロックＣＬＫの立上がりエッジでデータ
ホールド信号ＤＨ＃が“Ｈ”に設定されると、所定の処
理（図１０において□で示す）が施された後、イネーブ
ル信号ＺＥＮＡは“Ｌ”に設定される。データホールド
サイクル終了時に様々な必要とされる処理を行なった後
にローカルメモリイネーブル信号ＬＭＥ＃を非活性化す
る必要がある。この必要とされる処理を図１０における
□が示す。図１０においては、このデータホールド信号
ＤＨ＃がマスタクロックＣＬＫの立上りエッジで“Ｈ”
に設定されているとイネーブル信号ＺＥＮＡは活性状態
の“Ｌ”にある。

【００９３】図１１は、図８に示す内部ＬＭＥ発生回路
８２の動作を示す信号波形図である。図１１に示すよう
に、アドレスステータス信号ＡＤＳ＃がマスタクロック
ＣＬＫの立上がりエッジで“Ｌ”に設定されると、この
ＣＤＲＡＭは外部信号およびアドレス信号の取込みを実
行する。すなわちこのＣＤＲＡＭへアクセスが要求され
る。この場合には、所定の処理が施された後に内部ロー
カルメモリイネーブル信号φＤが所定期間活性状態とさ
れる。内部ローカルメモリイネーブル信号φＤは１クロ
ックサイクルの間においてのみ発生される。プルダウン
ドライブ回路７０はこの信号φＤをリセット回路７６に
よりリセット状態とされるまでラッチし続けドライブ信
号φ１を活性状態とする。

【００９４】図１２は、図８に示すプルアップドライブ
回路、プルダウンドライブ回路およびリセット回路の具
体的構成を示す図である。図１２において、プルダウン
ドライブ回路７０は、ラッチ信号ＯＤＲＥに応答して内
部ローカルイネーブル信号φＤを通過させるトランスミ
ッションゲート１０１と、このトランスミッションゲー
ト１０１を介して伝達された信号ＺＤＤをラッチするイ
ンバータ回路１０２および１０３と、信号ＺＤＤを所定
時間遅延させてドライブ信号φ１を発生するバッファ回
路１０５を含む。バッファ回路１０５は、一例として４
段の縦続接続されたインバータ回路１０５ａ〜１０５ｄ
を含む。トランスミッションゲート１０１は、ラッチ信
号ＯＤＲＥが“Ｈ”のとき導通状態となり、内部ローカ
ルイネーブル信号φＤを通過させる。信号ＯＤＲＥが
“Ｌ”となると、トランスミッションゲート１０１が非
導通状態とされ、このプルダウンドライブ回路７０は、
ローカルメモリイネーブル信号φＤをラッチした状態と
なる。このプルダウンドライブ回路７０は、したがって
ラッチ信号ＯＤＲＥが“Ｈ”のときに内部ローカルイネ
ーブル信号φＤが“Ｈ”となったとき、バッファ回路１
０５を介してドライブ信号φ１を発生し、プルダウント
ランジスタＰＤを導通状態とする。

【００９５】リセット回路７６は、信号ＢＬＡＳＴ＃お
よびＺＥＮＡを受ける２入力ＮＯＲ回路１０４と、ＮＯ
Ｒ回路１０４の出力をゲートに受けるｎチャネルＭＯＳ
トランジスタＮ１と、マスタクロックＣＬＫをゲートに
受けるｎチャネルＭＯＳトランジスタＮ２を含む。トラ
ンジスタＮ１およびＮ２は、ノード１０８と接地電位ノ
ードとの間に直列に接続される。信号ＢＬＡＳＴ＃が
“Ｌ”の活性状態となりかつイネーブル信号ＺＥＮＡが
“Ｌ”の活性状態となったときにＮＯＲ回路１０４の出
力が“Ｈ”となる。この状態において、マスタクロック
ＣＬＫが“Ｈ”となると、トランジスタＮ１およびＮ２
がともに導通し、ノード１０８は接地電位レベルへ放電
される。これにより、信号ＺＤＤが非活性状態へリセッ
トされ、ドライブ信号φ１も応じてリセットされる。Ｎ
ＯＲ回路１０４はＭＯＳトランジスタＮ１を駆動してい
るだけであり、またマスタクロックＣＬＫはＭＯＳトラ
ンジスタＮ２のゲートへ与えられている。したがってＮ
ＯＲ回路１０４は大きな駆動力を何ら必要とされず、小
占有面積で形成することができる。またマスタクロック
ＣＬＫを発生する回路（これは通常内部クロック発生回
路から発生される）もＭＯＳトランジスタ１個を駆動す
る能力が要求されるだけであり、大きな駆動力は必要と
されず、リセット回路７６を駆動するための回路の消費
電力を低減することができるとともにこれらの回路の面
積を小さくすることができる。

【００９６】またドライブ信号φ１のリセットタイミン
グはマスタクロックＣＬＫとバーストラースト信号ＢＬ
ＡＳＴ＃のタイミング関係により決定され、このバース
トラースト信号ＢＬＡＳＴ＃のパラメータ（セットアッ
プ時間およびホールド時間）はマスタクロックＣＬＫの
立上がりエッジを基準として設定されており、正確なタ
イミングでドライブ信号ＺＤＤおよびφ１を非活性状態
とすることができる。

【００９７】プルアップドライブ回路７４は、プルアッ
プ指示信号ＺＰＵＬが“Ｌ”のときに導通してノード１
０６を電源電位レベルへ充電するｐチャネルＭＯＳトラ
ンジスタＰ１と、リセット指示信号ＲＳＴＨが“Ｈ”の
ときに導通し、ノード１０６を接地電位レベルへ放電す
るｎチャネルＭＯＳトランジスタＮ３と、ノード１０６
上の電位をラッチするためのインバータ回路１０９およ
び１１０と、ノード１０６上の信号ＤＤを電源電圧Ｖｃ
ｃよりも高い電圧レベルＶｐｐレベルに変換してドライ
ブ信号φ２を生成する昇圧回路１１１を含む。

【００９８】昇圧回路１１１は、ノード１０６上の信号
ＤＤを反転するインバータ回路ＩＶ１と、インバータ回
路ＩＶ１の出力信号を反転して制御信号ＯＧを発生する
インバータ回路ＩＶ２と、インバータ回路ＩＶ１の出力
信号が“Ｈ”のときに導通してノード１０８を接地電位
レベルへ放電するｎチャネルＭＯＳトランジスタＮＴ１
と、インバータ回路ＩＶ２の出力信号ＯＧが“Ｈ”のと
きに導通してノード１０７を接地電位レベルへ放電する
ｎチャネルＭＯＳトランジスタＮＴ２と、ノード１０８
上の信号電位が“Ｌ”のときに導通し、ノード１０７を
昇圧レベルＶｐｐレベルに充電するｐチャネルＭＯＳト
ランジスタＰＴ２と、ノード１０７上の信号電位が
“Ｌ”のときに導通し、ノード１０８を昇圧電圧Ｖｐｐ
レベルに充電するｐチャネルＭＯＳトランジスタＰＴ１
と、昇圧電位Ｖｐｐ供給ノードと接地電位ノードとの間
に相補的に接続されるｐチャネルＭＯＳトランジスタＰ
Ｔ３およびｎチャネルＭＯＳトランジスタＮＴ３を含
む。このトランジスタＰＴ３およびＮＴ３はノード１０
７上の信号電位が“Ｌ”のときに昇圧電圧Ｖｐｐレベル
のドライブ信号φ２を発生する。

【００９９】トランジスタＰ１は、ノード１０６を充電
する能力が要求されるだけである。このノード１０６上
の信号電位の保持はインバータ回路１０９および１１０
により実行される。同様にトランジスタＮ３は、ノード
１０６を接地電位レベルへ放電する能力が要求されるだ
けである。ドライブ信号ＤＤの発生はインバータ回路１
０９および１１０により実行される。したがって、トラ
ンジスタＰ１およびＮ３の駆動力は比較的小さくするこ
とができ、このトランジスタＰ１およびＮ３を駆動する
信号ＺＰＵＬおよびＲＳＴＨを発生する回路の駆動力を
小さくすることができる。またインバータ回路１０９お
よび１１０のラッチ能力はトランジスタＰ１およびＮ３
導通時にノード１０６上の信号電位が高速で変化するよ
うに小さくされるため、これらのプルアップドライブ回
路７４の占有面積を小さくすることができる。

【０１００】昇圧回路１１１において、ノード１０７お
よび１０８の電位を差動的に増幅するｐチャネルＭＯＳ
トランジスタＰＴ１およびＰＴ２を利用することにより
高速でドライブ信号φ２を昇圧電圧Ｖｐｐレベルにまで
昇圧することができる。ドライブ信号φ２を昇圧電圧Ｖ
ｐｐレベルにまで昇圧するのは、ドライブトランジスタ
ＰＵにおけるしきい値電圧損失を防止し、出力端子６０
を高速で電源電位Ｖｃｃレベルにまで駆動するためであ
る。

【０１０１】プルアップ指示信号ＺＰＵＬが発生される
と、トランジスタＰ１が導通してノード１０６上の電位
が“Ｈ”となり、インバータ回路ＩＶ１の出力信号が
“Ｌ”となり、また信号ＯＧが“Ｈ”となる。これによ
り、ノード１０７がトランジスタＮＴ２を介して放電さ
れてその電位が低下し、トランジスタＰＴ１が導通し
て、ノード１０８の電位レベルが昇圧電圧Ｖｐｐレベル
にまで昇圧され、トランジスタＰＴ２が非導通状態とな
る。これにより、ノード１０７が接地電位レベルにまで
高速で放電され、ドライブ信号φ２が“Ｈ”となり、ド
ライブトランジスタＰＵが導通状態となる。

【０１０２】リセット信号ＲＳＴＨが“Ｈ”となると、
ノード１０６の電位が“Ｌ”となる。これにより先の動
作と逆に、ノード１０７の電位が“Ｈ”（昇圧電圧Ｖｐ
ｐレベル）となり、ドライブ信号φ２が接地電位レベル
の“Ｌ”となる。

【０１０３】図１３は、図１８に示すプルアップドライ
ブ制御回路の具体的構成を示す図である。図１３におい
て、プルアップドライブ回路７２は、信号ＺＤＤ（図１
２に示すドライブ信号）とラッチ信号ＯＤＲＥを受ける
ＮＡＮＤ回路１５１と、ＮＡＮＤ回路１５１の出力信号
に従ってリセットされ、プルアップ指示信号ＺＰＵＬに
応答してセットされるＮＡＮＤ型フリップフロップ１５
２を含む。このフリップフロップ１５２は、プルアップ
指示信号ＺＰＵＬを一方入力に受けるＮＡＮＤ回路１５
２ｂと、ＮＡＮＤ回路１５１の出力信号を一方入力に受
けるＮＡＮＤ回路１５２ａを含む。ＮＡＮＤ回路１５２
ａおよび１５２ｂの出力はそれぞれの他方入力と交差結
合される。プルアップドライブ制御回路７２はさらに、
ＮＡＮＤ回路１５２ｂの出力信号を反転するインバータ
回路１５４と、信号ＺＢＬＡＳＴおよびＺＥＮＡに従っ
てセットされ、インバータ回路１５４の出力信号とマス
タクロックＣＬＫに従ってリセットされるフリップフロ
ップ１５６を含む。このフリップフロップ１５６は、３
入力ＮＡＮＤ回路１５６ａと、３入力複合ゲート１５６
ｂを含む。複合ゲート１５６ｂは信号ＺＢＬＡＳＴおよ
びＺＥＮＡを受けるＮＯＲゲートと、このＮＯＲゲート
の出力信号とＮＡＮＤ回路１５６ａの出力信号を受ける
ＮＡＮＤゲートを含む。

【０１０４】プルアップドライブ制御回路７２は、さら
に、ＮＡＮＤ回路１５６ａの出力信号が“Ｌ”のとき導
通し、ノード１５７を電源電圧レベルへ充電するｐチャ
ネルＭＯＳトランジスタＰ５と、このノード１５７上の
信号電位を反転してプルアップ指示信号ＺＰＵＬを発生
するインバータ回路１６０と、インバータ回路１６０の
出力信号を反転してノード１５７上へ伝達するインバー
タ回路１６１と、プルアップ指示信号ＺＰＵＬを反転す
るインバータ回路１５５と、インバータ回路１５５の出
力信号と出力制御信号ＯＧ（ドライブ信号φ２に対応）
を受けるＮＡＮＤ回路１５８と、ＮＡＮＤ回路１５８の
出力信号を所定時間遅延させる偶数のインバータ回路で
構成される遅延段１６２と、遅延段１６２の出力信号を
反転するインバータ回路１５９と、インバータ回路１５
９の出力信号が“Ｈ”のときにノード１５７を接地電位
レベルへ放電するｎチャネルＭＯＳトランジスタＮ５を
含む。このプルアップ指示信号発生回路の構成において
も、トランジスタＰ５およびＮ５によりプルアップ指示
信号ＺＰＵＬが所定期間発生されている。したがって、
この回路の構成要素の駆動力は小さくてすみ、高速でか
つ小占有面積で動作するプルアップ指示信号発生系を形
成することができる。

【０１０５】プルアップドライブ制御回路７２はさら
に、出力制御信号ＯＧとプルアップ指示信号ＺＰＵＬを
受けるＮＡＮＤ回路１６３と、ＮＡＮＤ回路１６３の出
力信号を反転するインバータ回路１６４と、インバータ
回路１６４の出力信号を所定時間遅延させる偶数のイン
バータ回路を含む遅延段１６７と、遅延段１６７の出力
信号とインバータ回路１６４の出力信号とを受けるＮＡ
ＮＤ回路１６５と、ＮＡＮＤ回路１６５の出力信号を反
転するインバータ回路１６６を含む。インバータ回路１
６６からリセット指示信号ＲＳＴＨが発生される。

【０１０６】ＮＡＮＤ回路１５１は、信号ＺＤＤおよび
ＯＤＲＥがともに“Ｈ”のときに“Ｌ”の信号を出力す
る。すなわちこのＮＡＮＤ回路１５１は、内部ローカル
メモリイネーブル信号φＤおよび信号ＯＤＲＥがともに
活性状態のときに“Ｌ”の信号を出力する。この状態
は、ドライブ信号φ１が活性状態となるときである。し
たがって、ＮＡＮＤ回路１５１は、ローカルメモリイネ
ーブル信号ＬＭＥ＃が活性状態とされたことを判別する
機能を備える。ＮＡＮＤ回路１５２ａは、ＮＡＮＤ回路
１５１の出力信号が“Ｌ”となると“Ｈ”の信号を出力
する。これにより、ＮＡＮＤ回路１５２ｂは、信号ＺＰ
ＵＬが“Ｈ”の非活性状態にあるため、“Ｌ”の信号を
出力する。フリップフロップ１５２がリセット状態とさ
れ、インバータ回路１５４の出力信号が“Ｈ”となる。

【０１０７】信号ＺＢＬＡＳＴおよびＺＥＮＡが“Ｌ”
となると、複合ゲート１５６ｂの出力信号が“Ｈ”とな
る。したがって、マスタクロックＣＬＫが“Ｈ”となる
と、ＮＡＮＤ回路１５６ａの出力信号が“Ｌ”となり、
ｐチャネルＭＯＳトランジスタＰ５が導通し、ノード１
５７の電位が上昇し、インバータ回路１６０からのプル
アップ指示信号ＺＰＵＬが“Ｈ”となる。このプルアッ
プ指示信号ＺＰＵＬが“Ｈ”となると、フリップフロッ
プ１５２がセットされて、ＮＡＮＤ回路１５２ｂの出力
信号が“Ｌ”となる。ＮＡＮＤ回路１６１の出力信号は
既に“Ｈ”に立上がっているものの、ＮＯＲ回路１５２
ａの出力信号は“Ｈ”の状態を維持しているためであ
る。インバータ回路１５４からの“Ｌ”の出力信号に従
って、フリップフロップ１５６がリセットされてＮＡＮ
Ｄ回路１６６ａの出力信号が“Ｈ”となり、ｐチャネル
ＭＯトランジスタＰ５が非導通状態となる。ｐチャネル
ＭＯＳトランジスタＰ５が導通状態とされる時間は、こ
のフリップフロップ１５２、インバータ回路１５４およ
びフリップフロップ１５６が有する遅延時間により決定
される。これにより必要最小限の期間のみｐチャネルＭ
ＯＳトランジスタＰ５を導通状態とすることができ、消
費電流を低減することができる。

【０１０８】プルアップ指示信号ＺＰＵＬに従って出力
制御信号ＯＧが“Ｈ”となると、ＮＡＮＤ回路１５８の
出力信号が“Ｌ”となる（インバータ回路１５５の出力
信号は“Ｈ”）。したがって、インバータ回路１５９の
出力信号が遅延段１６２が有する遅延時間を経過した後
“Ｈ”となり、ｎチャネルＭＯトランジスタＮ５が導通
し、ノード１５７を電位を“Ｌ”へ放電する。これによ
りプルアップ指示信号ＺＰＵＬが非活性状態の“Ｈ”と
なる。この構成においても、またトランジスタＰ５およ
びＮ５はノード１５７を駆動する能力が要求されるだけ
であり、その駆動能力は十分小さくすることができると
ともに、インバータ回路１６０および１６１の機能によ
り、高速でプルアップ指示信号ＺＰＵＬを活性／非活性
化することができる。またｐチャネルＭＯＳトランジス
タＰ５の導通するタイミングは、信号ＺＢＬＡＳＴによ
り決定される（信号ＺＥＮＡは活性状態の“Ｌ”にあ
る）。この信号ＺＢＬＡＳＴは、信号ＢＬＡＳＴ＃より
も遅いタイミングて活性状態とされる。したがって、ド
ライブ信号φ１が非活性状態とされてからｐチャネルＭ
ＯＳトランジスタＰ５を導通状態としてプルアップ指示
信号ＺＰＵＬを活性状態とすることができる。プルアッ
プ指示信号が非活性状態とされても、図１２に示すよう
に、インバータ回路１０９および１１０により、プルア
ップドライブ回路７４においてプルアップドライブ信号
ＤＤ、ＯＧおよびφ２は活性状態を維持している。出力
制御信号ＯＧが“Ｈ”となり、またプルアップ指示信号
ＺＰＵＬが非活性状態の“Ｈ”となると、インバータ回
路１６４の出力信号が“Ｈ”となり、遅延段１６７が有
する遅延時間が経過した後、インバータ回路１６６から
リセット信号ＲＳＴＨが発生される。このリセット信号
ＲＳＴＨにより出力制御信号ＯＧが“Ｌ”となると、イ
ンバータ回路１６４の出力信号が“Ｌ”となり、応じて
リセット信号ＲＳＴＨも“Ｌ”の非活性状態となる。す
なわち、出力制御信号ＯＧが“Ｌ”の非活性状態となっ
た後にリセット信号ＲＳＴＨを非活性状態とすることに
より、確実にドライブ信号φ２を非活性状態とすること
ができ、一定期間の間のみドライブトランジスタＰＵを
導通状態として出力端子６０を高速で電源電位Ｖｃｃレ
ベルへ充電することができる。

【０１０９】図１４は、図１２および図１３に示す回路
の動作を示す信号波形図である。次に図１４を参照して
出力回路の全体の動作について説明する。今、イネーブ
ル信号ＺＥＮＡは“Ｌ”に設定されているとする。マス
タクロックＣＬＫの立上がりエッジでアドレスステータ
ス信号ＡＤＳ＃が“Ｌ”に設定されると、このＣＤＲＡ
Ｍへのアクセス要求があり、このクロックサイクルの間
ラッチ信号ＯＤＲＥが“Ｈ”とされる。またアドレスス
テータス信号ＡＤＳ＃が“Ｌ”に設定されると、所定の
処理が施された後内部ローカルメモリイネーブル信号φ
Ｄが所定期間“Ｈ”となる。この内部ローカルメモリイ
ネーブル信号φＤに応答して、プルダウンドライブ信号
ＺＤＤが“Ｈ”となり、プルダウン用のドライブトラン
ジスタＰＤが導通状態となり、ローカルメモリイネーブ
ル信号ＬＭＥ＃が“Ｌ”に設定され、このＣＤＲＡＭが
選択状態とされたことが示される。

【０１１０】マスタクロックＣＬＫの立上がりエッジで
バーストラースト信号ＢＬＡＳＴ＃が“Ｌ”に設定され
ると、そのときイネーブル信号ＺＥＮＡは“Ｌ”である
ため、プルダウンドライブ信号ＺＤＤがリセットされ、
“Ｌ”となる。またこのプルダウンドライブ信号ＺＤＤ
が“Ｌ”に立下がると、プルアップ指定信号ＺＰＵＬが
所定時間“Ｌ”となり、応じてプルアップドライブ信号
ＺＤＤが“Ｈ”となり、制御信号ＯＧが“Ｈ”となる。
これによりプルアップ用ドライブトランジスタＰＵが導
通状態となり、ローカルメモリイネーブル信号ＬＭＥ＃
が高速で電源電位レベルへ駆動される。所定期間が経過
してプルアップ指定信号ＺＰＵＬが“Ｈ”に立上がる
と、所定時間経過後にリセット信号ＲＳＴＨが“Ｈ”と
なり、信号ＤＤおよびＯＧが“Ｌ”の非活性状態とな
り、応じてプルアップドライブトランジスタＰＵが非導
通状態となり、出力端子６０はハイインピーダンス状態
となる。信号ＤＤおよびＯＧが“Ｌ”に立下がると、リ
セット信号ＲＳＴＨが“Ｌ”の非活性状態に駆動され、
１つのメモリサイクルが完了する。

【０１１１】［変更例］図１５は制御信号出力回路の変
更例を示す図である。図１５に示す構成においては、出
力端子６０を駆動する駆動段５２は、プルアップドライ
ブトランジスタとしてｐチャネルＭＯＳトランジスタＰ
Ｕａを備える。プルアップドライブ回路７４は、ノード
１０６の信号電位をラッチするインバータ１０９および
１１０を含む。インバータ１０９からドライブ制御信号
ＤＤ′が発生されて駆動トランジスタＰＵａのゲートへ
与えられる。プルダウンドライブ回路７０、リセット回
路７６の構成は図１２に示すものと同様である。プルア
ップドライブ回路７４には昇圧回路が設けられていない
ため、プルダウンドライブ回路７０には、遅延時間を短
くするために、バッファ回路１０５は設けられていな
い。プルアップドライブ制御回路としては、図１３に示
す構成をそのまま利用することができる。図１５に示す
構成の動作は、ドライブ制御信号ＤＤ′は図１２に示す
ドライブ制御信号ＤＤと極性が異なるだけであり、この
変更例は図４に示す動作波形と同様の動作波形に従って
動作する。

【０１１２】この図１５に示す構成では、プルアップド
ライブ回路内において昇圧回路を設ける必要がなく、装
置規模を小さくすることができる。なお、上述の制御信
号出力回路の構成においては、出力端子６０は電源電位
レベルにプルアップされている。しかしながら、この信
号線が接地電位レベルにプルダウンされる構成であって
も本発明の構成は適用することがきる。

【０１１３】以上のように、信号線にワイヤードＯＲ接
続されるオープンドレイン型出力回路において、信号線
を活性化する第１のドライブトランジスタとともにこの
信号線の非活性化を促進する第２のドライブトランジス
タを設け、これらのドライブトランジスタの導通／非導
通をラッチ回路のラッチ信号によりそれぞれ制御するこ
とにより、容易かつ高速かつさらに正確なタイミングで
信号線の活性／非活性を実現することができる。

【０１１４】［コマンドレジスタ］図１６は、図１に示
すコマンドレジスタへアクセスする動作方法の一例を示
すタイミングチャート図である。図１６において、コマ
ンドレジスタアクセスモードは、マスタクロックＣＬＫ
の立上がりエッジで、アドレスステータス信号ＡＤＳ
＃、メモリ／ＩＯ信号Ｍ／ＩＯ＃、コマンドイネーブル
信号ＣＭＥ＃を“Ｌ”とし、データ／コード信号Ｄ／Ｃ
＃を“Ｈ”と設定することにより指定される。このコマ
ンドレジスタへのアクセス動作がリードサイクルである
かライトサイクルであるかはライト／リード信号Ｗ／Ｒ
＃により決定される。信号Ｗ／Ｒ＃が“Ｈ”にあれば、
コマンドレジスタへのコマンドデータの書込が行なわ
れ、信号Ｗ／Ｒ＃が“Ｌ”にあれば、コマンドレジスタ
の格納するデータが読出される。コマンドレジスタの格
納データを読出可能とすることにより、ユーザは、容易
にコマンドデータを確認することができ、所望の動作モ
ードが指定されたか否かを容易に識別することができる
とともに、そのＣＤＲＡＭの設定された内部動作状態に
応じて適切な動作モードを実現することができる。この
ようなコマンドレジスタに格納されるコマンドデータと
しては、データの出力モード（トランスペアレントモー
ド、ラッチモード、およびレジスタモード）の指定、リ
フレッシュサイクル周期の指定、動作周波数およびレイ
テンシ（有効データが出力されるまでのクロックサイク
ル数）、シャドウＲＡＭ領域の指定、リフレッシュ信号
ＲＥＦ＃の入力信号／出力信号の指定、バースト長の設
定などがある。図１７は、コマンドレジスタのアクセス
に関連する部分の構成を概略的に示す図である。図１７
において、ＳＲＡＭ部４および双方向データ転送回路６
はともに図２に示す構成と同様の構成を備える。ＳＲＡ
Ｍ部４は、ＳＲＡＭ行アドレス信号をデコードしアレイ
３５内の行（ワード線）を選択するロウデコーダ３６
と、ＳＲＡＭコラムアドレス信号をデコードしてアレイ
３５内の列を選択する信号を発生するコラムデコーダ３
７と、ＳＲＡＭアレイ３５の各列（ビット線対）に対応
して設けられるＩＯゲートおよびセンスアンプ（ＳＡ）
を含む。ＳＲＡＭアレイに対応して設けられるセンスア
ンプおよびＩＯゲートは図１７においてブロック３９で
示す。ＳＲＡＭのコラムデコーダ３７のデコード信号は
ブロック３９におけるＩＯゲートへ与えられ、対応のＩ
Ｏゲートを選択状態とする。ＳＲＡＭのコラムデコーダ
３７のデコード信号はまた双方向データ転送回路６へ与
えられ、対応の双方向データ転送ゲートを内部データ線
２４０に接続される。双方向データ転送回路６およびＳ
ＲＡＭ部いずれが内部データバス２４０に接続されるか
は制御部３０からの制御信号により決定される。

【０１１５】コマンドレジスタ２８は、行列状に配列さ
れたレジスタセルを含むコマンドレジスタセルアレイ２
３５と、与えられたアドレス信号をデコードし、アレイ
２３５における対応の行を選択するロウデコーダ２３６
と、与えられたコラムアドレス信号をデコードし、レジ
スタセルアレイ２３５において対応の列を選択する信号
を発生するコラムデコーダ２３７と、コマンドレジスタ
セルアレイ２３５の各列に対応して設けられ、対応の列
のメモリセルのデータを検知増幅するセンスアンプと、
コラムデコーダ２３７からの列選択信号に応答して選択
された列を内部データ線２４１に接続されるＩＯゲート
を含む。これらのセンスアンプおよびＩＯゲートをブロ
ック２３９として示す。ＳＲＡＭ部４およびコマンドレ
ジスタ２８には、同時に行アドレス信号および列アドレ
ス信号が与えられる。内部データ線２４０および２４１
は切換回路２１０を介して入出力回路２００に接続され
る。図１７においては、入出力回路２００は、データ入
力とデータ出力を同じピン端子ＤＱを介して行なうよう
に示される。データ入力を行なうピンとデータ出力を行
なうピンが別々に設けられていてもよい。このピン配置
の構成はまたコマンドデータにより設定することもでき
る。切換回路２１０は、コマンドレジスタアクセスモー
ドが指定されたときにコマンドレジスタ２８０の内部デ
ータ線２４１を選択して入出力回路２００に接続する。
ＳＲＡＭ部４または双方向データ転送回路６へのアクセ
スが指定された場合には切換回路２１０は内部データ線
２４０を選択して入出力回路２００に接続する。

【０１１６】切換回路２１０の動作の制御は制御部３０
により行なわれる。制御部３０は、外部制御信号ＡＤＳ
＃、Ｗ／Ｒ＃、ＢＬＡＳＴ＃、Ｄ／Ｃ＃、ＣＭＥ＃およ
びＭ／ＩＯ＃のマスタクロックのＣＬＫの立上がりエッ
ジにおける状態をデコードし、動作モードを判別し、そ
の判別結果に従って必要な内部制御信号を発生する駆動
制御回路２２０と、外部制御信号ＣＭＥ＃およびＭ／Ｉ
Ｏ＃のマスタクロックＣＬＫの立上がりエッジにおける
状態を判別して切換回路２１０の接続経路を確立する切
換制御回路２２２を含む。切換制御回路２２２は、図１
６に示す動作波形図から明らかなように、マスタクロッ
クＣＬＫの立上がりエッジで信号Ｍ／ＩＯ＃およびＣＭ
Ｅ＃がともに“Ｌ”に設定されたときにコマンドレジス
タ２８のための内部データ線２４１を選択して入出力回
路２００に接続する。次に動作について簡単に説明す
る。

【０１１７】双方向データ転送回路６またはＳＲＡＭア
レイ３５へのアクセス時においては、切換回路２１０
は、切換制御回路２２２の制御の下に内部データ線２４
０を入出力回路２００に接続している。この場合、与え
られたアドレス信号に従ってＳＲＡＭのロウデコーダ３
６およびコラムデコーダ３７が動作し（ＳＲＡＭアレイ
へのアクセス時）指定されたＳＲＡＭメモリセルまたは
双方向データ転送ゲートへのアクセスが実行される。

【０１１８】コマンドレジスタへのアクセス時おいて
は、切換回路２１０は、切換制御回路２２２の制御の下
に内部データ線２４１を入出力回路２００に接続する。
ロウデコーダ２３６およびコラムデコーダ２３７が与え
られたアドレス信号に従ってデコード動作をし、コマン
ドレジスタセルを選択し、選択されたメモリセルをブロ
ック２３９を介して内部データ線２４１に接続する。こ
れによりコマンドレジスタセルへアクセスし、コマンド
データの書込または読出を行なうことができる。

【０１１９】ＳＲＡＭアレイ３５およびコマンドレジス
タセルアレイ２３５を並列にすなわち互いに同時に駆動
するのは消費電力の点から好ましくない。そこで、駆動
制御回路２２０は、外部制御信号Ｍ／ＩＯ＃およびＣＭ
Ｅ＃に従ってコマンドレジスタモードが指定された場合
にはこのコマンドレジスタ２８の部分のみを活性状態と
し、このコマンドレジスタモードが指定されていない場
合にはコマンドレジスタ２８をスタンバイ状態に維持す
る。図１７に示すように、ＳＲＡＭ部４に対する制御と
コマンドレジスタ２８に対するアクセス制御を同じ駆動
制御回路２２０で行なう構成とすることにより、コマン
ドレジスタの記憶するコマンドデータの書込／読出を切
換回路２１０を設けるだけで容易に実現することができ
る。ＳＲＡＭ部４およびコマンドレジスタ２８に対する
動作制御タイミング（センスアンプの活性化タイミン
グ、ロウおよびコラムのデコーダの動作タイミング）は
同じとすることができ、ただ単にコマンドレジスタモー
ドが指定されたか否かに応じて一方を活性化するだけで
よいためである。

【０１２０】またコマンドレジスタに対するコマンドデ
ータを書込／読出するための回路（書込バッファおよび
出力バッファ）をＣＤＲＡＭのデータの入出力のための
入出力回路と共用することができ、コマンドデータの書
込／読出の動作制御タイミングはＳＲＡＭ部または双方
向データ転送回路６に対するデータの書込／読出の動作
タイミングと同じとすることができ、制御が容易となる
とともに、余分のコマンドレジスタ書込／読出専用の入
出力回路を設ける必要がなく、装置の占有面積を小さく
することができる。

【０１２１】図１８は、コマンドレジスタセルの基本的
構成を示す図である。図１８において、コマンドレジス
タセルＭＣは、ワード線ＷＬ上の信号電位に応答して導
通し、ストレージノードＳＮ１およびＳＮ２をそれぞれ
ビット線ＢＬおよび／ＢＬに接続するアクセストランジ
スタＭＴ１およびＭＴ２と、ストレージノードＳＮ１お
よびＳＮ２上の信号電位をラッチするフリップフロップ
ＦＦを含む。アクセストランジスタＭＴ１およびＭＴ２
は、ｎチャネルＭＯＳトランジスタで構成される。フリ
ップフロップＦＦは、ＣＭＯＳインバータラッチの構成
を備え、ストレージノードＳＮ１の信号電位が“Ｈ”の
ときに導通し、ストレージノードＳＮ２を電源電位Ｖｃ
ｃレベルに充電するｐチャネルＭＯＳトランジスタＭＰ
１と、ストレージノードＳＮ１の信号電位が“Ｈ”のと
きに導通し、ストレージノードＳＮ２を接地電位レベル
へ放電するｎチャネルＭＯＳトランジスタＭＮ１と、ス
トレージノードＳＮ２の信号電位が“Ｌ”のときに導通
し、ストレージノードＳＮ１を電源電位Ｖｃｃレベルに
充電するｐチャネルＭＯＳトランジスタＭＰ２と、スト
レージノードＳＮ２の信号電位が“Ｈ”のときに導通
し、ストレージノードＳＮ１を接地電位レベルへ放電す
るｎチャネルＭＯＳトランジスタＭＮ２を含む。コマン
ドレジスタセルのサイズをできるだけ小さくするためお
よびこのコマンドレジスタセルＭＣへデータを書込む回
路の消費電力を小さくするために、フリップフロップＦ
Ｆを構成するトランジスタＭＰ１、ＭＰ２、ＭＮ１、お
よびＭＮ２のサイズはできるだけ小さくされる。

【０１２２】コマンドレジスタセルＭＣは、ＳＲＡＭア
レイ３５に含まれるＳＲＡＭセルと同じ構成を備えてお
り、そのアクセス方法は、ＳＲＡＭセルへのアクセスと
同じであり、ワード線ＷＬの電位を立上げ、ストレージ
ノードＳＮ１およびＳＮ２をビット線ＢＬおよび／ＢＬ
に接続した後にデータの書込／読出が実行される。

【０１２３】図１８に示すレジスタセル構造を用いた場
合、容易にコマンドデータの書込／読出を行なうことが
できる。このＣＤＲＡＭの内部動作状態はレジスタセル
ＭＣに格納されたデータに従って決定される。したがっ
てこの状態では、各アクセスサイクルごとにレジスタセ
ルＭＣの記憶内容を読出し、その読出されたコマンドデ
ータビットに従って各対応の回路要素を指定された状態
に設定した後にデータの書込／読出のためのアクセス
（ＳＲＡＭアレイ、双方向データ転送回路に対するアク
セス）を実行する必要がある（コマンドデータにより特
定の内部動作タイミング、特定の動作モードなどが指定
されているためである）。この場合、外部処理装置であ
るＣＰＵは、ＣＤＲＡＭにおいてコマンドレジスタ２８
の記憶するコマンドデータビットを読出して対応の回路
要素を所定の状態に設定した後にアクセスする必要があ
り、高速でアクセスすることができなくなる。そこで、
図１９に示すように、各コマンドレジスタセルＭＣに対
応して、対応の回路要素を記憶したコマンドデータビッ
トに従って駆動するドライバを設ける。

【０１２４】図１９においては、コマンドレジスタセル
アレイ２３５における１つのコマンドレジスタセルＭＣ
ａを代表的に示す。コマンドレジスタセルＭＣａは、図
１８に示すレジスタセルＭＣの構造に加えて、さらにフ
リップフロップＦＦのストレージノードＳＮ１およびＳ
Ｎ２の信号電位に従ってドライブ信号／ＣＢおよびＣＢ
を発生するドライバＤＲ１およびＤＲ２を含む。ドライ
バＤＲ１およびＤＲ２は、インバータ回路により構成さ
れる。レジスタセルＭＣａ内にドライバＤＲ１およびＤ
Ｒ２を設けるのは、ストレージノードＳＮ１およびＳＮ
２とドライバＤＲ１およびＤＲ２の間の信号線の長さを
できるだけ小さくするためである。この信号線を短くす
ることによりフリップフロップＦＦを構成するトランジ
スタの駆動力を小さくすることができ、応じてトランジ
スタのサイズ（メモリセルのサイズ）を小さくすること
ができる。

【０１２５】このドライバＤＲ１およびＤＲ２からの信
号／ＣＢおよびＣＢはこのコマンドレジスタセルＭＣａ
に記憶されたコマンドデータビットに従って駆動される
回路要素へ与えられる。図１９においては、このコマン
ドデータビットにより状態が決定される回路要素とし
て、リフレッシュ信号ＲＥＦ＃を入力信号および出力信
号のいずれかに設定するための回路要素が一例として示
される。被制御回路要素２５０は、セルフリフレッシュ
タイマを含み、所定の周期でリフレッシュ指示信号を発
生するリフレッシュ指示信号発生部２５２と、リフレッ
シュ指示信号に従ってＤＲＡＭアレイにおけるリフレッ
シュ動作を行なわせるための信号を発生するリフレッシ
ュ制御部２５４と、リフレッシュ指示信号発生部２５２
と外部端子２５８との間に設けられ、コマンドドライブ
信号ＣＢおよび／ＣＢに従ってその状態が決定されるト
ライステートバッファ２５６を含む。トライステートバ
ッファ２５６は、ドライブ信号ＣＢが“Ｌ”のときにイ
ンバータとして機能し、ドライブ信号ＣＢが“Ｈ”のと
きに出力ハイインピーダンス状態となる構成が一例とし
て示される。トライステートバッファ２５６がインバー
タとして機能するとき、外部端子２５８へはリフレッシ
ュ指示信号発生部２５２からのリフレッシュ指示信号が
伝達される。トライステートバッファ２５６が出力ハイ
インピーダンス状態のときには、外部端子２５８に外部
からリフレッシュ指示信号ＲＥＦ＃が与えられる。リフ
レッシュ制御部２５４はこの端子２５８へ与えられるリ
フレッシュ指示信号に従って必要なリフレッシュ動作の
制御を実行する。このトライステートバッファ２５６の
動作状態をコマンドデータビットに従ったドライブ信号
ＣＢおよび／ＣＢに従って決定することによりリフレッ
シュ指示信号ＲＥＦ＃を入力信号および出力信号の一方
に決定することができる。このコマンドデータビットに
従ってドライブ信号ＣＢおよび／ＣＢが伝達される被制
御回路要素は、コマンドデータに従ってその状態が決定
される回路要素であればよい（バースト長設定回路、キ
ャッシュミス時のウェイトサイクル設定回路等）。

【０１２６】図２０は、コマンドレジスタセルアレイ２
３５におけるコマンドレジスタセルの配置の一例を示す
図である。図２０においては、３行ｎ列に配置されたコ
マンドレジスタセルの配置が示される。コマンドレジス
タセルＭＣａは、スタティック型メモリセルＭＣ（ＭＣ
１１〜ＭＣ３ｎを総称的に示す）と、このスタティック
型メモリセルＭＣの記憶データに従ってドライブ信号Ｃ
Ｂおよび／ＣＢを発生するドライブ素子ＤＲ（ＤＲ１１
〜ＤＲ３ｎを総称的に示す）を含む。ビット線ＢＬおよ
び／ＢＬ方向に沿って隣接するコマンドレジスタセルは
鏡映対称をなすように配置される。したがってコマンド
データに従ってドライブ信号ＣＢおよび／ＣＢを伝達す
る信号線はビット線延在方向において隣接するコマンド
レジスタセルに対して共通な領域に設けられる。ここで
ドライブ回路ＤＲ１１…ＤＲ１ｎ、ＤＲ２１…ＤＲ２
ｎ、ＤＲ３１…ＤＲ３ｎから発生されるドライブ信号Ｃ
Ｂに対しては同じ参照数字を各ドライブ信号に付して各
ドライブ信号の区別をつける。

【０１２７】［変更例１］図２１は、コマンドレジスタ
の変更例を示す図である。図２１に示す構成において
は、コマンドレジスタセルアレイ２３５から出力される
ドライブ信号ＣＢ，／ＣＢがデコーダ２６０へ与えられ
る。デコーダ２６０はこの与えられたドライブ信号Ｃ
Ｂ，／ＣＢをデコードし、各被制御回路要素を対応の状
態に設定する。図２１に示す構成においては、このコマ
ンドデータビットにより状態が決定される被制御回路要
素としてｎ個の被制御回路要素２５０ａ〜２５０ｎを示
す。デコーダ回路２６０を設けることにより、ｎ個の被
制御回路要素２５０ａ〜２５０ｎを所望の状態に設定す
るためには、コマンドレジスタセルの数ｋは、２^k ＝ｎ
より、ｋ＝ｌｏｇ₂ ｎとなり、コマンドレジスタセルア
レイ２３５に含まれるコマンドレジスタセルの数を大幅
に低減することができる。

【０１２８】図２２に２つのコマンドレジスタセルＭＣ
ａ１およびＭＣａ２により４つの被制御回路要素を駆動
する構成を示す。レジスタセルＭＣａ１からドライブ信
号ＣＢａ、／ＣＢａが出力され、レジスタセルＭＣａ２
からドライブ信号ＣＢｂおよび／ＣＢｂが出力される。
デコーダ回路２６０はＡＮＤ型デコーダ回路であり、そ
れぞれ異なるドライブ信号の組を受けるＡＮＤゲート２
６０ａ〜２６０ｄを含む。これらのＡＮＤゲート２６０
ａ〜２６０ｄからのデコード信号Ｗ、Ｘ、ＹおよびＺが
対応の被制御回路要素へ伝達される。２個のレジスタセ
ルにより４つの被制御回路要素を所定の状態に設定する
ことができる。なお、デコーダ２６０は、ＡＮＤゲート
ではなく、ＮＡＮＤゲートを単位デコード回路として含
んでもよい。

【０１２９】［コマンドレジスタセルの変更例］図２３
はコマンドレジスタセルの変更例の構成を示す図であ
る。図２３に示すコマンドレジスタセルＭＣａは、フリ
ップフロップＦＦに加えて、１つのドライバＤＲ１のみ
を含む。このコマンドレジスタセルＭＣａの構成におい
ては、相補なドライブ信号対ではなく１つのドライブ信
号のみが出力される。これにより、ドライブ信号伝達線
の本数を低減することができ、応じてコマンドレジスタ
セルアレイの占有面積を低減することができる。

【０１３０】［コマンドレジスタセルのレイアウト］図
２４は、コマンドレジスタセルのトランジスタの配置を
示す図である。図２４においては、コマンドレジスタセ
ルＭＣａにおいて、図１９に示すコマンドレジスタセル
の構成要素と対応する構成要素には同一の参照番号を付
す。ドライバＤＲ１は、ＣＭＯＳインバータの構成を備
え、ｐチャネルＭＯＳトランジスタＰＤ１およびｎチャ
ネルＭＯＳトランジスタＮＤ１を含む。ｐチャネルＭＯ
ＳトランジスタＰＤ１は、ソースが電源電位ＶＤＤ供給
ノードに接続され、ゲートがノードＳＮ１に接続され、
ドレインがドライブ信号伝達線ＣＢに接続される。ｎチ
ャネルＭＯＳトランジスタＮＤ１はソースが接地電位ｇ
ｎｄに接続され、ゲートがノードＳＮ１に接続され、ド
レインがドライブ信号伝達線ＣＢに接続される。同様に
ドライバＤＲ２は、ｐチャネルＭＯＳトランジスタＰＤ
２およびｎチャネルＭＯＳトランジスタＮＤ２を含む。
ｐチャネルＭＯＳトランジスタＰＤ２はソースが電源電
位ＶＤＤノードに接続され、ゲートがノードＳＮ２に接
続され、ドレインがドライブ信号伝達線／ＣＢに接続さ
れる。ｎチャネルＭＯＳトランジスタＮＤ２は、ソース
が接地電位ｇｎｄに接続され、ゲートがノードＳＮ２に
接続され、ドレインがドライブ信号伝達線／ＣＢに接続
される。ｐチャネルＭＯＳトランジスタＰＤ１、ＭＰ
２、ＭＰ１およびＰＤ２が一列に配置され、ｎチャネル
ＭＯＳトランジスタＮＤ１、ＭＮ２、ＭＮ１、およびＮ
Ｄ２が一列に配置される。またアクセストランジスタＭ
Ｔ１およびＭＴ２が一列に配置される。ｐチャネルＭＯ
Ｓトランジスタ形成領域およびｎチャネルＭＯＳトラン
ジスタ形成領域を分けることにより、レイアウトが容易
となる。またレイアウトとして、全体的に対称となるよ
うに各トランジスタを配置する。コマンドレジスタセル
におけるトランジスタのレイアウトが非対称な場合、
“Ｈ”および“Ｌ”のデータの書込および読出時におい
てストレージノードの容量がアンバランスとなり、信号
電位差がアンバランスとなり、正確なデータの書込／読
出ができなくなるおそれがあるためである。

【０１３１】図２５は、図２４に示すｎチャネルＭＯＳ
トランジスタの具体的レイアウトを示す図である。図２
５において、アクセストランジスタＭＴ１は、第２層ア
ルミニウム配線層で構成されるワード線ＷＬにコンタク
ト孔４００および４０１を介して接続されるポリシリコ
ンゲート電極層４０２と、コンタクト孔４０４を介して
第１層アルミニウム配線層で構成されるビット線ＢＬに
接続される拡散層とコンタクト孔４０６を介してポリシ
リコン層で構成されるポリビット配線層４０８に接続さ
れる他方拡散層により構成される。このポリビット配線
層４０８は、不純物導入の低抵抗のポリシリコン配線層
またはポリシリコンとタングステンなどの高融点金属と
からなるポリシリサイド層で構成される。アクセストラ
ンジスタＭＴ２は、ワード線ＷＬにコンタクト孔４００
および４０１を介して接続されるポリシリコンで形成さ
れるゲート電極層４０３と、コンタクト孔４０５を介し
てビット線／ＢＬに接続される一方拡散層と、コンタク
ト孔４０７を介してポリビット配線層４０９に接続され
る他方拡散層を備える。ポリビット配線層は１層アルミ
ニウム配線層よりも下層にあり、ゲート電極配線層より
も上層にある。

【０１３２】ｎチャネルＭＯＳトランジスタＭＮ１は、
コンタクト孔４１０を介してポリビット配線層４０８に
接続される一方拡散層と、コンタクト孔４１１および４
１６を介して接地電位に接続される他方拡散層と、ゲー
ト電極層１２を備える。コンタクト孔４１６はフィール
ド領域４１５を第１層アルミニウム配線層４１４に接続
し、この第１層アルミニウム配線層４１４がコンタクト
孔４１１を介してトランジスタＭＮ１の他方拡散領域に
接続される。フィールド領域（ウェル領域）４１５はコ
ンタクト孔４１７および４１９を介して第２層アルミニ
ウム配線層からなる接地電位を伝達する電源線配線層Ｇ
ＮＤに接続される。トランジスタ形成領域においてフィ
ールド領域４１５をすべて接地電位レベルにバイアスす
ることによりこのｎチャネルＭＯＳトランジスタのラッ
チアップを防止する。

【０１３３】ｎチャネルＭＯＳトランジスタＭＮ２は、
ゲート電極層４２０と、コンタクト孔４１１を介して接
地電位を受ける一方拡散領域と、コンタクト孔４２１を
介してポリビット配線層４０９に接続される他方拡散領
域とを備える。このポリビット配線層４０９はストレー
ジノードＳＮ２を形成する。

【０１３４】ｎチャネルＭＯＳトランジスタＮＤ１は、
ゲート電極層４２４と、コンタクト孔４２７、第１層ア
ルミニウム配線層４２６およびコンタクト孔４２５を介
して接地電位を受ける一方拡散領域と、コンタクト孔４
２９を介して第１層アルミニウム配線層４２８に接続さ
れる他方拡散領域を備える。ゲート電極層４２４は、コ
ンタクト孔４３０を介してポリビット配線層４０８に接
続される。このコンタクト孔４２５はまたウェル領域に
与えられた接地電位を第１層アルミニウム配線層４２６
へ伝達する。第１層アルミニウム配線層４２８は、後に
説明するが、ドライブ信号出力ノードに接続される。

【０１３５】また第１層アルミニウム配線層で構成され
るビット線ＢＬおよび／ＢＬはそれぞれｎチャネルＭＯ
ＳトランジスタＭＮ１およびＭＮ２のゲート電極層４１
２および４２０とほぼ平行に配設される。第１層アルミ
ニウム配線層はポリビット配線層よりも上層にあり、こ
のコマンドレジスタセル領域をビット線ＢＬおよび／Ｂ
Ｌが飛越える構成となる。

【０１３６】ｎチャネルＭＯＳトランジスタＮＤ２は、
ポリビット配線層４４０にコンタクト孔４４７を介して
接続されるゲート電極層４４２と、第１層アルミニウム
配線層４４６にコンタクト孔４４４を介して接続される
一方拡散領域と、接地電位を与えるウェル領域にコンタ
クト孔４４３、第１層アルミニウム配線層４４４および
コンタクト孔４４９を介して接続される他方拡散領域を
備える。ポリビット配線層４４０はストレージノードＳ
Ｎ２を構成するポリビット配線層４０９に接続される。

【０１３７】ビット線ＢＬおよび／ＢＬを中心にしてほ
ぼ対称にｎチャネルＭＯＳトランジスタを配置すること
により、ストレージノードＳＮ１およびＳＮにおける寄
生容量をほぼ等しくする。

【０１３８】図２６は、コマンドレジスタセルのｐチャ
ネルＭＯＳ形成領域のレイアウトの詳細を示す図であ
る。図２６において、ｐチャネルＭＯＳトランジスタＰ
Ｄ１は、コンタクト孔４６７を介してポリビット配線層
４０８（ストレージノードＳＮ１）に接続されるゲート
電極層４６０と、コンタクト孔４６５を介して第１層ア
ルミニウム配線層４２８に接続される一方拡散領域と、
コンタクト孔４６２を介して電源電位ＶＤＤを伝達する
第１層アルミニウム配線層４６３に接続される他方拡散
領域を含む。第１層アルミニウム配線層４６３は、コン
タクト孔４６４を介してウェル領域に接続される。この
ウェル領域には図示しない経路を介して電源電位ＶＤＤ
が与えられる。ｐチャネルＭＯＳトランジスタ形成領域
において、ウェル領域に対しては電源電位ＶＤＤがバイ
アス電圧として印加され、ラッチアップ現象の防止など
を図る。第１層アルミニウム配線層４２８は、コンタク
ト孔４６６を介して、第２層アルミニウム配線層で構成
されるドライブ信号伝達線／ＣＢに接続される。

【０１３９】図２６の中央部において、第２層アルミニ
ウム配線層ＶＤＤと平行にウェル領域へバイアス電圧Ｖ
ＤＤを印加するための領域４７０が配設される。領域４
７０において、フィールド領域４７３は、一方側におい
てコンタクト孔４７２および４７１を介して電源線ＶＤ
Ｄに接続され、他方側においてコンタクト孔４７５およ
び４７４を介して電源線ＶＤＤに接続される。領域４７
３を電源線ＶＤＤに接続するために２つのコンタクト孔
が必要とされるのは、第２層アルミニウム配線層で構成
される電源線ＶＤＤを一旦第１層アルミニウム配線層に
接続し、次いでこの第１層アルミニウム配線層をフィー
ルド領域４７３に接続するためである。

【０１４０】ｐチャネルＭＯＳトランジスタＭＰ２は、
コンタクト孔４８３、第１層アルミニウム配線層４８５
およびコンタクト孔４８６を介してポリビット配線層４
０８（ストレージノードＳＮ１）に接続される一方拡散
領域と、コンタクト孔４８３を介してポリビット配線層
４０９（ストレージノードＳＮ２）に接続されるゲート
電極層４８１と、コンタクト孔４８４を介して電源電位
ＶＤＤを受ける他方拡散領域を含む。ｐチャネルＭＯＳ
トランジスタＭＰ２およびＭＰ１の形成領域と電源電位
ＶＤＤを印加するための領域４７３とは分離して設けら
れており、２つのコンタクト孔４８４は第１層アルミニ
ウム配線層４８７により接続される。

【０１４１】ｐチャネルＭＯＳトランジスタＭＰ１は、
コンタクト孔４９３、第１層アルミニウム配線層４９４
およびコンタクト孔４９５を介してポリビット配線層４
０９（ストレージノードＳＮ２）に接続される一方拡散
領域と、コンタクト孔４９２を介してポリビット配線層
４０８（ストレージノードＳＮ１）に接続されるゲート
電極層４９１と、コンタクト孔４８４を介して電源電位
ＶＤＤを受ける他方拡散領域を備える。ゲート電極層４
８１および４９１はビット線ＢＬおよび／ＢＬとほぼ平
行に配設される。図２６においては、ｐチャネルＭＯＳ
トランジスタＭＰ２のゲート電極層４８１は、その上層
に形成される第１層アルミニウム配線層からなるビット
線ＢＬと重なり合っているように示される。

【０１４２】ｐチャネルＭＯＳトランジスタＰＤ２は、
コンタクト孔５０１を介して第１層アルミニウム配線層
４４６に接続される一方拡散領域と、コンタクト孔５０
３を介してポリビット４４０に接続されるゲート電極層
５０４と、コンタクト孔５０５、第１層アルミニウム配
線層５０６およびコンタクト孔５０７を介して電源電位
ＶＤＤを受ける他方拡散領域を含む。第１層アルミニウ
ム配線層４４６は、図２５に示すように、ｎチャネルＭ
ＯＳトランジスタＮＤ２の一方拡散領域に接続される。
コンタクト孔５０７は、基板（ウェル）領域と第１層ア
ルミニウム配線層５０６を接続する。

【０１４３】図２５および図２６に示すレジスタセルの
レイアウトにおいては、ドライブ信号伝達線は、２つの
ドライブ用のインバータを備える。しかしながら、１つ
のコマンドレジスタセルからは１つのドライブ信号のみ
が出力される。これにより信号配線の占有面積を低減す
る。２つのインバータ回路が１つのコマンドレジスタセ
ルにおいて設けられるのは、ストレージノードＳＮ１お
よびＳＮ２の寄生容量を等しくするためおよびレイアウ
トパターンを連続的に繰り返すためである。図２６に示
すストレージノードＳＮ１およびＳＮ２となるポリビッ
ト配線層４０８および４０９（４４０）の長さはできる
だけ短くするために、これらのポリビット配線層４０８
および４０９（４４０）はトランジスタＭＰ２およびＭ
Ｎ１ならびにＭＰ１およびＭＮ２に近接して配置する。
レジスタセルのサイズを低減するためである。

【０１４４】また隣接するトランジスタ間で１つの拡散
領域を共有する構成とすることによりトランジスタの占
有面積を低減し、応じてコマンドレジスタセルのサイズ
を低減する。

【０１４５】さらに、図２５に示すように、アクセスト
ランジスタのビット線接続領域を隣接するコマンドレジ
スタセルのアクセストランジスタのビット線接続領域と
共有する構成とすることによりアクセストランジスタの
占有面積を低減する（ただし図２５においては、隣接す
るコマンドレジスタセルのゲート電極層のみを示してい
る）。

【０１４６】［他の装置への適用例］上述のコマンドレ
ジスタアレイの構成は、キャッシュヒット／ミスの判定
を内部で行なうコントローラ内蔵型ＣＤＲＡＭに限ら
ず、このようなコントローラが外部に設けられるＣＤＲ
ＡＭに対しても適用可能である。このようなコントロー
ラが外部に設けられるＣＤＲＡＭに対しては単に外部か
ら与えられる制御信号が異なるだけであり、同様の構成
をもって同様の効果を得ることができる。またＣＤＲＡ
Ｍは外部クロック信号に同期して動作せず、外部制御信
号にのみ従って動作するＣＤＲＡＭであっても同様の効
果を得ることができる。さらに一般の半導体記憶装置に
おいても適用可能である。

【０１４７】図２７は、本発明に従うコマンドレジスタ
を備える半導体記憶装置の全体の構成を概略的に示す図
である。図２７において、半導体記憶装置は、行列状に
配列される複数のメモリセル（図２７においてはＳＲＡ
Ｍセル）を有するメモリセルアレイ６０６と、与えられ
たロウアドレス信号をデコードし、メモリセルアレイ６
０６において対応の行を選択するロウデコーダ６０８
と、与えられた列アドレス信号をデコードし、メモリセ
ルアレイ６０６において対応の列を選択する信号を発生
するコラムデコーダ６１０と、メモリセルアレイ６０６
の各列に対応して設けられ、対応の列上の選択されたメ
モリセルのデータを検知し増幅するセンスアンプと、コ
ラムデコーダ６１０からの列選択信号に従ってメモリセ
ルアレイ６０６における対応の列を選択するＩＯゲート
を含む。センスアンプとＩＯゲートはブロック６１２に
より示される。ブロック６１２に含まれるセンスアンプ
は、安定動作（正確なデータの読出）のためにラッチ型
センスアンプ回路の構成を備えてもよい。しかしながら
このブロック６１２におけるセンスアンプは、一般のＳ
ＲＡＭにおけるように、ＩＯゲートにより選択されたメ
モリセルのデータを検知し増幅する構成であってもよ
い。

【０１４８】コマンドレジスタ部は、たとえばＳＲＡＭ
セルが行列状に配列されてコマンドデータビットを格納
するコマンドレジスタアレイ６０５と、与えられたアド
レス信号をデコードし、アレイ６０５における対応の行
を選択するロウデコーダ６０７と、与えられた列アドレ
ス信号をデコードし、アレイ６０５における対応の列を
選択する信号を発生するコラムデコーダ６０９と、コマ
ンドレジスタアレイ６０５の各列に対応して設けられて
対応の列上の選択されたメモリセルのデータを検知し増
幅するセンスアンプと、コラムデコーダ６０９からの列
選択信号に従ってコマンドレジスタアレイ６０５におけ
る対応の列を選択するＩＯゲートを含む。このコマンド
レジスタのセンスアンプおよびＩＯゲートはブロック６
１１で示す。コマンドレジスタ部におけるセンスアンプ
はまた、各列に設けられたラッチ型センスアンプであっ
てもよく、またＩＯゲートにより選択されたメモリセル
のデータを検知増幅する差動増幅型センスアンプであっ
てもよい。

【０１４９】半導体記憶装置はさらに、データ入力端子
６０１に与えられた書込データから内部書込データを生
成するライトバッファ６０３と、コマンドレジスタアレ
イ６０５およびメモリセルアレイ６０６の一方から与え
られたデータを増幅するプリアンプ６１４と、プリアン
プ６１４で増幅された信号をさらに増幅して出力データ
を生成して出力端子６０２へ与えるメインアンプ６１５
を含む。入力端子６０１および出力端子６０２は別々に
設けられるように示されているが、これらの端子６０１
および６０２は共通の端子であってもよい。またコマン
ドレジスタアレイ６０５に格納されたコマンドデータに
従って入力端子６０１および出力端子６０２が別々に使
用されるかまたはデータの入出力が１つのピン端子を介
して行なわれるように構成されてもよい。ライトバッフ
ァ６０３およびメインアンプ６１５はインタフェース回
路を構成する。

【０１５０】半導体記憶装置はさらに、制御回路６２０
からの切換制御信号に従ってライトバッファ６０３から
の内部書込データをコマンドレジスタアレイ６０５およ
びメモリセルアレイ６０６の一方へ伝達するライト切換
回路６０４と、制御回路６２０からの切換制御信号に従
ってコマンドレジスタアレイ６０５およびメモリセルア
レイ６０６から読出されたデータの一方を選択してプリ
アンプ６１４へ伝達するリード切換回路６１３を含む。
リード切換回路６１３は、ブロック６１１および６１２
に設けられたセンスアンプがラッチ型センスアンプであ
り、十分な振幅の読出信号を生成することができる場合
には、トランスミッションゲートまたはＡＮＤゲートの
ようなゲートを用いて構成することができる。またこれ
に変えて、リード切換回路６１３は、コマンドレジスタ
アレイ６０５およびメモリセルアレイ６０６それぞれに
対応して設けられるアンプ回路を含んでもよい。これら
のアンプ回路は制御回路６２０からの切換制御信号によ
り、一方のアレイに対して設けられたアンプ回路のみが
活性化される。

【０１５１】制御回路６２０は、たとえばチップセレク
ト信号に対応するアクセス指示信号φＣＳと、コマンド
レジスタアレイ６０５およびメモリセルアレイ６０６の
いずれの格納データを読出すかを指定するアクセス先指
定信号φＳＥＬと、データの読出を示す読出指示信号φ
Ｒと、データの書込を示すライト指示信号φＷに従って
必要な制御信号を発生する。

【０１５２】制御回路６２０は、アクセス指示信号φＣ
Ｓが活性状態となると活性化され、残りの信号φＳＥ
Ｌ、φＲおよびφＷに従って必要な内部制御信号を発生
する。書込指示信号φＷが活性状態のとき、制御回路６
２０はライトバッファ６０３を活性化し、次いでアクセ
ス先指定信号φＳＥＬに従ってこのライトバッファ６０
３から与えられた内部書込データの伝達経路を決定す
る。ライト切換回路６０４は、この決定された信号伝達
経路に従ってライトバッファ６０３からの内部書込デー
タをコマンドレジスタアレイ６０５およびメモリセルア
レイ６０６一方へ伝達する。ここで、図示しないアドレ
スバッファからコマンドレジスタのロウデコーダ６０７
およびコラムデコーダ６０９ならびに記憶部のロウデコ
ーダ６０８およびコラムデコーダ６１０へは並列に内部
アドレス信号が与えられている。制御回路６２０は、ア
クセス指示信号φＣＳに従ってロウデコーダ６０７およ
び６０８ならびにコラムデコーダ６０９および６１０が
並列に動作するように内部制御信号を発生してもよい。
またこれに代えて制御回路６２０は、アクセス先指定信
号φＳＥＬに従って指定されたアレイに対して設けられ
たロウデコーダおよびコラムデコーダのみを活性化する
ように構成されてもよい。

【０１５３】データ読出時においては、制御回路６２０
は、コマンドレジスタアレイ６０５およびメモリセルア
レイ６０６の一方または両方においてアドレス指定され
たメモリセルのデータを読出するように内部制御信号を
発生した後（センスアンプの活性化など）、リード切換
回路６１３を、アクセス先指定信号φＳＥＬが指定する
アレイのデータを選択する状態に設定する。この後プリ
アンプ６１４およびメインアンプ６１５を順次活性化
し、選択されたメモリセルのデータを出力端子６０２へ
出力する。

【０１５４】コマンドレジスタアレイ６０５およびメモ
リセルアレイ６０６に含まれるメモリセルの構造を同じ
セル構造（図２７においてはＳＲＡＭセル）とすること
により、制御回路６２０は、内部制御信号の発生タイミ
ングを全く同じにしてアクセス先指定信号φＳＥＬが指
定するアレイを活性状態とすることができる（一方のア
レイのみが活性状態とされる構成の場合）。これによ
り、制御回路６２０の規模を増加させることなく容易に
コマンドレジスタの記憶データの読出およびコマンドレ
ジスタアレイへのコマンドデータの書込を行なうことが
できる。またライト切換回路６０４およびリード切換回
路６１３を設けることにより、通常のデータの書込およ
び読出を行なう回路部分とコマンドデータの書込および
読出を行なうための回路部分を共有することができ、回
路規模の増大を防止することができるとともに、制御回
路６２０のこれらの回路部分（ライトバッファ６０３、
プリアンプ６１４およびメインアンプ６１５）の駆動タ
イミングを通常のデータおよびコマンドデータアクセス
時いずれにおいても同一とすることができ、制御回路６
２０の負荷を軽減することができる。

【０１５５】上述の構成により、容易に一般の半導体記
憶装置においても、多数の動作モードおよび内部状態を
示すコマンドデータを装置の占有面積を増加させること
なく格納することができるとともに、コマンドレジスタ
アレイ６０５内に各セル対応にドライバを設けることに
より容易に内部回路要素を所定の状態に設定することが
できる。

【０１５６】図２７に示す半導体記憶装置はＳＲＡＭの
構成を備えている。これに代えて、ＤＲＡＭ（ダイナミ
ック・ランダム・アクセス・メモリ）の場合であっても
同様の効果を得ることができる。また図２７に示す構成
において、コマンドレジスタアレイ６０５から出力され
るドライブ信号をさらにデコードするデコーダが設けら
れていてもよい。

【０１５７】

【発明の効果】請求項１に係る発明においては、外部か
らアクセスして記憶データの書込／読出が可能でありか
つ装置の内部状態を決定するコマンドデータを記憶する
ために複数のレジスタセルを有するコマンドレジスタア
レイを設けたため、容易にコマンドデータの変更および
観察を行なうことができるとともに、多数のコマンドデ
ータを小占有面積で格納することができる。

【０１５８】請求項２に係る発明においては、コマンド
レジスタおよびメモリセルアレイの一方が切換制御回路
を介して選択的にデータの入力／出力を行なうためのイ
ンタフェース回路へ接続されるため、コマンドデータの
書込／読出のためのインタフェース回路を新たに設ける
必要がなく、チップ占有面積の増大を防止することがで
きる。またインタフェース回路の動作制御はコマンドデ
ータおよび通常のデータの書込／読出時において同一と
することがででき、制御回路の負荷を軽減することがで
きる。

【０１５９】請求項３に係る発明においては、レジスタ
セル各々に対して対応の回路要素を駆動するためのドラ
イブ素子が設けられているため、各アクセスサイクルご
とに内部状態を設定するためにレジスタセルの内容を読
出す必要がなく、アクセス時間の増大を防止することが
できるとともに、レジスタセルはデータを保持する機能
のみを備えていればよく、コマンドレジスタセルの占有
面積を小さくすることができる。

【０１６０】請求項４に係る発明においては、コマンド
レジスタセル対応に設けられたドライブ素子の出力をデ
コードし、そのデコード結果に従って対応の回路要素を
所定の状態に設定するように構成しているため、コマン
ドレジスタセルおよびドライブ素子の数を低減すること
ができ、コマンドレジスタアレイの占有面積を小さくす
ることができる。

【０１６１】請求項５に係る発明においては、コマンド
レジスタセルと通常のデータを格納するメモリセルとが
同一のセル構造を備えるため、コマンドレジスタアレイ
とメモリセルアレイと同一の製造工程で作製することが
でき、コマンドレジスタアレイ作製のために新たに製造
工程を追加する必要がない。

【０１６２】請求項６に係る発明においては、コマンド
レジスタセルがフリップフロップ構成のスタティック型
セル構造を備えているため、高速でコマンドデータの書
込／読出を行なうことができる。

【０１６３】請求項７に係る発明においては、信号線に
ワイヤードＯＲ接続される第１の出力ドライブ素子の非
導通時に第２の出力ドライブ素子が所定時間導通状態と
なり、出力ノードを非活性レベルへ駆動しているため、
このワイヤードＯＲ接続される信号線上の信号を高速で
非活性状態とすることができ、高速で動作するメモリシ
ステムを構築することができる。請求項８に係る発明に
おいては、ワイヤードＯＲ接続される信号線を活性状態
へ駆動する第１の出力ドライブ素子の非導通時に出力制
御信号をラッチして、第２の出力ドライブ素子を導通状
態とする出力制御信号をリセットしている。したがって
これらの出力制御信号およびリセット信号を発生するた
めの手段としては大きな駆動力を要求されず、小占有面
積の出力制御回路を実現することができる。また、これ
らの出力制御信号およびリセット信号の発生をクロック
信号に従って実行しているため、正確なタイミングで出
力制御信号を高速で変化させることができ、正確なタイ
ミングでかつ高速に出力ノードからの出力信号を非活性
状態とすることができ、高速で動作するメモリシステム
を実現するクロック同期型半導体記憶装置を得ることが
できる。

【０１６４】請求項９に係る発明においては、ワイヤー
ドＯＲ接続される信号線を活性状態へ駆動する第１の出
力ドライブ素子の非導通時に第２の出力ドライブ素子が
クロック信号に従って所定期間導通状態となりこの信号
線上の信号を非活性状態としている。これにより複数の
出力回路が信号線にワイヤードＯＲ接続される構成にお
いても、この信号線は高速で駆動され、結果として高速
で信号線を駆動するオープンドレイン型出力回路を得る
ことができる。

【図面の簡単な説明】

【図１】この発明が適用される半導体記憶装置の全体の
構成を概略的に示す図である。

【図２】図１に示す半導体記憶装置の要部の構成を概略
的に示す図である。

【図３】図１に示す半導体記憶装置のデータ読出時の動
作を示すタイミングチャート図である。

【図４】図１に示す半導体記憶装置のデータ書込時の動
作を示すタイミングチャート図である。

【図５】図１に示す半導体記憶装置により構成されるメ
モリシステムの配置の一例を示す図である。

【図６】制御信号出力回路の概略構成を示す図である。

【図７】図６に示す制御信号出力回路の動作を示す信号
波形図である。

【図８】図６に示す制御信号出力回路のより具体的な構
成を示すブロック図である。

【図９】図８に示すラッチ信号発生回路の動作を示す信
号波形図である。

【図１０】図８に示すイネーブル信号発生回路の動作を
示す信号波形図である。

【図１１】図８に示す内部ＬＭＥ発生回路の動作を示す
信号波形図である。

【図１２】図８に示すプルダウンドライブ回路、リセッ
ト回路およびプルアップドライブ回路の具体的構成を示
す図である。

【図１３】図８に示すプルアップドライブ制御回路の具
体的構成を示す図である。

【図１４】図１２および図１３に示す回路の動作を示す
信号波形図である。

【図１５】制御信号出力回路の他の構成例を示す図であ
る。

【図１６】この発明が適用される半導体記憶装置のコマ
ンドレジスタアクセス時の動作を示すタイミングチャー
ト図である。

【図１７】図１に示すコマンドレジスタに関連する部分
の構成を概略的に示す図である。

【図１８】図１７に示すコマンドレジスタセルアレイに
含まれるセルの基本構造およびＳＲＡＭアレイのメモリ
セルの構造を示す図である。

【図１９】コマンドレジスタセルの構造およびそこから
発生されるドライブ信号の伝達経路の一例を示す図であ
る。

【図２０】コマンドレジスタセルアレイの配置の一例を
示す図である。

【図２１】コマンドレジスタの変更例を示す図である。

【図２２】図２１に示すデコーダの構成の一例を示す図
である。

【図２３】コマンドレジスタセルの変更例を示す図であ
る。

【図２４】コマンドレジスタセルのトランジスタの配置
を示す図である。

【図２５】コマンドレジスタセルのｎチャネルＭＯＳト
ランジスタのレイアウトを示す図である。

【図２６】コマンドレジスタセルのｐチャネルＭＯＳト
ランジスタのレイアウトを示す図である。

【図２７】コマンドレジスタの適用例を示す図である。

【符号の説明】

２ ＤＲＡＭ部 ４ ＳＲＡＭ部 ６ 双方向データ転送回路 ２８ コマンドレジスタ ３０ ＤＲＡＭ制御およびキャッシュ／リフレッシュ制
御部 ５０ 制御信号出力回路 ５２ ドライブ段 ５４ ドライブ回路 ７０ プルダウンドライブ回路 ７２ プルアップドライブ制御回路 ７４ プルアップドライブ回路 ７６ リセット回路 ８０ ラッチ信号発生回路 ８２ 内部ＬＭＥ発生回路 ８４ イネーブル信号発生回路 １０１ トランスミッションゲート １０２ インバータ回路 １０３ インバータ回路 １０９ インバータ回路 １１０ インバータ回路 １１１ 昇圧回路 Ｐ１ ｐチャネルＭＯＳトランジスタ Ｎ１ ｎチャネルＭＯＳトランジスタ Ｎ２ ｎチャネルＭＯＳトランジスタ Ｎ３ ｎチャネルＭＯＳトランジスタ ＰＤ 第１の出力ドライブトランジスタ Ｐ５ ｐチャネルＭＯＳトランジスタ １６０ インバータ回路 １６１ インバータ回路 Ｎ５ ｎチャネルＭＯＳトランジスタ ＰＵａ 第２の出力ドライブトランジスタ ２００ 入出力回路 ２１０ 切換回路 ２２０ 駆動制御回路 ２２２ 切換制御回路 ３５ ＳＲＡＭアレイ ２３５ コマンドレジスタセルアレイ ＦＦ フリップフロップ ＭＣ ＳＲＡＭセル（スタティック型メモリセル） ＭＣａ コマンドレジスタセル ２６０ デコーダ ＤＲ１，ＤＲ２ ドライバ ６０３ ライトバッファ ６０４ ライト切換回路 ６０５ コマンドレジスタアレイ ６０６ メモリセルアレイ ６１３ リード切換回路 ６１４ プリアンプ ６１５ メインアンプ ６２０ 制御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 堂阪 克己 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内 (72)発明者 熊野谷 正樹 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内

Claims (9)

【特許請求の範囲】
1. 【請求項１】 外部からアクセスして記憶データの書込
   および読出が可能でありかつ行列状に配列された複数の
   メモリセルを有するメモリセルアレイと、 外部からアクセスして記憶データの書込および読出が可
   能でありかつ装置の内部状態を設定するコマンドデータ
   を記憶するための複数のレジスタセルを有するコマンド
   レジスタアレイとを備える、半導体記憶装置。
2. 【請求項２】 データの入力または出力を行なうための
   インタフェース回路と、 前記メモリセルアレイと前記コマンドレジスタアレイの
   いずれがアクセスされるかを示すアクセス先指定信号に
   従って前記メモリセルアレイおよび前記コマンドレジス
   タアレイの一方と前記インタフェース回路とを接続する
   ための切換制御手段をさらに備える、請求項１記載の半
   導体記憶装置。
3. 【請求項３】 前記レジスタセル各々に対応して設けら
   れ、対応のレジスタセルの記憶データによりその動作状
   態が決定される回路要素を対応のレジスタセルの記憶デ
   ータに従って駆動するための複数のドライブ素子をさら
   に備える、請求項１または２記載の半導体記憶装置。
4. 【請求項４】 予め定められた組のドライブ素子の出力
   信号をデコードし、該デコード結果に従って動作状態が
   決定される回路要素を該デコード結果が示す状態へ駆動
   するコマンドデコード手段をさらに備える、請求項３記
   載の半導体記憶装置。
5. 【請求項５】 前記レジスタセルと前記メモリセルとは
   同じ構造を有する、請求項１ないし４のいずれかに記載
   の半導体記憶装置。
6. 【請求項６】 前記レジスタセルはフリップフロップ構
   成のスタティック型メモリセル構造を備える、請求項１
   ないし５のいずれかに記載の半導体記憶装置。
7. 【請求項７】 クロック信号に同期して動作する半導体
   装置であって、 所定の動作モード時に発生される内部出力信号に応答し
   て出力ノードを第１の電位レベルへ駆動して前記出力ノ
   ードから活性状態の出力信号を発生する第１の出力駆動
   素子と、 前記クロック信号に同期して与えられる前記所定の動作
   モードの終了を指示する終了指示信号に応答して前記内
   部出力信号を非活性状態へリセットするリセット手段
   と、 前記クロック信号と前記終了指示信号とに応答して所定
   の時間活性状態となる出力駆動信号を発生する手段と、 前記出力駆動信号に応答して、前記出力ノードを第２の
   電位レベルへと駆動して前記出力ノードからの出力信号
   を非活性状態とする第２の出力駆動素子とを備える、ク
   ロック同期型半導体装置。
8. 【請求項８】 クロック信号に同期して動作するクロッ
   ク同期型半導体装置であって、 前記クロック信号に同期して与えられるアクセス開始指
   示信号に応答して、ラッチ制御信号を発生する手段と、 前記ラッチ制御信号に応答して、前記同期型半導体装置
   の動作状態を示す内部出力信号をラッチする内部出力信
   号ラッチ手段と、 前記ラッチ手段のラッチする信号が活性状態のとき導通
   し、出力ノードを第１の電位レベルへ駆動して活性状態
   の出力信号を前記出力ノードから発生する第１の出力ド
   ライブ素子と、 前記クロック信号とアクセス完了指示信号とに応答し
   て、前記内部出力信号ラッチ手段のラッチ信号を非活性
   状態にリセットするリセット手段と、 前記クロック信号と前記アクセス完了指示信号とに応答
   して所定の時間幅を有する出力制御信号を発生する出力
   制御信号発生手段と、 前記出力制御信号に応答して出力駆動信号を発生しかつ
   ラッチする出力駆動信号ラッチ手段と、 前記出力駆動信号に応答して前記出力ノードを第２の電
   位レベルへ駆動して前記出力ノードからの出力信号を非
   活性状態とする第２の出力ドライブ素子と、 前記出力制御信号が発生されてから所定時間経過後にリ
   セット信号を発生するリセット信号発生手段と、 前記リセット信号に応答して前記出力駆動信号ラッチ手
   段がラッチする信号を非活性状態へリセットする素子と
   を備える、クロック同期型半導体装置。
9. 【請求項９】 クロック信号に同期して動作し、出力端
   子を内部出力信号に従って所定の電位レベルへ駆動する
   ための出力回路であって、 内部ノード上に与えられた内部出力信号の活性化時、前
   記出力端子を前記所定の電位レベルへと駆動するための
   第１の出力ドライブ素子と、 前記内部出力信号の非活性化指示信号と前記クロック信
   号とに応答して、前記内部ノード上の内部出力信号を非
   活性化して前記第１の出力ドライブ素子を非導通状態と
   するリセット手段と、 前記非活性化指示信号と前記クロック信号とに応答し
   て、予め定められた時間幅を有する出力駆動信号を発生
   する手段と、 前記出力駆動信号に応答して、前記出力端子を前記所定
   の電位レベルと論理の異なる第２の電位レベルへと駆動
   する第２の出力ドライブ素子とを備える、出力回路。