CN101322241A - 半导体器件及其制造方法 - Google Patents

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Abstract

获得一种具有即使进行微细化处理，其漏电流小且工序劣化程度小的铁电电容器的半导体器件。所述半导体器件具有：半导体衬底，半导体元件，其形成在半导体衬底上，绝缘膜，其覆盖半导体元件，并形成在半导体衬底上方，下部绝缘性氢扩散防止膜，其形成在绝缘膜上方，并具有阻挡氢、水分的能力，导电紧贴膜，其形成在绝缘性氢扩散防止膜上方，铁电电容器，其具有下部电极、铁电膜及上部电极，其中，下部电极形成在导电紧贴膜上方，铁电膜形成在下部电极上且俯视观察时位于下部电极内，上部电极形成在铁电膜上且俯视时位于铁电膜内，而且，导电紧贴膜具有提高铁电电容器的下部电极的紧贴特性且降低铁电电容器的漏电流的功能。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，尤其涉及一种具有铁电电容器的半导体器件及其制造方法。
背景技术
近年来，伴随数字技术的发展，高速处理或保存大容量数据的趋向越发强烈，而且用于电子仪器的半导体器件需满足高集成化以及高性能化的要求。因此，为实现半导体存储器件的高集成化，对以下技术广泛进行研究和开发，即，作为形成存储元件的电容器的电容器电介质膜，采用高介电常数材料膜或者铁电材料膜来替换现有的氧化硅膜及氮化硅膜的技术。
特别是，对将具有自发极化特性的铁电膜用作电容器电介质膜的铁电存储器(Ferro electric Random Access Memory：FeRAM)积极地进行研究和开发，其中，该铁电存储器作为能够以低电压且高速写入、读出的非易失性存储器。
铁电存储器(FeRAM)是即使切断电源也不会丢失所记忆的信息的非易失性存储器，并且能够期待着实现高集成度、高速驱动、高持久性以及低耗电。
FeRAM利用铁电体的磁滞特性来记忆信息。将铁电膜作为电容器电介质膜夹在一对电极之间的铁电电容器，其根据电极之间的外加电压发生极化，并且即使去掉外加电压也维持极化状态。如果颠倒外加电压的极性，则极化的极性也会颠倒。只要检测出该极化就能够读出信息。作为铁电膜的材料，主要采用残留极化量大的例如具有10μC/cm2～30μC/cm2左右的PZT(Pb(Zr1-xTix)O3)、SBT(SrBi2Ta2O9)等钙钛矿晶体结构的氧化物铁电体。为了形成特性优异的氧化物铁电膜，需要在氧化性环境中进行成膜或者进行热处理，并且将下部电极(根据所需，上部电极也)是以难以氧化的贵金属、即使被氧化也可导电的贵金属或者贵金属氧化物形成的情况多。
在制作铁电电容器之前，将MOS晶体管形成在硅衬底上。在形成了MOS晶体管等下部结构之后，形成铁电电容器的情况下，需要使铁电膜成膜时的氧化性环境不给下部结构带来坏的影响。形成MOS晶体管之后，进行如下等处理，即利用具有阻挡氧的能力的氮氧化硅膜等来保护MOS晶体管，并在其上形成层间绝缘膜等。
用氧化硅来形成半导体集成电路器件的层间绝缘膜的情况多。氧化硅与水分的亲和力大。如果水分从外部渗入，则水分可通过层间绝缘膜到达布线、电容器、晶体管等。若水分到达电容器尤其是铁电电容器，则电介质膜尤其是铁电膜的特性发生劣化。若铁电膜被渗入的水分所产生的氢还原，当产生氧缺陷时结晶性降低。发生残留极化量或介电常数降低等特性劣化。长时间地使用，也会导致相同的现象。若水分渗入，则由水分直接发生特性劣化。在使硅膜或氧化硅膜成膜之际，作为硅源使用的硅烷为氢化硅(hydrogenatedsilicon)，若分解会产生大量的氢。此氢也成为导致铁电膜劣化的原因。
可知，将PZT铁电膜夹在由Pt制作的下部电极与上部电极之间的标准铁电电容器的情况下，并且在氢分压强为40Pa(0.3Torr)的环境中，若将衬底加热至200℃左右，则PZT膜几乎丧失其铁电特性。
而且，可知，如果在吸附了氢或水分的状态下，或者于旁边存在水分的状态下，对铁电电容器进行热处理，则铁电膜的铁电特性被显著劣化。
在FeRAM的制作工序中，将形成铁电膜之后的工序选择尽可能地少产生水分及氢且低温的工序。例如，为了氧化硅膜的成膜，采用将氢产生量较少的TEOS(正硅酸乙酯)作为原料气体的化学气相沉积法(CVD)等。
对于形成铁电电容器来说，在铁电膜的正下方形成下部电极的工序重要。作为现有的下部电极，使用在绝缘膜上依次层叠Ti和Pt的结构。Ti膜改善绝缘膜和下部电极的紧贴特性。若没有Ti膜，则Pt电极发生剥离的可能性大。Pt膜是通过溅射法成膜的，但是若以高温进行成膜，则会发生与Ti膜的反应，因此会得到不以(111)取向而随机取向的结构。若替换Ti膜而采用TiO2膜，则反应被抑制，从而能够以高温形成Pt膜。但是，若在进行过脱气的绝缘膜上形成TiO2膜，则TiO2膜的结晶性变差，并使在其上成膜的Pt膜及铁电膜的结晶性下降。
JP特开2002-289793号公报(申请人：富士通)提出了如下的方案，作为位于Pt下部电极下方的绝缘紧贴膜，采用在SiO2膜上层叠了TiO2膜的层叠结构或者氧化铝膜。
JP特开平7-14993号公报(申请人：三菱电机)提出了采用SrTiO3等高电介质膜的DRAM半导体器件的方案。指出了在已形成与晶体管相连接的硅通孔导电体的氧化硅的层间绝缘膜上，形成平面状下部电极，覆盖下部电极从而在层间绝缘膜上形成SrTiO3等高电介质膜，则高电介质膜容易从层间绝缘膜剥离，因此提出了在层间绝缘膜与高电介质膜之间形成绝缘紧贴膜的方案。绝缘紧贴膜由TiO2、ZrO2、Ta2O5、Si3N4、Al2O3形成。将绝缘紧贴膜形成在层间绝缘膜的整个面上之后，形成多晶硅通孔导电体，并在其上隔着硅化物反应防止用TiN阻挡膜，形成Pt下部电极，并在进行图案成形之后，覆盖下部电极而在层间绝缘膜上形成高电介质膜，并在其上形成多个电容器共用的上部电极层。
JP特开2005-39299号公报(申请人：松下电器产业)提出了如下的方案，即铁电膜覆盖形成在层间绝缘膜上的下部电极，并覆盖在其上形成了上部电极的铁电膜上部电极，从而形成具有在层间绝缘膜上展开的展开部分的导电氢阻挡膜。形成了覆盖铁电电容器的上层层间绝缘膜之后，形成到达导电氢阻挡膜的展开部分的导通孔，并在导通孔内形成导电插塞。示教了作为导电氢阻挡膜优选采用Ti膜、Ta膜、TiON膜、TiN膜、TaN膜、TiAlN膜、TiAlON膜或者包含它们的合金膜。
JP特开2003-174146号公报(申请人：富士通)提出了用2种氧化贵金属膜的层叠来形成上部电极的方案。为了不使铁电膜成膜时的氧化性环境带来坏的影响，用氮化硅膜或者氮氧化硅膜等具有氧阻挡能力的绝缘阻挡膜，覆盖形成在半导体衬底上的晶体管。为了使得因还原性环境中的热处理导致铁电电容器的特性不发生劣化，用氧化铝等具有氢阻挡能力的绝缘阻挡膜来覆盖铁电电容器。
发明内容
发明所要解决的问题
本发明的目的在于提供一种具有可抵抗微细化处理所带来影响的铁电电容器的半导体器件及其制造方法。
本发明的另一个目的在于提供一种具有即使进行微细化处理，其漏电流也小且切换电荷量的减少也小的铁电电容器的半导体器件及其制造方法。
本发明的其它的目的在于提供具有即使进行微细化处理，其漏电流也小，且工序劣化程度小的铁电电容器的半导体器件及其制造方法。
用于解决问题的方法
根据本发明的一个技术方案，提供了一种半导体器件，其具有：半导体衬底；半导体元件，其形成在所述半导体衬底上，绝缘膜，其覆盖所述半导体元件，并形成在所述半导体衬底上方，下部绝缘性氢扩散防止膜，其形成在所述绝缘膜上方，并具有阻挡氢及水分的能力，导电紧贴膜，其形成在所述绝缘性氢扩散防止膜的上方，铁电电容器，其具有下部电极、铁电膜以及上部电极，其中，所述下部电极形成在所述导电紧贴膜上方，所述铁电膜形成在所述下部电极上，而且在俯视观察时位于所述下部电极内，所述上部电极形成在所述铁电膜上，而且俯视观察时位于所述铁电膜内；而且，所述导电紧贴膜具有提高所述铁电电容器的下部电极的紧贴特性且降低所述铁电电容器的漏电流的功能。
发明的效果
通过在铁电电容器的下部电极的下方配置导电紧贴膜和绝缘性氢扩散防止膜的层叠，获得一种具有对于氢及水分的抵抗特性高、漏电流小且工序劣化程度小的铁电电容器的半导体器件。
附图说明
图1-1/
图1-2是表示第一实施例的半导体器件制造方法的半导体衬底的剖视图。
图2是用于说明本发明发明人所进行的预备实验及其测定结果的剖视图以及曲线图。
图3-1/
图3-2/
图3-3/
图3-4/
图3-5/
图3-6是用于说明本发明发明人所进行的预备实验及其测定结果的剖视图以及曲线图。
图4是表示第一实施例的变形例的剖视图。
图5-1/
图5-2/
图5-3是表示变形例的样品的测定结果的曲线图。
图6-1/
图6-2/
图6-3是表示第二实施例的半导体器件制造方法的半导体器件的剖视图。
附图标记的说明
1半导体衬底(硅晶片)
2元件分离区域
3栅极绝缘膜
4栅电极
5硅化物层
6侧壁隔离层
S/D源极/漏极区域
EX延伸区
HD高浓度区域
7绝缘性氧阻挡膜(氮氧化硅膜)
8、18、IL层间绝缘膜(氧化硅膜)
11、16、17绝缘性氢扩散防止膜
12导电粘合层
LE下部电极
FD铁电膜
UE上部电极
CH接触孔
BM阻挡金属膜
MM主导电层
PL插塞
21防氧化膜(氮氧化硅膜)
M1第一金属布线
DI、INS绝缘膜
CL粘合层
ALO氧化铝膜
S样品
CA单元阵列
Ci(单个)电容器
TI钛膜
PW P阱
NW N阱
NMOS n沟道MOS晶体管
PMOS P沟道MOS晶体管
14导电性氧阻挡膜
具体实施方式
近年来，即使FeRAM也需满足高集成化及低电压化的要求。为满足高集成化要求，需减少铁电电容器的面积，并且为满足低电压化要求，希望对铁电膜进行薄膜化处理提高外加单位电压时的电场强度。在缩小铁电膜面积并使膜厚变薄时，可能会产生能否维持所期待特性的问题。
在说明本发明实施例之前，首先，对本发明的发明人所做的实验进行说明。首先，参照图2A～图2D说明对伴随缩小电容器元件产生哪种影响的观察的预备实验。
图2A示出了如下的样品S1，即，在绝缘膜上，中间隔着作为粘合层CL的Ti膜，层叠作为下部电极LE的Pt膜，并且在其上层叠作为铁电膜FD的PZT膜、作为上部电极UE的Pt膜，并成型修整为50μm×50μm的电容器。将铁电膜的厚度作成3种，即与现有的一样的200mm的厚度、进行了薄膜化处理的150nm、120nm的厚度。
图2B示出了如下的样品S2，即，覆盖图2A的样品S1，沉积层间绝缘膜IL，形成连接孔，并形成了与上部电极UE、下部电极LE连接的第一金属布线M1。与样品S1相比，追加了形成层间绝缘膜的工序、形成连接孔的工序以及形成第一金属布线的工序。
图2C示出了电容器元件阵列CA的样品S3的等价电路，该电容器元件阵列CA是指，将一个电容器Ci的尺寸设定为长边的长度是1.60μm、短边的长度是1.15μm的长方形，并用第一金属布线连接1428个电容器所得到的电容器元件阵列。电容器元件阵列CA的总面积为与样品S1、S2相同的2500μm2。样品S3相当于将样品S2分割成微小部分的结构。与样品S2相比，追加了对上部电极进行蚀刻的工序以及对铁电膜进行蚀刻的工序。
认为通过比较样品S1、S2、S3的特性，能够观察到追加工序所带来的影响。在同一个晶片上形成了样品S1、S2、S3。在2个晶片内，分别形成每个样品S1、S2、S3各40件的样品，并测定了切换电荷量量Qsw。
图2D示出了测定结果的曲线图。横轴表示改变了铁电膜厚度的3种样品，纵轴以C/cm2的单位来表示切换电荷量Qsw。用菱形表示样品S1的测定值，用三角形表示样品S2的测定值，用矩形表示样品S3的测定值。
如现有的一样铁电体的膜厚为200nm的情况下，样品S2、S3也表示与样品S1相同的值，可知能够忽视工序劣化。在铁电体的膜厚薄膜化为150nm、120nm的情况下，样品S2、S3的测定值比样品S1的测定值小，此表示发生了工序劣化。而且，随着使铁电膜的膜厚变薄，切换电荷量Qsw本身减少，在120nm膜厚的情况下，几乎成为不能实际应用的数值。此结果暗示，以现有技术几乎不能进行高集成化处理以及低电压化处理。
若将铁电电容器的Pt下部电极直接形成在绝缘膜上，则会发生剥离。从而，需在绝缘膜与Pt下部电极之间形成粘合层。作为粘合层，除了具有导电性的Ti膜以外，还提出了绝缘性的氧化铝(AlO)膜以及氧化钛(TiO)膜。氧化铝膜也用作覆盖铁电电容器以及防止氢的扩散的氢扩散防止膜。可以认为Ti膜和氧化铝膜具有不同功能。若层叠具有不同功能的膜，则还有可能产生新的效果。因此，在Pt下部电极下方，制作了已形成Ti膜的样品、已形成氧化铝膜的样品、已形成氧化铝膜和Ti膜的样品。首先，对硅衬底表面进行热氧化处理，形成了大致100nm厚度的氧化硅膜。在热氧化膜上，通过以TEOS作为源气体的化学气相沉积(CVD)法，沉积了大致800nm厚度的氧化硅膜。此后，在氮环境中，进行650℃、30分钟的退火处理，从而进行了氧化硅膜的脱气处理。到此为止，在各个样品中相同。下面，将氧化硅膜记载为绝缘膜INS。
图3A表示如下的样品S11的结构，即，在绝缘膜INS上沉积了大致20nm厚度的Ti膜TI，并在其上形成了Pt下部电极LE、PZT铁电膜FD、Pt上部电极UE。
图3B表示如下的样品S12的结构，即，在绝缘膜INS上沉积了大致20nm厚度的氧化铝膜ALO，并在其上形成了Pt下部电极LE、PZT铁电膜FD、Pt上部电极UE。
图3C表示如下的样品S13、S14的结构，即，首先在绝缘膜INS上形成了大致20nm厚度的氧化铝膜ALO，并在其上分别沉积了厚度为20nm、10nm的Ti膜TI，并在其上形成了Pt下部电极LE、PZT铁电膜FD、Pt上部电极UE。在制作样品途中进行了若干测定。
图3D是表示摇摆(rocking)半值宽度(Fu1l Width at Half Maximum：FWHM)的曲线图，该摇摆半值宽度为在衬底温度为350℃的条件下，将Pt下部电极LE沉积成180nm厚度之后，通过4轴X射线衍射(x rays diffraction：XRD)法测定的Pt下部电极LE的(111)面取向的摇摆半值宽度。在晶片的中央、上部、下部、左部以及右部的5个点上进行了测定。横轴表示测定点，纵轴用单位(度)来表示半值宽度。半值宽度越小则表示结晶性越好。在Pt膜的下方形成了20nm的Ti膜样品S11可以认为是标准样品。标准品的半值宽度大致为3.0度。将Pt膜下方的Ti膜变为氧化铝膜的样品S12的结晶性变得劣化。在Ti膜下方还***了氧化铝膜的样品S13具有与标准样品S11大致相同的半值宽度，并且几乎观察不到因***氧化铝膜而给结晶化带来的影响。将Ti膜的厚度减少为10nm的样品，其结晶性略微提高。
在Pt下部电极LE上，通过溅射法分别形成厚度为150nm、120nm的PZT膜，并进行快速热退火(rapid thermal annealing：RTA)使之结晶化。
图3E是表示用4轴XRD法测定了150nm厚度的PZT膜的(111)取向的摇摆半值宽度的曲线图。与图3D一样，横轴表示晶片的中央、上下、左右的5个测定点，纵轴表示半值宽度。标准品的半值宽度大致为3.9度。在将Ti膜改变为氧化铝膜的样品S12以及在Ti膜下方***了氧化铝膜的样品S13中几乎观察不到给(111)结晶性带来的影响。在将Ti膜的厚度减少为10nm且在其下方***了氧化铝膜的样品S14中，PZT膜的(111)结晶性提高。从PZT膜的结晶性而言，在Pt下部电极的下方***在氧化铝膜上层叠了Ti膜的2层结构，且减少了Ti膜的厚度的样品表示最好的结果。
图3F、3G示出了，当对电容器外加3V电压时测定出的切换电荷量结果的曲线图，该电容器是在厚度为150nm及厚度为120nm的PZT膜上形成Pt上部电极UE，并对上部电极、铁电膜进行图案成形，从而制作出的平面形状为50μm×50μm的电容器。横轴表示各样品，纵轴用单位(C/cm2)来表示切换电荷量荷量。用菱形来表示，在已形成铁电电容器的状态下的测定值，而且用矩形来表示已形成层间绝缘膜且形成有第一金属布线的状态下的测定值。
相对于在Pt下部电极下方形成了单层氧化铝膜且PZT膜厚为150nm的样品S12a，在Pt下部电极下方形成了单层Ti膜且PZT膜厚为150nm的样品S11a在电容器状态下示出了略高的切换电荷量(switching charge)，但是，在形成了第一金属布线之后，减少到几乎相同的切换电荷量，从而示出了产生工序劣化的现象。若PZT膜厚为120nm，则Ti膜的样品S11b相对氧化铝膜的样品S12b的工序导致劣化显著增强。
在Pt下部电极下方配置了氧化铝膜和Ti膜的层叠的样品S13、S14具有大的切换电荷量，且几乎认定不存在工序劣化的现象。也可能存在伴随布线形成带来的退火处理的影响，但是，不改变使其示出良好的切换电荷量。即使变薄PZT膜，也表示出良好的结果。
图3H、3I示出了，PZT膜厚为150nm及120nm的元件矩阵中的切换电荷量的测定值。在元件矩阵中需要布线，从而形成至第一金属布线。并且，用3V以及1.8V这两个值进行外加电压。高的测定值是在施加了3V的情况下，低的测定值是在施加了1.8V的情况下。形成了层叠膜的样品S13、S14中表示切换电荷量整体上高，尤其是，当施加了1.8V时高的切换电荷量。已形成单层Ti膜的样品S11在使PZT膜变薄为120nm并使外加电压降低至1.8V时，切换电荷量的劣化程度大。
图3J是表示各样品的相对外加电压的切换电荷量的曲线图。在低电压区域，使PZT膜厚变薄为120nm的Ti膜/氧化铝膜层叠样品S13b、S14b上升速度快。在高电压区域，PZT膜厚为150nm且在Pt下部电极下方层叠了Ti膜/氧化铝膜的样品S13a、S14a的饱和切换电荷量大。从得到大的切换电荷量来说，优选在Pt下部电极的下方形成Ti膜/氧化铝膜的层叠结构。
图3K、3L示出了，在PZT膜厚为150nm以及120nm时的各样品的漏电流的测定值。横轴表示与图3H、3I一样的样品之间的差异，纵轴用单位(A)表示漏电流。采用作为紧贴膜的AlO膜且无Ti膜的样品S12远离表示具有大的漏电流。可以想到，若没有在Pt下部电极的下方形成Ti膜，则漏电流显著地变大。此外，在将TiO膜用作紧贴膜的情况下，不仅漏电流大，而且在其上形成的下部电极以及铁电膜的结晶性变得劣化，从而成品率下降。
漏电流暗示了PZT膜中的泄漏通路(leak path)。可以想到，所作成的状态下的PZT膜包含过量的Pb，从而形成泄漏通路。可以推测为若在Pt下部电极的下方存在Ti膜，则当Pb原子已扩散时Ti膜吸收Pb原子，而且，Ti原子向PZT膜内扩散，从而能够弥补晶格缺陷。依据这种现象，在Pt下部电极的下方具有Ti膜的样品的漏电流可能会低。
仅仅在Pt下部电极的下方形成Ti膜，则如图3F、3G、图3H、3I的样品S11所示地，工序劣化大。可推测为，从下部电极下方侵入氢、水分，且铁电膜的结晶性发生劣化。可以认为若在Ti膜的下方还配置氧化铝膜，则氧化铝膜防止氢以及水分的扩散，且抑制铁电膜的结晶性发生劣化。
此外，作为能够供给Ti且能够吸收铁电膜的过量构成的导电紧贴膜的材料，除了Ti之外，也能够使用包含Ti的TiN、TiAlN以及TiAlON。能够采用溅射法、电子束蒸镀法等物理沉积法、以及反应溅射法(reactive sputtering)等物理化学沉积法来形成导电紧贴膜。
作为防止氢及水分扩散的绝缘性氢扩散防止膜材料，不仅限于氧化铝(氧化铝，AlO)，采用氮化铝(AlN)、氮化钛铝(TiAlN)、氧化钽(TaO)，氧化钛(TiO)、氧化镐(ZrO)也有效果。能够通过溅射法等物理沉积法、CVD等化学沉积法、反应溅射法等物理化学沉积法形成绝缘性氢扩散防止膜。
图1A～图1D示出了，基于上述实验结果的本发明第一实施例的半导体器件制造方法以及所得到的半导体器件。
如图1A所示，在硅衬底等半导体衬底1的表面，例如通过硅局部氧化(local oxidation of silicon：LOCOS)工艺形成划定有源区域的元件分离区域2。在形成n沟道晶体管的区域形成p阱，在形成p沟道晶体管的区域形成n阱。下面，虽然以形成n沟道晶体管的情形作为例子进行说明，但是在p沟道晶体管中，使导电类型反转。
对有源区域表面进行热氧化处理，从而例如形成10nm厚度的栅极氧化膜3。在栅极氧化膜3上沉积多晶硅膜4、WSi2等硅化物层5，并图案成形为栅电极形状。将被图案成形的栅电极以及按需形成的抗蚀剂图案作为掩模，以低加速能量注入n型离子，形成源极/漏极S/D的延伸区EX。在衬底上沉积氧化硅膜，通过反应离子蚀刻(Reactive Ion Etching)法等方法进行各向异性蚀刻，在栅电极侧壁上形成侧壁隔离层6。
将已形成侧壁隔离层的栅电极以及按需形成的抗蚀剂图案作为掩模，以高剂量来注入n型离子，形成源极/漏极S/D的高浓度区域HD。此外，在多晶硅膜4上不沉积硅化物层5，而在此阶段，也可以沉积Co等可硅化反应的金属膜，然后进行退火处理形成氧化硅膜。
为了覆盖如上所形成的MOS晶体管，沉积具有氧扩散防止功能的氮氧化硅等绝缘性氧阻挡膜7。进而，通过例如采用700nm左右厚度的TEOS的CVD法，沉积氧化硅膜8。根据需要，通过化学机械研磨(CMP)法等对表面进行平坦化处理。在氮环境中以650℃的条件下，进行30分钟的退火处理，从而对氧化硅膜8进行脱气处理。上述工序为形成CMOS半导体器件的公知工序，也可以对所公知工序进行变更、追加以及修改。
在氧化硅膜8上，例如通过溅射法，以20nm左右厚度沉积氧化铝等绝缘性氢扩散防止膜11。考虑到加工能力，氧化铝膜的厚度优选为小于或等于10nm，一般地优选是在20～50nm左右。在通过CVD法形成致密的膜的情况下，也能够进一步减少膜厚。在此情况下，最好将绝缘性氢扩散防止膜形成为1nm以上的厚度。
在绝缘性氢扩散防止膜11上，150℃的衬底温度下，通过溅射法以10nm厚度沉积Ti等导电紧贴膜12。Ti膜的成膜温度优选为在10℃以上200℃以下。Ti膜的厚度最好是在1～25nm的范围内。若使Ti膜变厚为30nm以上，则在其上形成的下部电极以及铁电膜的结晶取向性恶化。
在导电紧贴膜上，通过溅射法，以180nm左右厚度沉积Pt等下部电极LE。衬底温度优选是在100℃～350℃范围内。在下部电极LE上，通过射频(RF)溅射法，在非结晶化状态下以100～200nm左右厚度沉积PLZT((Pb、La)(Zr、Ti)O3)等铁电膜FD。在包含Ar及O2的环境中进行650℃以下的RTA，而且在氧环境中，进行750℃的RTA。通过此退火处理，铁电膜FD结晶化，下部电极LE致密化。其结果，抑制了在下部电极LE、铁电膜FD之间界面中的Pt与O的相互扩散。而且，铁电膜中的过量Pb扩散到导电紧贴膜中，且导电紧贴膜中的Ti蔓延到铁电膜中，从而稳定铁电膜中的组成。
在铁电膜FD上，形成上部电极UE。例如，首先，在300℃左右的衬底温度下，分别使100sccm左右流量的Ar和O2流通，并通过反应溅射法形成50nm左右厚度的结晶化的IrO膜，并在其上通过溅射法还形成200nm左右厚度的IrO膜。对于后一个膜，没有必要在成膜时进行结晶化处理。
对衬底的背面进行清洗，并对上部电极UE进行图案成形。在O2环境中，在650℃下，进行60分钟的退火处理，恢复铁电膜所受到的损伤。然后，对铁电膜FD进行图案成形。为了覆盖因图案成形而被分割的铁电膜FD以及上部电极UE，通过溅射法沉积氧化铝等氢扩散防止膜16。在氧环境中进行退火处理之后，对氧化铝等氢扩散防止膜16及下部电极LE同时进行图案成形。进行在氧环境中的退火处理，并使氢扩散防止膜致密。
以从被图案成形的下部电极LE的边缘缩回的形状，对铁电膜FD进行图案成形，并且以从铁电膜FD的边缘缩回的形状，对上部电极UE进行图案成形。铁电膜FD仅在下部电极LE上，以包含在下部电极的平面形状被进行图案成形，且不向下部电极LE之外扩散。
为了覆盖如此形成的铁电电容器，还通过溅射法，在整个面沉积氧化铝等氢扩散防止膜17，并在氧环境中进行退火处理。通过数次的退火处理，稳定铁电膜中的组成，并抑制漏电。
覆盖铁电电容器，通过高密度的等离子体CVD法，例如以1.5μm左右厚度沉积氧化硅的层间绝缘膜18，并以CMP法对表面进行平坦化处理。进行采用了N2O气体的等离子体退火处理，从而对层间绝缘膜表面略微进行氮化处理。从而，产生阻挡水分的功能。此外，代替N2O，也可以在包含N或者O中任一种元素的气体的中进行等离子体处理。
层间绝缘膜18上形成抗蚀剂图案，并贯通层间绝缘膜18、氢扩散防止膜17、16、氧化硅膜8、氮氧化硅膜7，并对到达源极/漏极S/D的连接孔CH进行蚀刻。通过溅射法沉积Ti膜、TiN膜，并形成阻挡金属膜BM之后，通过CVD法沉积表面层(blanket)W的主导电膜MM。
如图1B所示，通过CMP法除去层间绝缘膜18上不需要的导电膜，并形成与层间绝缘膜18表面齐平的W插塞PL。以覆盖插塞PL的方式，在层间绝缘膜18上，通过例如等离子体增强(PE：plasma enhanced)CVD法沉积氮氧化硅膜21，从而形成W插塞PL的防氧化膜。
如图1C所示，在氮氧化硅膜21上形成抗蚀剂图案，由此对贯通氮氧化硅膜21、层间绝缘膜18、氢扩散防止膜17、16并到达铁电电容器的上部电极UE、下部电极LE的连接孔CH进行蚀刻。在氧环境中进行退火处理，恢复损伤。
如图1D所示，剥离抗蚀剂图案，通过对氮氧化硅膜21进行蚀刻来除去其，使W插塞PL的表面露出。以填埋连接孔的方式，形成铝及铝合金的布线层，并以抗蚀剂图案作为掩模进行蚀刻，从而形成金属布线M1。在图示结构中，晶体管一侧的源极/漏极S/D与铁电电容器的下部电极LE相连接，形成存储器单元。根据需要，还形成层间绝缘膜及布线。
根据本实施例，在下部电极LE的下方配置Ti等导电紧贴膜，在其下方配置氧化铝等绝缘性氢扩散防止膜。不仅用上部绝缘性氢扩散防止膜覆盖了铁电电容器的上表面及侧面，而且还用下部绝缘性氢扩散防止膜覆盖了其底面，从而氢及水分渗入的路径消失，难以受到工序劣化以及环境的影响。在下部绝缘性氢扩散防止膜的上方配置了导电紧贴膜，因此能够抑制漏电流。即使进行了微细化处理，也能够抑制切换电荷量过度地减少，能够提高相反极性电荷量。能够降低矫顽电压(coercive voltage)，且提高抗疲劳特性、抗压印特性。
图4表示对CMOS电路进行集成化处理的第一实施例的变形例。一起形成存储器单元的转移晶体管和CMOS逻辑电路。图中右侧表示与图1D相同的铁电存储器的结构。图中左侧表示CMOS逻辑电路。在由元件分离区域划定的有源区域形成p阱PW、n阱NW。在p阱PW内，以与转移晶体管相同的工序形成n沟道晶体管NMOS。在n阱NW内，形成导电类型反转了的p沟道晶体管PMOS。用氮氧化膜7、氧化硅膜8覆盖晶体管，并在其上形成下部绝缘性氢扩散防止膜11、导电紧贴膜12。
在导电紧贴膜12上形成下部电极LE，在下部电极LE上形成120nm厚度的PZT的铁电膜FD。在铁电膜FD上形成Pt上部电极UE，然后用绝缘性氢扩散防止膜17、层间绝缘膜18进行覆盖。
与相对转移晶体管的源极/漏极的连接孔一起，同时形成相对CMOS晶体管的连接孔，并填埋W插塞PL。在第一金属布线，连接有反相器(inverter)。
实际形成了对CMOS已进行集成化处理的样品。用20nm厚度的氧化铝膜形成绝缘性氢扩散防止膜11，用Ti形成导电紧贴膜12，而且形成为20nm及10nm厚度2种导电紧贴膜。将形成了20nm厚度的Ti层的样品作为S23，将形成了10nm厚度的Ti层的样品作为S24。图5A～图5E示出了测定值。
图5A示出了向样品外加3V电压时的切换电荷量，该样品为将电容器面积设定为50μm×50μm的样品。图5B、5C示出了，向电容器元件阵列分别外加3V及1.8V电压时的切换电荷量的测定值。图5D示出了元件阵列的漏电流的测定值。在图5A～图5D中，用菱形来表示已做出第一层金属布线为止的样品的测定值，用三角形来表示已做出第三层金属布线为止的样品的测定值。图5E表示切换电荷量相对于外加电压的变化。
如图5A所示，以多层布线形成50μm×50μm的电容器，几乎不不发生劣化。如图5B、5C所示，虽然从第一层金属布线的形成到第三层金属布线的形成为止切换电荷量略微下降，但是可以说几乎在相同的水平的程度。如图5E所示，在Ti导电紧贴膜的厚度为10nm的情况下，Qtv的上升速度快，且低电压的切换电荷量也变大。如图5D所示，元件电容器的漏电流与Ti膜的厚度无关表示因布线的形成减少的数值。若也考虑退火的效果等，则可以说漏电流几乎没有增加。对低娇顽电压、Qsw的提高、低漏电流、工序劣化的抑制能够观察出效果。
在Ti膜的厚度为20nm的样品中，获得80％的成品率，在Ti膜的厚度为10nm的样品中获得了83％的成品率。通过减少Ti膜厚，可以认为能够期待提高结晶性，且其反应在成品率上。
上面，对在绝缘膜上形成平板型铁电电容器的情况进行了说明。而且，在导电插塞上形成铁电电容器的堆叠型结构也可以。下面，参照图6A～图6F，说明形成堆叠型铁电电容器的第二实施例。
如图6A所示，在硅衬底等半导体衬底1上，通过浅沟槽隔离(STI)工艺等形成元件分离区域2。通过离子注入，形成p阱PW以及n阱NW。
通过与第一实施例相同的工序，形成MOS晶体管结构。即，对有源区域表面进行热氧化处理形成栅极氧化膜3，并形成多晶硅膜4、氧化硅膜5，对栅电极进行图案成形。在p阱上形成n型栅电极，在n阱上形成p型栅电极。将n型杂质离子注入到p阱内，形成n型源极/漏极的延伸区(extension)。向n阱注入p型杂质离子。沉积氧化硅等绝缘膜，通过进行各向异性蚀刻，形成侧壁隔离层6。而且，将高浓度的n型杂质离子注入到p阱内，将P型杂质离子注入到n阱内，形成高浓度的源极/漏极。
到此为止为所公知的CMOS制造工序，也能够采用其它的公知工序。在图中所示的2个NMOS中，中央的源极/漏极为备两侧的NMOS共享的区域。
覆盖MOS晶体管，用CVD法沉积200nm厚度的氮氧化硅膜7，在其上用CVD法沉积1000nm厚度的氧化硅膜8，并通过CMP法进行平坦化处理。在N2环境中，且在650℃下，进行30分钟的退火来进行脱气。在氧化硅膜8上，通过溅射法，形成50nm左右厚度的氧化铝的绝缘性氢扩散防止膜11。绝缘性氢扩散防止膜11除了氧化铝之外，也能够由氮化铝、TiAlN、氧化钽、氧化钛以及氧化镐形成。
如图6B所示，在氢扩散防止膜11上形成抗蚀剂图案，对到达MOS晶体管的源极/漏极区域的接触孔CH进行蚀刻。中央的源极/漏极区域与位线连接，两侧的源极/漏极区域与电容器连接。在N2环境中，且在650℃下，进行30分钟的退火。溅射20nm厚度的Ti层、50nm厚度的TiN层以及20nm厚度的Ti层，并形成兼有紧贴膜的阻挡膜BM。在阻挡膜BM上，通过CVD法形成300nm厚度的W膜以填埋接触孔CH。
如图6C所示，通过低压(研磨)CMP法或者电化学机械研磨(ECMP：Electrochemical Mechanical Planarization)法，除去绝缘性氢扩散防止膜11上的导电层，并在接触孔内残留导电插塞PL1。若采用将氧化铝膜作为阻止膜的低压研磨CMP法或者电化学机械研磨(ECMP)法，则能够获得与周围的绝缘膜表面相同水平的高平坦性的W插塞表面。
如图6D所示，以覆盖W插塞PL的方式，在氧化铝膜11上形成25nm以下的厚度的Ti膜的导电紧贴膜12、导电性氧阻挡膜14、下部电极LE。由于基体表面平坦，因此能够形成结晶性好的膜。通过采用例如100～200nm厚度的贵金属Ir、Ru或TiAlN膜，能够形成导电性氧阻挡膜14。通过形成该氧阻挡膜，能够防止形成铁电膜或者进行结晶性退火时的氧扩散到W插塞。能够由TiN膜、TiAlN膜、TiAlON膜来代替Ti膜形成导电紧贴膜。用50～200nm左右厚度的Pt膜形成下部电极LE。能够由选自Pt、Ir、Ru、Rh、Re、Os、Pd、它们的氧化物以及SrRuO3的组中的材料，形成下部电极。
在下部电极LE上，通过MOCVD法，形成例如由120nm厚度的PZT膜构成的铁电膜FD。例如，设成膜温度为580℃，并且以0.32ml/min导入作为Pb源的Pb(DPM)2(DPM：二三甲基乙酰金属盐)，以0.2ml/min导入作为Zr源的四(异丁酰三甲基乙酰金属盐)镐Zr(dmhd)4(dmhd：异丁酰三甲基乙酰金属盐)，以0.2ml/min导入作为Ti源的钛(异丙氧基)双(二三甲基乙酰金属盐)Ti(O-iPr)2(DPM)2(iPr：异丙氧基)，并设氧分压为5Torr来进行MOCVD。将原料以摩尔比30％的浓度溶解到THF(四氢呋喃)中，并以液体状态输送至气化器。设气化器的温度为260℃并使THF及原料气化，与氧混合之后，在晶片上通过喷头喷涂。成膜时间设定为420秒。由上述MOCVD法所获得的PZT膜的组成为Pb/(Zr+Ti)＝1.15，Zr/(Zr+Ti)＝0.45。
铁电膜的材料可以采用包含微量的添加物La、Ca、Sr、Si等的PZT、SBT、Bi类层状化合物，所述铁电膜的材料包括用一般式ABO3表示的PZT、BLT、PLZT。作为成膜方法有溅射法、溶胶凝胶法(CSD)、CVD法等。
在使铁电膜成膜之后，在含氧的环境中进行退火，从而使其结晶化。例如进行包括以下退火处理的RTA处理，即，在Ar和O2的混合气体环境中，以600℃的衬底温度进行90秒钟的第一退火处理，在氧环境中，以750℃的衬底温度进行60秒钟的第二退火处理。此退火处理未给接触插塞带来影响。即使贵金属被氧化也会成为导电氧化物。在下部电极的下方存在导电氧化阻挡膜，防止氧的扩散。通过溅射例如200nm厚度的氧化铱膜从而在铁电膜FD上形成上部电极UE。上部电极包括选自由Pt、Ir、Ru、Rh、Re、Os、Pd、SrRuO3组成的组中的至少一种材料，并且能够以金属或金属氧化物的单层或者多层结构形成上部电极。
如图6E所示，使用硬掩模，以高温或常温的统一蚀刻，对上部电极UE、铁电膜FD、下部电极LE、导电氧化阻挡膜14、导电紧贴膜12进行图案成形。在蚀刻之后，除去硬掩模。在包含氧的环境中，且在350℃下，进行1小时的退火处理。覆盖所形成的铁电电容器，通过溅射法或者CVD法，以20～100nm厚度形成氧化铝等绝缘性氢扩散防止膜17。在包含氧的环境中，且在550℃～650℃下，进行恢复损伤的退火处理。然后，形成层间绝缘膜18，并以CMP法对表面进行平坦化处理。
如图6F所示，对到达中央的W插塞PL1以及铁电电容器的上部电极的连接孔进行蚀刻，并通过与PL1相同的工序作成将连接孔填埋的W插塞PL2。形成铝或者铝合金的第一金属布线M1，并用层间绝缘膜23覆盖。在层间绝缘膜23形成连接孔，并填埋W插塞PL3。重复相同的工序，形成所希望层数的多层布线。
根据本实施例，虽然在填埋了导电插塞的绝缘膜上形成铁电电容器，但是由于对衬底表面进行了高度的平坦化处理，因此能够形成结晶性没有被损伤的下部电极、铁电膜。由于在下部电极下方配置了导电紧贴膜、绝缘性氢扩散防止膜，因此能够期待与第一实施例相同的效果。由于在下部电极的下方配置了导电性氧阻挡膜，因此能够防止铁电膜形成工序中的氧到达导电插塞。
按照上述实施例对本发明进行了说明，但是本发明不仅限于这些内容。例如，并不特别讲究的数值只是例示，能够进行各种各样的变更。除此之外，对于本领域技术人员来说，能够进行各种各样的变更、改良及组合是显而易见的。

Claims (20)

1.一种半导体器件，其特征在于，具有：
半导体衬底，
半导体元件，其形成在所述半导体衬底上，
绝缘膜，其覆盖所述半导体元件，并形成在所述半导体衬底的上方，
下部绝缘性氢扩散防止膜，其形成在所述绝缘膜的上方，并具有阻挡氢、水分的能力，
导电紧贴膜，其形成在所述绝缘性氢扩散防止膜的上方，
铁电电容器，其具有下部电极、铁电膜及上部电极，其中，所述下部电极形成在所述导电紧贴膜上方，所述铁电膜形成在所述下部电极上，而且在俯视观察时位于所述下部电极内，所述上部电极形成在所述铁电膜上，而且在俯视观察时位于所述铁电膜内；而且，
所述导电紧贴膜具有提高所述铁电电容器的下部电极的紧贴特性且降低所述铁电电容器的漏电流的功能。
2.根据权利要求1所述的半导体器件，其特征在于，所述下部绝缘性氢扩散防止膜分别包括选自由氧化铝、氮化铝、TiAlN、氧化钽、氧化钛以及氧化镐组成的组中的至少一种材料的膜。
3.根据权利要求2所述的半导体器件，其特征在于，所述下部绝缘性氢扩散防止膜分别由厚度为1～100nm的氧化铝膜形成。
4.根据权利要求1～3中任一项所述的半导体器件，其特征在于，还具有上部绝缘防氢扩散止膜，所述上部绝缘性氢扩散防止膜以覆盖所述铁电电容器的上表面及侧表面的方式形成，并与所述下部绝缘性氢扩散防止膜一同包住所述铁电电容器。
5.根据权利要求1～4中任一项所述的半导体器件，其特征在于，所述导电紧贴膜包括选自由Ti、TiN、TiAlN、TiAlON组成的组中的至少一种材料的膜。
6.根据权利要求5所述的半导体器件，其特征在于，所述导电紧贴膜由Ti单层形成。
7.根据权利要求6所述的半导体器件，其特征在于，所述Ti单层的导电紧贴膜的厚度在1～25nm的范围内。
8.根据权利要求1～7中任一项所述的半导体器件，其特征在于，所述铁电体为PZT、微量掺杂有添加物的PZT、BLT、SBT、Bi类层状化合物中的任意一种。
9.根据权利要求1～8中任一项所述的半导体器件，其特征在于，所述下部电极包括选自由Pt、Ir、Ru、Rh、Re、Os、Pd、它们的氧化物以及SrRuO3组成的组中的至少一种材料的膜。
10.根据权利要求1～9中任一项所述的半导体器件，其特征在于，
所述导电紧贴膜及所述下部绝缘性氢扩散防止膜覆盖所述铁电电容器的下部电极底面的整个面；而且，
所述半导体器件还具有：
层间绝缘膜，其覆盖所述铁电电容器，
导电插塞，其贯通所述层间绝缘膜，并分别到达所述下部电极和所述上部电极。
11.根据权利要求1～9中任一项所述的半导体器件，其特征在于，还具有：
下方导电插塞，其贯通所述绝缘膜和所述下部绝缘性氢扩散防止膜，并电连接所述半导体元件及所述导电紧贴膜；
导电性氧阻挡膜，其形成在所述导电紧贴膜和所述下部电极之间；
层间绝缘膜，其覆盖所述铁电电容器；
上方导电插塞，其贯通所述层间绝缘膜，并到达所述上部电极。
12.一种半导体器件的制造方法，其特征在于，包括：
工序a，在形成有晶体管的半导体衬底上，沉积绝缘性氧阻挡膜及层间绝缘膜；
工序b，在所述层间绝缘膜的上方形成绝缘性氢扩散防止膜；
工序c，在所述绝缘性氢扩散防止膜的上方形成包含Ti的导电紧贴膜；
工序d，在所述导电紧贴膜的上方形成铁电电容器，所述铁电电容器包括下部电极、铁电膜及上部电极的层叠结构，而且上层不向下层外扩展；
工序e，在所述工序d之后，在包含氧的环境中进行退火。
13.根据权利要求12所述的半导体器件的制造方法，其特征在于，所述工序b通过物理沉积法及化学沉积法，形成选自由氧化铝、氮化铝、TiAlN、氧化钽、氧化钛、氧化镐组成的组中的至少一种材料的膜。
14.根据权利要求13所述的半导体器件的制造方法，其特征在于，所述工序b形成厚度为1～100nm的氧化铝膜。
15.根据权利要求12～14中任一项所述的半导体器件的制造方法，其特征在于，所述工序c通过物理沉积法、物理化学沉积法，形成选自由Ti、TiN、TiAlN、TiAlON组成的组中的至少一种材料的膜。
16.根据权利要求15所述的半导体器件的制造方法，其特征在于，所述工序c通过溅射法形成Ti膜。
17.根据权利要求16所述的半导体器件的制造方法，其特征在于，所述工序c以10～200℃的衬底温度进行溅射。
18.根据权利要求12～17中任一项所述的半导体器件的制造方法，其特征在于，还包括：
工序f，其在所述工序b与c之间，形成导电插塞，所述导电插塞贯通所述绝缘性氢扩散防止膜、层间绝缘膜及绝缘性氧阻挡膜，并到达所述半导体元件；
工序g，其在所述工序c与d之间，在所述导电紧贴膜上形成导电性氧阻挡膜。
19.根据权利要求18所述的半导体器件的制造方法，其特征在于，所述工序f包括：
工序f-1，对贯通所述绝缘性氢扩散防止膜、层间绝缘膜及绝缘性氧阻挡膜的接触孔进行蚀刻；
工序f-2，以填埋所述接触孔的方式沉积插塞材料；
工序f-3，将所述绝缘性氢扩散防止膜作为阻止膜，通过研磨来除去所述绝缘性氢扩散防止膜上的所述插塞材料。
20.根据权利要求19所述的半导体器件的制造方法，其特征在于，所述工序f-3为低压化学机械研磨或者电化学机械研磨。
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