JPS6457536U - - Google Patents

Description

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、この考案の実施例を示す図、第２図
はこの考案の動作タイミングを説明するための図
、第３図は従来の装置を説明するための図である
。 図において１は中央処理部、２はメモリ部、３
はメモリ選択信号、４はメモリ有効信号、５はシ
フトクロツク、６はリセツト信号、７はメモリア
ドレス、８はメモリ有効信号出力回路、９はメモ
リ選択回路、１０はメモリ領域情報、１１は比較
回路である。なお、図中、同一符号は同一、又は
相当部分を示す。 FIG. 1 is a diagram showing an embodiment of this invention, FIG. 2 is a diagram for explaining the operation timing of this invention, and FIG. 3 is a diagram for explaining a conventional device. In the figure, 1 is the central processing unit, 2 is the memory unit, and 3 is the central processing unit.
is a memory selection signal, 4 is a memory valid signal, 5 is a shift clock, 6 is a reset signal, 7 is a memory address, 8 is a memory valid signal output circuit, 9 is a memory selection circuit, 10 is memory area information, and 11 is a comparison circuit. be. In addition, in the figures, the same reference numerals indicate the same or equivalent parts.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 中央処理部と複数のメモリ部から成る電子計算
機において、中央処理部にどのメモリ部を有効と
するかを選択するために、リセツト信号とメモリ
選択信号とシフトクロツクを出力するメモリ選択
回路を持ち、メモリ部に自メモリ部が有効である
ことを示すために、中央処理部から出力されるリ
セツト信号によりリセツトされ、メモリ選択信号
または、他のメモリ部のメモリ有効信号をシフト
クロツクにより取り込み自メモリ部のメモリ有効
信号を出力するメモリ有効信号出力回路を持つこ
とを特徴とする電子計算機。 An electronic computer consisting of a central processing unit and multiple memory units has a memory selection circuit that outputs a reset signal, a memory selection signal, and a shift clock in order to select which memory unit is valid for the central processing unit. In order to indicate to the unit that its own memory unit is valid, it is reset by a reset signal output from the central processing unit, and a memory selection signal or a memory valid signal of another memory unit is taken in by a shift clock and the memory of its own memory unit is reset. An electronic computer characterized by having a memory valid signal output circuit that outputs a valid signal.