JPS63103151U - - Google Patents

Description

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本考案の一実施例を示す回路図、第２
図は、第１図に示すメモリ制御回路のタイミング
チヤートである。 １，２……フリツプフロツプ、３……マルチプ
レクサ、４……メモリ、５……アドレス発生回路
、ａ……クロツク信号、ｂ……データ終了信号、
ｃ……書き込み／読みだし選択信号、ｄ……アウ
トプツトイネーブル信号、ｅ……第一フリツプフ
ロツプ第一出力、ｆ……第一フリツプフロツプ第
二出力、ｇ……第二フリツプフロツプ第一出力、
ｈ……メモリ制御信号、ｉ……メモリ制御信号、
ｊ……アドレス選択信号。 Figure 1 is a circuit diagram showing one embodiment of the present invention;
The figure is a timing chart of the memory control circuit shown in FIG. 1, 2...Flip-flop, 3...Multiplexer, 4...Memory, 5...Address generation circuit, a...Clock signal, b...Data end signal,
c...Write/read selection signal, d...Output enable signal, e...First output of the first flip-flop, f...Second output of the first flip-flop, g...First output of the second flip-flop,
h...Memory control signal, i...Memory control signal,
j...Address selection signal.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] データ終了信号が第一フリツプフロツプのクロ
ツク端子に入力される度に、第一出力と第二出力
のレベルが反転する第一のフリツプフロツプと、
前記第一のフリツプフロツプからの第二出力が入
力され、書き込み読みだし制御信号がクロツク端
子に入力されるとその時の入力レベルと同じレベ
ルの信号を第一出力に出力する第二のフリツプフ
ロツプと、前記第一のフリツプフロツプの第一出
力からの入力と第二のフリツプフロツプの第一出
力からの入力を前記書込み読みだし制御信号によ
つて切り替えるマルチプレクサとマルチプレクサ
からの出力がアドレスの最上位ビツトに入力され
る一つのメモリを含む事を特徴とする画像用メモ
リ制御回路。 a first flip-flop in which the levels of the first and second outputs are inverted each time a data end signal is input to the clock terminal of the first flip-flop;
a second flip-flop to which a second output from the first flip-flop is input, and outputs a signal at the same level as the input level at that time to the first output when a write/read control signal is input to the clock terminal; A multiplexer switches the input from the first output of the first flip-flop and the input from the first output of the second flip-flop by the write/read control signal, and the output from the multiplexer is input to the most significant bit of the address. An image memory control circuit characterized by including one memory.