JPS644662B2 - - Google Patents

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Publication number
JPS644662B2
JPS644662B2 JP5034882A JP5034882A JPS644662B2 JP S644662 B2 JPS644662 B2 JP S644662B2 JP 5034882 A JP5034882 A JP 5034882A JP 5034882 A JP5034882 A JP 5034882A JP S644662 B2 JPS644662 B2 JP S644662B2
Authority
JP
Japan
Prior art keywords
film
etching
photoresist film
coating layer
window
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP5034882A
Other languages
English (en)
Other versions
JPS58166725A (ja
Inventor
Hirokazu Kaneda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP5034882A priority Critical patent/JPS58166725A/ja
Publication of JPS58166725A publication Critical patent/JPS58166725A/ja
Publication of JPS644662B2 publication Critical patent/JPS644662B2/ja
Granted legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching

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  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
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  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)

Description

【発明の詳細な説明】 本発明は半導体板上に積層された複数の被覆層
を貫通する開口部をエツチングにより形成する方
法に関する。
例えばダイオード、トランジスタ、サイリスタ
等の半導体素子の表面保護のためにシリコン板の
酸化膜の上にさらに窒化膜あるいは多結晶シリコ
ンを積層し、それらに電極のための窓を明ける方
法としてフオトエツチングを2回行う方法と、1
回で行う方法とがある。第1図a〜eは2回フオ
トエツチングを行う方法で、 (a) シリコン基板1の上に積層された酸化膜2、
窒化膜3の上にさらにフオトレジスト膜4を塗
布し、 (b) 光の照射によりフオトレジスト膜4に窓5を
設けたのち、それを通して窒化膜3をりん酸エ
ツチングで除去し、 (c) 再び全面にフオトレジスト膜6を塗布し、 (d) 光の照射により設けたフオトレジスト膜6の
窓7を通して酸化膜2をふつ酸エツチングで除
去し、 (e) フオトレジスト膜を除去することによつて完
了する。
しかしこの方法では工程が長くなる欠点がある
ため、第2図a〜cに示すように1回のフオトエ
ツチングで終る方法を知られている。第1図と共
通の部分に同一の符号が付された第2図a〜cに
示す方法の第1図に示す方法と異なる点は、第2
図bにおいてフオトレジスト膜4の窓5を通して
窒化膜3、酸化膜2の双方をエツチングし、第2
図cのように形成する点にある。しかしこの方法
では窒化膜3が酸化膜2の上にひさし状に突出す
るため、この上にさらに酸化膜を被着するオーバ
ーオキサイド構造をとつた場合に、オーバーオキ
サイド膜に亀裂が入りやすくなる欠点がある。
本発明は上述の欠点を除き、1回のフオトレジ
スト塗布のみで上側被覆層の突出のない形状の開
口部を形成する方法を提供することを目的とす
る。
この目的は積層被覆層の上に被着されたフオト
レジスト膜の所定の領域を除去し、次いでその除
去した領域を通して積層被覆層をエツチングして
除去したのち、さらに残留フオトレジスト膜をマ
スクとして主として上側被覆層だけをエツチング
して除去することによつて達成される。
以下図を引用して本発明の一実施例の工程につ
いて説明する。第1、第2図と共通の部分には同
一の符号が付されている第3図a〜dにおいて、 (a) 第1図aと同様シリコン基板1の上に積層さ
れた酸化膜2、窒化膜3の上にさらにフオトレ
ジスト膜4を塗布し、 (b) 第2図bと同様に、光の照射によりフオトレ
ジスト膜4に窓5を設けたのち、その窓を通し
て窒化膜3および酸化膜2をふつ酸によりエツ
チングし、 (c) さらにフオトレジスト膜4を残したまま窓5
を通してりん酸により窒化膜3を選択的にエツ
チングし、 (d) フオトレジスト膜を除去して第1図eと同様
の形状を得る。
窒化膜の選択的エツチングはりん酸によるエツ
チングのほかにプラズマエツチングによつて行う
ことも有効である。またこの方法は酸化膜および
窒化膜からなる積層被覆層に限らず、他の種類の
積層被覆層あるいは3層以上の被覆層に対しても
適応したエツチング手段の採用により有効に適用
できる。
以上述べたように、本発明は積層被覆層に開口
部を形成するためフオトレジスト膜の窓をマスク
として各層をエツチングして除去する工程ののち
に下側の層だけを同じマスクを用いて選択的にエ
ツチングするもので、これによりフオトレジスト
膜のマスク作成の手数は1回のみで形状良好で突
出のない開口部を積層被覆層に形成することがで
き、特に高耐圧半導体素子などの多層パツシベー
シヨン膜を有するものの製造に際して得られる効
果は極めて大きい。
【図面の簡単な説明】
第1図a〜eは半導体素子の積層被覆層の窓明
け方法の一従来例の工程を示す断面図、第2図a
〜cは別の従来例の工程を示す断面図、第3図a
〜dは本発明の一実施例の工程を示す断面図であ
る。 2……酸化膜、3……窒化膜、4……フオトレ
ジスト膜、5……窓。

Claims (1)

    【特許請求の範囲】
  1. 1 積層被覆層の上に被着されたフオトレジスト
    膜の所定の領域を除去し、次いで該除去領域を通
    して積層被覆層をエツチングして除去したのち、
    さらに残留フオトレジスト膜をマスクとして主と
    して上側被覆層だけをエツチングして除去するこ
    とを特徴とする積層被覆層の開口部形成方法。
JP5034882A 1982-03-29 1982-03-29 積層被覆層の開口部形成方法 Granted JPS58166725A (ja)

Priority Applications (1)

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JP5034882A JPS58166725A (ja) 1982-03-29 1982-03-29 積層被覆層の開口部形成方法

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JP5034882A JPS58166725A (ja) 1982-03-29 1982-03-29 積層被覆層の開口部形成方法

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Publication Number Publication Date
JPS58166725A JPS58166725A (ja) 1983-10-01
JPS644662B2 true JPS644662B2 (ja) 1989-01-26

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ID=12856403

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9090363B2 (en) 2003-07-30 2015-07-28 Graham Packaging Company, L.P. Container handling system
US9162807B2 (en) 2004-09-30 2015-10-20 Graham Packaging Company, L.P. Pressure container with differential vacuum panels
US9707711B2 (en) 2006-04-07 2017-07-18 Graham Packaging Company, L.P. Container having outwardly blown, invertible deep-set grips

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US5830774A (en) * 1996-06-24 1998-11-03 Motorola, Inc. Method for forming a metal pattern on a substrate

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JPS58166725A (ja) 1983-10-01

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