JPS61133647A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61133647A JPS61133647A JP25551184A JP25551184A JPS61133647A JP S61133647 A JPS61133647 A JP S61133647A JP 25551184 A JP25551184 A JP 25551184A JP 25551184 A JP25551184 A JP 25551184A JP S61133647 A JPS61133647 A JP S61133647A
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- JP
- Japan
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- wiring
- layer
- layer wiring
- film
- insulating film
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法、詳しくは多層配線の形
成において第1層の切断をも同時に行う多層配線の形成
方法に関する。
成において第1層の切断をも同時に行う多層配線の形成
方法に関する。
従来例えば2層配線を形成する場合、■第1のマスクを
用いて第1層配線を形成し、■第2のマスクで絶縁膜を
形成し、■第3のマスクを用いて第2層配線を形成する
、というように3層1品種のマスクを使用している。
用いて第1層配線を形成し、■第2のマスクで絶縁膜を
形成し、■第3のマスクを用いて第2層配線を形成する
、というように3層1品種のマスクを使用している。
他方、マスタースライス方式の半導体チップにおいては
、素子と配線を予め形成しておき、注文に応じて配線を
所定の所で切断して所望の集積回路を完成することが行
われている。
、素子と配線を予め形成しておき、注文に応じて配線を
所定の所で切断して所望の集積回路を完成することが行
われている。
前記した多層配線の形成においては、同一のウェハに対
して3種のマスクを使用する工程が必要であるので、マ
スク数を減少して工程を簡略化することが要望されてい
る。
して3種のマスクを使用する工程が必要であるので、マ
スク数を減少して工程を簡略化することが要望されてい
る。
また、マスタースライス方式の半導体チップにおいては
、所望の配線の切断に際しては、当該個所の絶縁膜を除
去し配線を切断し切断個所はさらされたままにしておく
ので、水分などの影響で切断した部分で導通がとられる
問題があり、また切断配線がさらされたままであるので
多層配線に適しない問題がある。
、所望の配線の切断に際しては、当該個所の絶縁膜を除
去し配線を切断し切断個所はさらされたままにしておく
ので、水分などの影響で切断した部分で導通がとられる
問題があり、また切断配線がさらされたままであるので
多層配線に適しない問題がある。
本発明は、上記問題点を解消した第1層配線の切断と第
2層配線の形成とを同時になすことを可能にする方法を
提供するもので、その手段は、第1の配線が設けられた
半導体基板上に絶縁膜を形成する工程、前記第1の配線
の上層配線との接続領域上および前記第1の配線の切断
領域上のそれぞれの前記絶縁膜を部分的に除去する工程
、その後、前記半導体基板上に導電層を形成する工程、
前記導電層を部分的に除去して第2の配線パターンを形
成すると共に前記切断領域において前記第1の配線を切
断する工程を含むことを特徴とする半導体装置の製造方
法によって成される。
2層配線の形成とを同時になすことを可能にする方法を
提供するもので、その手段は、第1の配線が設けられた
半導体基板上に絶縁膜を形成する工程、前記第1の配線
の上層配線との接続領域上および前記第1の配線の切断
領域上のそれぞれの前記絶縁膜を部分的に除去する工程
、その後、前記半導体基板上に導電層を形成する工程、
前記導電層を部分的に除去して第2の配線パターンを形
成すると共に前記切断領域において前記第1の配線を切
断する工程を含むことを特徴とする半導体装置の製造方
法によって成される。
上記方法においては、1層目配線を共通回路としく従っ
て共通マスクを用いて形成し)、ピアホール(スルーボ
ール)のバターニングの際に第1層配線切断用の窓を開
け、2層目配線エツチングの際に第1層配線の切断をも
行うものである。
て共通マスクを用いて形成し)、ピアホール(スルーボ
ール)のバターニングの際に第1層配線切断用の窓を開
け、2層目配線エツチングの際に第1層配線の切断をも
行うものである。
C実施例)
以下、図面を参照して本発明実施例を詳細に説明する。
第2図に平面図で示される多層配線を半導体基板に形成
する場合について説明する。すなわち、第2図(alに
示す如く、紙面の平面で表す半導体基板1上に第1N配
線2を形成し、その上に斜線で示す絶縁膜3を形成し、
この絶縁膜3に、第1のピアホール4を開けて配線2を
切断し、また第1のビアホー゛ル4と同時に第2のピア
ホール5を開ける。次に、第1図(b)に示されるよう
に第2層配線6を形成して、第1層と第2層配線2.6
の接続をとる。
する場合について説明する。すなわち、第2図(alに
示す如く、紙面の平面で表す半導体基板1上に第1N配
線2を形成し、その上に斜線で示す絶縁膜3を形成し、
この絶縁膜3に、第1のピアホール4を開けて配線2を
切断し、また第1のビアホー゛ル4と同時に第2のピア
ホール5を開ける。次に、第1図(b)に示されるよう
に第2層配線6を形成して、第1層と第2層配線2.6
の接続をとる。
次に上記製造工程を第1図に示す断面図を参照して説明
する。
する。
第1図(a)に示される如く、半導体基板1上に形成さ
れた厚さ0.8μm〜1.0μmの第1層配線(1り1
えばアルミニウム(AIl)配線)2の上に形成された
1、0μm〜1,5μmの膜厚の絶縁膜3 (例えば二
酸化シリコン(5iO2)膜)上に2.0μmの膜厚の
レジスト膜7 (例えばポジ型レジスト)を形成し、レ
ジスト膜7を第1のピアホール4 (第1層配線切断部
分)および第2のピアホール5に対応してバターニング
L1かくして得られるレジストをマスクにして絶縁膜3
にピアホール4゜5に対応して窓開けし、次いで、レジ
スト膜7を除去する。
れた厚さ0.8μm〜1.0μmの第1層配線(1り1
えばアルミニウム(AIl)配線)2の上に形成された
1、0μm〜1,5μmの膜厚の絶縁膜3 (例えば二
酸化シリコン(5iO2)膜)上に2.0μmの膜厚の
レジスト膜7 (例えばポジ型レジスト)を形成し、レ
ジスト膜7を第1のピアホール4 (第1層配線切断部
分)および第2のピアホール5に対応してバターニング
L1かくして得られるレジストをマスクにして絶縁膜3
にピアホール4゜5に対応して窓開けし、次いで、レジ
スト膜7を除去する。
次いで、第1図(blに示される如く全面に第2層配線
6を形成するため例えばA7!を0.8μm〜1.0μ
mの厚さに形成すると、ピアホール5で第1層配線2と
第2N配線6とは接続される。次いでレジスト8を全面
に塗布し、それをバターニングする。このバターニング
は、第1層配線と第2層配線との接続部分すなわちビア
ボール5の部分を保護し、ピアホール4の部分が露出さ
れるようにする。
6を形成するため例えばA7!を0.8μm〜1.0μ
mの厚さに形成すると、ピアホール5で第1層配線2と
第2N配線6とは接続される。次いでレジスト8を全面
に塗布し、それをバターニングする。このバターニング
は、第1層配線と第2層配線との接続部分すなわちビア
ボール5の部分を保護し、ピアホール4の部分が露出さ
れるようにする。
次いで第1図(C1に示されるように塩素系のガス(例
えば叩2にBα3.Si便qまたはCα4ガスを加えた
ガス)を用いて第2層配線の八lをエツチングすると、
ピアホール5の下のiすなわち第1N配線2は、バター
ニングされた絶縁膜をマスフにして図示の如くエツチン
グされる。このエツチングは、ピアホール4の部分では
第1Nと第2層のiをエツチングするのであるから、レ
ジスト膜8はそれに耐えうるよう前記の如く2μmの膜
厚に形成するのである。
えば叩2にBα3.Si便qまたはCα4ガスを加えた
ガス)を用いて第2層配線の八lをエツチングすると、
ピアホール5の下のiすなわち第1N配線2は、バター
ニングされた絶縁膜をマスフにして図示の如くエツチン
グされる。このエツチングは、ピアホール4の部分では
第1Nと第2層のiをエツチングするのであるから、レ
ジスト膜8はそれに耐えうるよう前記の如く2μmの膜
厚に形成するのである。
次いで、第1図+dlに示される如く全面にカバー膜9
(例えばPSG膜)を成長して、第2層配線だけでなく
、第1N配線2の切断部分(ピアホール4の部分)をも
保護絶縁する。
(例えばPSG膜)を成長して、第2層配線だけでなく
、第1N配線2の切断部分(ピアホール4の部分)をも
保護絶縁する。
上記の方法では、絶縁膜のバターニング、第2層配線の
バターニングおよび第1層配線の切断とがそれぞれ1つ
のマスクを用いて実施され、しかも第1層配線の切断部
分はカバー膜で保護できるので、前記した従来の問題が
解決されるものである。
バターニングおよび第1層配線の切断とがそれぞれ1つ
のマスクを用いて実施され、しかも第1層配線の切断部
分はカバー膜で保護できるので、前記した従来の問題が
解決されるものである。
なお、配線は八ρのみでなく多結晶シリコンの如き他の
材料で形成してもよく、絶縁膜、カバー膜もその他の材
料で形成することができる。
材料で形成してもよく、絶縁膜、カバー膜もその他の材
料で形成することができる。
以上説明したように本発明によれば、第1のマスフを用
いて第1層配線と第2層配線の接続のためのピアホール
と第1層配線を切断するためのピアホールとを形成し、
第2のマスクを用いて第2層配線のパターニングと同時
に第1層配線を切断するので、半導体装置の多品種化に
有効であるだけでなく、多層配線が歩留りよく形成され
、マスタースライス方式の第1層配線の切断もなされ、
その配線の切断部分がカバーされるので、半導体装置の
信頼性が向上する。
いて第1層配線と第2層配線の接続のためのピアホール
と第1層配線を切断するためのピアホールとを形成し、
第2のマスクを用いて第2層配線のパターニングと同時
に第1層配線を切断するので、半導体装置の多品種化に
有効であるだけでなく、多層配線が歩留りよく形成され
、マスタースライス方式の第1層配線の切断もなされ、
その配線の切断部分がカバーされるので、半導体装置の
信頼性が向上する。
第1図(alないし+d+は本発明の方法を実施する工
程における半導体装置配線要部の断面図、第2図(al
と(b)は本発明の方法により形成された半導体装置配
線の平面図である。 図中、1は半導体基板、2は第1層配線、3は絶縁膜、
4と5はピアホール、6は第2層配線、7と8はレジス
ト膜、9はカバー膜、をそれぞれ示す。
程における半導体装置配線要部の断面図、第2図(al
と(b)は本発明の方法により形成された半導体装置配
線の平面図である。 図中、1は半導体基板、2は第1層配線、3は絶縁膜、
4と5はピアホール、6は第2層配線、7と8はレジス
ト膜、9はカバー膜、をそれぞれ示す。
Claims (1)
- 第1の配線が設けられた半導体基板上に絶縁膜を形成
する工程、前記第1の配線の上層配線との接続領域上お
よび前記第1の配線の切断領域上のそれぞれの前記絶縁
膜を部分的に除去する工程、その後、前記半導体基板上
に導電層を形成する工程、前記導電層を部分的に除去し
て第2の配線パターンを形成すると共に前記切断領域に
おいて前記第1の配線を切断する工程を含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25551184A JPS61133647A (ja) | 1984-12-03 | 1984-12-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25551184A JPS61133647A (ja) | 1984-12-03 | 1984-12-03 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61133647A true JPS61133647A (ja) | 1986-06-20 |
Family
ID=17279765
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25551184A Pending JPS61133647A (ja) | 1984-12-03 | 1984-12-03 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61133647A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03263326A (ja) * | 1990-03-13 | 1991-11-22 | Sharp Corp | 半導体装置の製造方法 |
-
1984
- 1984-12-03 JP JP25551184A patent/JPS61133647A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03263326A (ja) * | 1990-03-13 | 1991-11-22 | Sharp Corp | 半導体装置の製造方法 |
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