JPS6241419B2 - - Google Patents
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- JPS6241419B2 JPS6241419B2 JP11418380A JP11418380A JPS6241419B2 JP S6241419 B2 JPS6241419 B2 JP S6241419B2 JP 11418380 A JP11418380 A JP 11418380A JP 11418380 A JP11418380 A JP 11418380A JP S6241419 B2 JPS6241419 B2 JP S6241419B2
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- scribe
- aluminum
- alumina film
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- 238000000034 method Methods 0.000 claims description 11
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- 239000010407 anodic oxide Substances 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 6
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 28
- 229910052782 aluminium Inorganic materials 0.000 description 25
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 25
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 230000004888 barrier function Effects 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- 238000001947 vapour-phase growth Methods 0.000 description 2
- 241000981595 Zoysia japonica Species 0.000 description 1
- 238000002048 anodisation reaction Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000005518 electrochemistry Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000007790 scraping Methods 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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Description
【発明の詳細な説明】
本発明は半導体装置に係り、特に陽極酸化法を
用いて配線を形成する半導体装置に於けるダイサ
ースクライブに好適なスクライブ領域の構造に関
するものである。
用いて配線を形成する半導体装置に於けるダイサ
ースクライブに好適なスクライブ領域の構造に関
するものである。
半導体装置特に集積回路に於いては、電極配線
に陽極酸化を用いるものがある。通常陽極酸化に
よる電極配線は、「電気化学及び工業物理化学」
VoL.40，No.７（1972年）P.493〜498（柴・常
光）に記載されている様な方法でなされる。
に陽極酸化を用いるものがある。通常陽極酸化に
よる電極配線は、「電気化学及び工業物理化学」
VoL.40，No.７（1972年）P.493〜498（柴・常
光）に記載されている様な方法でなされる。
この方法によるとスクライブ領域上の構造は、
シリコン基板上あるいは又シリコン酸化膜等の絶
縁膜上に例えばアルミニウム等の陽極酸化可能な
電極配線用の金属か該金属の陽極酸化膜が存在す
る型になる。
シリコン基板上あるいは又シリコン酸化膜等の絶
縁膜上に例えばアルミニウム等の陽極酸化可能な
電極配線用の金属か該金属の陽極酸化膜が存在す
る型になる。
この構造のスクライブ領域をダイサーによりス
クライブする時、スクライブ領域上に陽極酸化可
能な金属がある場合、ダイサーにより該金属のめ
くれ上がりが生じ、内部電極と外部電極のボンデ
イングの際ボンデイングワイヤーと接触しシヨー
ト不良を起こす可能性があつた。
クライブする時、スクライブ領域上に陽極酸化可
能な金属がある場合、ダイサーにより該金属のめ
くれ上がりが生じ、内部電極と外部電極のボンデ
イングの際ボンデイングワイヤーと接触しシヨー
ト不良を起こす可能性があつた。
又、スクライブ領域上に該金属の陽極酸化膜
が、スクライブ領域外と同一厚さで存在する場
合、ダイサーによる該金属の陽極酸化膜のカケ不
良が発生しやすかつた。
が、スクライブ領域外と同一厚さで存在する場
合、ダイサーによる該金属の陽極酸化膜のカケ不
良が発生しやすかつた。
本発明の目的は、前述した様な従来のスクライ
ブ領域上の構造の欠点を解決した構造を提供する
ことにある。
ブ領域上の構造の欠点を解決した構造を提供する
ことにある。
すなわち本発明の構成は例えば、陽極酸化法を
用いて配線を形成した後、フオトレジスト膜を保
護膜としてスクライブ領域上にある陽極酸化膜の
厚みの一部をエツチングし、スクライブ領域上に
シリコン酸化膜、更にスクライブ領域外よりも薄
い膜厚で表面がエツチングにより凹凸を持つ陽極
酸化膜を形成することにより得られる。
用いて配線を形成した後、フオトレジスト膜を保
護膜としてスクライブ領域上にある陽極酸化膜の
厚みの一部をエツチングし、スクライブ領域上に
シリコン酸化膜、更にスクライブ領域外よりも薄
い膜厚で表面がエツチングにより凹凸を持つ陽極
酸化膜を形成することにより得られる。
この構造を適用すれば、ダイサーを使用する場
合の前記の欠点をなくすことが出来る。
合の前記の欠点をなくすことが出来る。
以下図面を参照して、従来構造と比較しながら
実施例に基づき本発明を詳細に説明する。
実施例に基づき本発明を詳細に説明する。
第１図ａ乃至第１図ｆ及び第１図ｇ乃至第１図
ｌは、従来のスクライブ領域構造に至る工程を示
した断面図である。
ｌは、従来のスクライブ領域構造に至る工程を示
した断面図である。
まず半導体素子形成の為の拡散を終了したシリ
コン基板１上の酸化膜２に部分的に電極導出部の
為の窓を開け（第１図ａ）、アルミニウム等の陽
極酸化可能な金属被膜３を蒸着又はスパツタリン
グ等によつて形成し（第１図ｂ）、次にアルミニ
ウム膜３の表面に薄くポーラスなアルミナ膜４を
陽極酸化により形成する（第１図ｃ）。
コン基板１上の酸化膜２に部分的に電極導出部の
為の窓を開け（第１図ａ）、アルミニウム等の陽
極酸化可能な金属被膜３を蒸着又はスパツタリン
グ等によつて形成し（第１図ｂ）、次にアルミニ
ウム膜３の表面に薄くポーラスなアルミナ膜４を
陽極酸化により形成する（第１図ｃ）。
フオトレジスト膜を、マスクとしてボンデイン
グパツド９アルミ配線８及びスクライブ線領域７
上に、バリアータイプのアルミナ膜５を薄く形成
する（第１図ｄ）。
グパツド９アルミ配線８及びスクライブ線領域７
上に、バリアータイプのアルミナ膜５を薄く形成
する（第１図ｄ）。
ここで形成したバリアータイプのアルミナ膜５
をマスクとしてボンデイングパツド９、アルミ配
線８及びスクライブ線領域７以外のアルミニウム
膜を陽極酸化により全てポーラスなアルミナ膜６
に変換する（第１図ｅ）。
をマスクとしてボンデイングパツド９、アルミ配
線８及びスクライブ線領域７以外のアルミニウム
膜を陽極酸化により全てポーラスなアルミナ膜６
に変換する（第１図ｅ）。
最後に、ボンデイングパツド８及びスクライブ
領域７上のアルミニウム膜の上に存在するアルミ
ナ膜をエツチングにより取り去り全工程を終了し
最終構造を得る（第１図ｆ）。
領域７上のアルミニウム膜の上に存在するアルミ
ナ膜をエツチングにより取り去り全工程を終了し
最終構造を得る（第１図ｆ）。
次にもう一つの従来のスクライブ領域構造に至
る工程を第１図ｇ乃至第１図ｌに断面図により示
す。
る工程を第１図ｇ乃至第１図ｌに断面図により示
す。
まずシリコン基板１上の酸化膜２に部分的に電
極導出部の為の窓を開ける。この時スクライブ領
域上の酸化膜は除去しないでそのままにしておく
（第１図ｇ）。アルミニウム等の陽極酸化可能な金
属被膜３を蒸着又はスパツタリング等によつて形
成し（第１図ｈ）、次にアルミニウム膜３の表面
に導くポーラスなアルミナ膜４を陽極酸化により
形成する（第１図ｉ）。
極導出部の為の窓を開ける。この時スクライブ領
域上の酸化膜は除去しないでそのままにしておく
（第１図ｇ）。アルミニウム等の陽極酸化可能な金
属被膜３を蒸着又はスパツタリング等によつて形
成し（第１図ｈ）、次にアルミニウム膜３の表面
に導くポーラスなアルミナ膜４を陽極酸化により
形成する（第１図ｉ）。
フオトレジスト膜を、マスクとしてアルミ配線
８及びボンデイングパツド９上に、バリアータイ
プのアルミナ膜５を薄く形成する（第１図ｊ）。
８及びボンデイングパツド９上に、バリアータイ
プのアルミナ膜５を薄く形成する（第１図ｊ）。
ここで形成したバリアータイプのアルミナ膜５
をマスクとしてアルミ配線８及びボンデイングパ
ツド９以外のアルミニウム膜を陽極酸化により全
てポーラスなアルミナ膜６に変換する（第１図
ｋ）。
をマスクとしてアルミ配線８及びボンデイングパ
ツド９以外のアルミニウム膜を陽極酸化により全
てポーラスなアルミナ膜６に変換する（第１図
ｋ）。
最後に、ボンデイングパツド９上のアルミニウ
ム膜の上に存在するアルミナ膜をエツチングによ
り取り去り全工程を終了し最終構造を得る（第１
図ｌ）。
ム膜の上に存在するアルミナ膜をエツチングによ
り取り去り全工程を終了し最終構造を得る（第１
図ｌ）。
上記二つの従来構造のスクライブ領域をダイサ
ーでスクライブした時、第１図ｆの構造ではスク
ライブ領域上の金属のメクレ上がり１０が生じ、
内部電極と外部電極のボンデイングの際ボンデイ
ングワイヤーと接触しシヨート不良を起こすこと
があつた（第１図ｍ）。
ーでスクライブした時、第１図ｆの構造ではスク
ライブ領域上の金属のメクレ上がり１０が生じ、
内部電極と外部電極のボンデイングの際ボンデイ
ングワイヤーと接触しシヨート不良を起こすこと
があつた（第１図ｍ）。
又、第１図ｌの構造では、スクライブ領域上の
陽極酸化膜にクラツクが入りやすくそのクラツク
がスクライブ領域外に及ぶことがあつた（第１図
ｎ）。
陽極酸化膜にクラツクが入りやすくそのクラツク
がスクライブ領域外に及ぶことがあつた（第１図
ｎ）。
本発明は、上記欠点を解決したものである。第
２図a′乃至第２図f′は、本発明の実施例によるス
クライブ構造に至る工程を示した断面図である。
第２図a′乃至第２図e′に至る過程は、第１図ｇ乃
至第１図ｋと同様である。次にボンデイングパツ
ド９上のアルミニウムの上に存在するアルミナ膜
をフオトレジストをマスクとしてエツチングによ
り取り去る。この時、同時にスクライブ領域７上
のアルミナ膜をエツチングしその膜厚を例えば半
分程度にする。
２図a′乃至第２図f′は、本発明の実施例によるス
クライブ構造に至る工程を示した断面図である。
第２図a′乃至第２図e′に至る過程は、第１図ｇ乃
至第１図ｋと同様である。次にボンデイングパツ
ド９上のアルミニウムの上に存在するアルミナ膜
をフオトレジストをマスクとしてエツチングによ
り取り去る。この時、同時にスクライブ領域７上
のアルミナ膜をエツチングしその膜厚を例えば半
分程度にする。
同時にエツチングしてスクライブ領域上のアル
ミナ膜を多くエツチング出来るのは、ボンデイン
グパツド上のバリアータイプのアルミナ膜とスク
ライブ領域上のポーラスなアルミナ膜とにエツチ
ング速度の大きな差がある為である。このエツチ
ングされた面すなわち溝の底面はアルミナ膜の他
の面よりも凹凸が大の表面となつている。
ミナ膜を多くエツチング出来るのは、ボンデイン
グパツド上のバリアータイプのアルミナ膜とスク
ライブ領域上のポーラスなアルミナ膜とにエツチ
ング速度の大きな差がある為である。このエツチ
ングされた面すなわち溝の底面はアルミナ膜の他
の面よりも凹凸が大の表面となつている。
この様にして本発明による最終構造を得る（第
２図f′）。
２図f′）。
本発明の構造によるスクライブ領域をダイサー
でスクライブした場合は、スクライブ領域上の物
質がアルミナ膜であるのでアルミニウムのメクレ
上がりの問題はなく又スクライブ領域上のアルミ
ナ膜の膜厚がスクライブ領域以外のアルミナ膜よ
り薄くなつている為、スクライブ領域内のアルミ
ナ膜に発生したクラツクはスクライブ領域外のア
ルミナ膜迄及ばない。
でスクライブした場合は、スクライブ領域上の物
質がアルミナ膜であるのでアルミニウムのメクレ
上がりの問題はなく又スクライブ領域上のアルミ
ナ膜の膜厚がスクライブ領域以外のアルミナ膜よ
り薄くなつている為、スクライブ領域内のアルミ
ナ膜に発生したクラツクはスクライブ領域外のア
ルミナ膜迄及ばない。
次に本発明の構造を二層配線構造の集積回路素
子に適用した場合について説明する。
子に適用した場合について説明する。
第３図a″乃至第３図i″は、二層配線構造の集積
回路素子に適用する場合の工程を示す断面図であ
る。第３図a″〜第３図c″に至る過程は、第１図ｇ
〜第１図ｉと同じである。
回路素子に適用する場合の工程を示す断面図であ
る。第３図a″〜第３図c″に至る過程は、第１図ｇ
〜第１図ｉと同じである。
次にフオトレジスト膜を、マスクとしてアルミ
配線８上にバリアータイプのアルミナ膜５を薄く
形成する（第３図d″）。
配線８上にバリアータイプのアルミナ膜５を薄く
形成する（第３図d″）。
ここで形成したバリアータイプのアルミナ膜５
をマスクとしてアルミ配線８以外のアルミニウム
膜を陽極酸化により全てポーラスなアルミナ膜６
に変換する（第３図e″）。
をマスクとしてアルミ配線８以外のアルミニウム
膜を陽極酸化により全てポーラスなアルミナ膜６
に変換する（第３図e″）。
次に一層目と二層目を絶縁分離する為の絶縁膜
１１を例えば気相成長法により成長する（第３図
f″）。
１１を例えば気相成長法により成長する（第３図
f″）。
該絶縁膜１１にフオトレジスト膜をマスクとし
て一層目、二層目の導通を取る為の開口部及びス
クライブ領域７上の絶縁膜をエツチングにより取
り去る。この時同時にアルミナ膜もエツチングさ
れる（第３図g″）。
て一層目、二層目の導通を取る為の開口部及びス
クライブ領域７上の絶縁膜をエツチングにより取
り去る。この時同時にアルミナ膜もエツチングさ
れる（第３図g″）。
次に二層目の金属配線の為に、アルミニウム等
の金属被膜１２を蒸着又はスパツタリング等によ
つて形成し（第３図h″）、フオトレジスト膜をマ
スクとしてアルミ配線１３及びボンデイングパツ
ド９を形成し全工程を終了し最後構造を得る（第
３図i″）。
の金属被膜１２を蒸着又はスパツタリング等によ
つて形成し（第３図h″）、フオトレジスト膜をマ
スクとしてアルミ配線１３及びボンデイングパツ
ド９を形成し全工程を終了し最後構造を得る（第
３図i″）。
本構造を適用することにより二層配線の集積回
路素子もダイサースクライブすることが可能とな
つた。
路素子もダイサースクライブすることが可能とな
つた。
第１図ａ乃至第１図ｆ及び第１図ｇ乃至第１図
ｌは、各々従来のスクライブ領域構造に至る製造
工程を順次示す断面図である。第１図ｍは、第１
図ｆのスクライブ領域をダイサーでスクライブし
た後の構造を示す断面図である。第１図ｎは、第
１図ｌのスクライブ領域をダイサーでスクライブ
した後の状態を示す断面図である。第２図a′乃至
第２図f′は、各々本発明の実施例のスクライブ領
域構造に至る製造工程を順次示す断面図である。
第３図a″乃至第３図i″は、各々本発明の実施例の
スクライブ領域構造を二層配線の集積回路素子に
適用した場合に於ける製造工程を順次示す断面図
である。 尚、図中、１……シリコン基板、２……シリコ
ン酸化膜、３……アルミ膜、４……薄いポーラス
なアルミナ膜、５……バリアータイプのアルミナ
膜、６……ポーラスなアルミナ膜、７……スクラ
イブ領域、８……アルミ配線、９……ボンデイン
グパツド、１０……アルミのメクレ上がり、１１
……気相成長による絶縁膜、１２……二層目のア
ルミ膜、１３……二層目のアルミ配線、を示す。
ｌは、各々従来のスクライブ領域構造に至る製造
工程を順次示す断面図である。第１図ｍは、第１
図ｆのスクライブ領域をダイサーでスクライブし
た後の構造を示す断面図である。第１図ｎは、第
１図ｌのスクライブ領域をダイサーでスクライブ
した後の状態を示す断面図である。第２図a′乃至
第２図f′は、各々本発明の実施例のスクライブ領
域構造に至る製造工程を順次示す断面図である。
第３図a″乃至第３図i″は、各々本発明の実施例の
スクライブ領域構造を二層配線の集積回路素子に
適用した場合に於ける製造工程を順次示す断面図
である。 尚、図中、１……シリコン基板、２……シリコ
ン酸化膜、３……アルミ膜、４……薄いポーラス
なアルミナ膜、５……バリアータイプのアルミナ
膜、６……ポーラスなアルミナ膜、７……スクラ
イブ領域、８……アルミ配線、９……ボンデイン
グパツド、１０……アルミのメクレ上がり、１１
……気相成長による絶縁膜、１２……二層目のア
ルミ膜、１３……二層目のアルミ配線、を示す。
Claims (1)
- １ 陽極酸化法を用いて形成した電極配線を含む
半導体装置において、スクライブ領域上に陽極酸
化膜以外の少なくとも一層の第１の絶縁膜を有
し、該スクライブ領域の上の該第１の絶縁膜上に
該スクライブ領域外の膜厚よりも薄く且つ表面が
該スクライブ領域外の表面よりも凹凸が大である
陽極酸化による第２の絶縁膜を有することを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11418380A JPS5737851A (en) | 1980-08-20 | 1980-08-20 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11418380A JPS5737851A (en) | 1980-08-20 | 1980-08-20 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5737851A JPS5737851A (en) | 1982-03-02 |
| JPS6241419B2 true JPS6241419B2 (ja) | 1987-09-02 |
Family
ID=14631267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11418380A Granted JPS5737851A (en) | 1980-08-20 | 1980-08-20 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5737851A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0779073B2 (ja) * | 1985-07-01 | 1995-08-23 | 沖電気工業株式会社 | ウエハーアライメントマーク |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS498165A (ja) * | 1972-05-10 | 1974-01-24 | ||
| JPS5117660A (en) * | 1974-08-05 | 1976-02-12 | Matsushita Electric Ind Co Ltd | Handotaiuehano bunkatsuhoho |
| JPS52119066A (en) * | 1976-03-31 | 1977-10-06 | Mitsubishi Electric Corp | Manufacture of semiconductor element |
| JPS5488092A (en) * | 1977-12-26 | 1979-07-12 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of fabricating semiconductor |
-
1980
- 1980-08-20 JP JP11418380A patent/JPS5737851A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS498165A (ja) * | 1972-05-10 | 1974-01-24 | ||
| JPS5117660A (en) * | 1974-08-05 | 1976-02-12 | Matsushita Electric Ind Co Ltd | Handotaiuehano bunkatsuhoho |
| JPS52119066A (en) * | 1976-03-31 | 1977-10-06 | Mitsubishi Electric Corp | Manufacture of semiconductor element |
| JPS5488092A (en) * | 1977-12-26 | 1979-07-12 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of fabricating semiconductor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5737851A (en) | 1982-03-02 |
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