JPS62281466A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62281466A JPS62281466A JP12480286A JP12480286A JPS62281466A JP S62281466 A JPS62281466 A JP S62281466A JP 12480286 A JP12480286 A JP 12480286A JP 12480286 A JP12480286 A JP 12480286A JP S62281466 A JPS62281466 A JP S62281466A
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- Japan
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- poly
- silicide
- polycide
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title description 9
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 20
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 15
- 230000001590 oxidative effect Effects 0.000 abstract description 10
- 238000000137 annealing Methods 0.000 abstract description 7
- 239000000758 substrate Substances 0.000 abstract description 4
- 238000010030 laminating Methods 0.000 abstract description 3
- 239000011248 coating agent Substances 0.000 abstract 1
- 238000000576 coating method Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ａ発明の詳細な説明
（概要）
本発明はゲート電極としてポリサイド（Ｐｏｌｙ−ｃｉ
ｄｅ）を用いた半導体装置において、酸化雰囲気中での
アニール処理によってポリサイドを構成するシリサイド
が剥離したり、又、その下層のポリＳｉの膜厚が減少す
る問題点を解決するため、 ポリサイドの周囲をＳｉ系膜で被覆することにより、 酸化雰囲気中でアニール処理を行なってもシリサイドの
剥離を防止し得ると共に、その下層のポリＳｉの膜厚を
確保し得るようにしたものである。
ｄｅ）を用いた半導体装置において、酸化雰囲気中での
アニール処理によってポリサイドを構成するシリサイド
が剥離したり、又、その下層のポリＳｉの膜厚が減少す
る問題点を解決するため、 ポリサイドの周囲をＳｉ系膜で被覆することにより、 酸化雰囲気中でアニール処理を行なってもシリサイドの
剥離を防止し得ると共に、その下層のポリＳｉの膜厚を
確保し得るようにしたものである。
本発明は半導体装置、特に、ゲート電極としてポリサイ
ドを用いた半導体装置に関する。ゲート電極としては一
般にポリＳｉ単層で用いことが多いが、近年、ゲート電
極の抵抗を低く抑えることを目的としてポリＳｉとシリ
サイド（Ｓｉと金属との化合物）との２層構造になるゲ
ート電極が用いられ、これをポリサイドと称する。
ドを用いた半導体装置に関する。ゲート電極としては一
般にポリＳｉ単層で用いことが多いが、近年、ゲート電
極の抵抗を低く抑えることを目的としてポリＳｉとシリ
サイド（Ｓｉと金属との化合物）との２層構造になるゲ
ート電極が用いられ、これをポリサイドと称する。
このような構成の半導体装置では、特に、製造工程中、
酸化雰囲気中での７ニール処理によって上記の如くポリ
サイドに支障を来すことがある。
酸化雰囲気中での７ニール処理によって上記の如くポリ
サイドに支障を来すことがある。
そこで、酸化雰囲気中でアニール処理を行なってもポリ
サイドを確実に保護し得る半導体装置が必要とされる。
サイドを確実に保護し得る半導体装置が必要とされる。
第２図はゲート電極としてポリサイドを用いた従来の半
導体装置の一例の断面図を示す。同図中、１はＳｉ基板
、２は５１０２のゲート酸化膜である。３はゲート電極
としてのポリサイドで、上下方向に積層されたポリ５ｉ
３ａ及びシリサイド３ｂにて構成されている。
導体装置の一例の断面図を示す。同図中、１はＳｉ基板
、２は５１０２のゲート酸化膜である。３はゲート電極
としてのポリサイドで、上下方向に積層されたポリ５ｉ
３ａ及びシリサイド３ｂにて構成されている。
上記従来のものは、酸化雰囲気中でアニール処理を行な
うと、ポリ３ｔ３ａとシリサイド３ｂとの間において剥
離を生じたり、又、下層のポリ５ｉ３ａが吸上げられて
表面にＳｉＯ２酸化膜を生じるため、ポリ５ｉ３ａの膜
厚が減少する問題点があった。
うと、ポリ３ｔ３ａとシリサイド３ｂとの間において剥
離を生じたり、又、下層のポリ５ｉ３ａが吸上げられて
表面にＳｉＯ２酸化膜を生じるため、ポリ５ｉ３ａの膜
厚が減少する問題点があった。
本発明になる半導体装置は、第１図（Ｄ）に示す如く、
ポリＳ１４．シリサイド５を積層して構成される二層構
造のポリサイドの表面及び側面をＳｉ系膜で被覆してな
る。
ポリＳ１４．シリサイド５を積層して構成される二層構
造のポリサイドの表面及び側面をＳｉ系膜で被覆してな
る。
ポリサイドのシリサイド５はその周囲をポリＳｉ６，８
ａで被覆されているために剥離を生じることはなく、又
、ポリＳｉ６．８ａからＳ１吸上げが行なわれるのでポ
リサイドのポリＳｉ４の膜厚を確保し得る。
ａで被覆されているために剥離を生じることはなく、又
、ポリＳｉ６．８ａからＳ１吸上げが行なわれるのでポ
リサイドのポリＳｉ４の膜厚を確保し得る。
第１図は本発明装置の一実施例の製造工程を説明する断
面図を示し、同図中、第２図と同一構成部分には同一番
号を付してその説明を省略する。
面図を示し、同図中、第２図と同一構成部分には同一番
号を付してその説明を省略する。
同図（Ａ）中、４はポリＳｉ、５はシリサイド。
６はポリＳ：で、ゲート酸化膜２の表面にこの順で順次
積層する。従来装置と同様に、ポリＳ１４及びシリサイ
ド５の二層構造にてポリサイドが構成される。次に、こ
れを適当な大きさにパタニングして同図（Ｂ）に示す形
状の三層構造部７を得る。
積層する。従来装置と同様に、ポリＳ１４及びシリサイ
ド５の二層構造にてポリサイドが構成される。次に、こ
れを適当な大きさにパタニングして同図（Ｂ）に示す形
状の三層構造部７を得る。
更に、三層構造部７の表面及び側面及びゲート酸化膜２
の表面に、同図（Ｃ）に示す如く、ポリＳｉ８を成長さ
せる。次に、ＲＩＥ（リアクティブ・イオン・エツチン
グ）（異方性エツチング）により、同図（Ｄ）に示す如
く、三層構造部７の側面のポリ５ｉ８ａのみ残すように
する。これにより、シリサイド５は表面及び側面をポリ
Ｓｉ６及び８ａで被覆されたことになる。
の表面に、同図（Ｃ）に示す如く、ポリＳｉ８を成長さ
せる。次に、ＲＩＥ（リアクティブ・イオン・エツチン
グ）（異方性エツチング）により、同図（Ｄ）に示す如
く、三層構造部７の側面のポリ５ｉ８ａのみ残すように
する。これにより、シリサイド５は表面及び側面をポリ
Ｓｉ６及び８ａで被覆されたことになる。
このような状態において酸化雰囲気中でアニール処理を
行なった場合、シリサイド５は周囲をポリＳｉ６．８ａ
で被覆されているために酸化雰囲気に晒されることはな
いので、剥離されることはなく、しかも、表面にＳｉＯ
ｚｌｌ化膜を生じる際、ポリＳｉ６．８ａが吸上げられ
るため、その分だけポリサイドを構成するポリＳｉ４の
吸上げ量が少なく、ポリＳ１４の膜厚が減少するのを防
止し得る。
行なった場合、シリサイド５は周囲をポリＳｉ６．８ａ
で被覆されているために酸化雰囲気に晒されることはな
いので、剥離されることはなく、しかも、表面にＳｉＯ
ｚｌｌ化膜を生じる際、ポリＳｉ６．８ａが吸上げられ
るため、その分だけポリサイドを構成するポリＳｉ４の
吸上げ量が少なく、ポリＳ１４の膜厚が減少するのを防
止し得る。
なお、ポリサイドの表面を被覆する膜としてはポリＳ１
に限定されるものではなく、例えば、アモルファスＳ１
のようなものでもよく、要は、Ｓｉ系膜であればよい。
に限定されるものではなく、例えば、アモルファスＳ１
のようなものでもよく、要は、Ｓｉ系膜であればよい。
（発明の効果）
本発明によれば、ポリサイドがＳｉ系膜に被覆されてい
るので、酸化雰囲気中でアニール処理を行なった場合、
シリサイドは酸化雰囲気に晒されることはないので剥離
されることはなく、しかも、表面にＳ！０２酸化膜を生
じる際、周囲のＳｉ系膜が吸上げられるのでその分だけ
ポリサイドのポリＳｉの吸上げ巳が少なく、ポリＳ：膜
厚を確保し得る等の特長を有する。
るので、酸化雰囲気中でアニール処理を行なった場合、
シリサイドは酸化雰囲気に晒されることはないので剥離
されることはなく、しかも、表面にＳ！０２酸化膜を生
じる際、周囲のＳｉ系膜が吸上げられるのでその分だけ
ポリサイドのポリＳｉの吸上げ巳が少なく、ポリＳ：膜
厚を確保し得る等の特長を有する。
第１図は本発明装置の一実施例の製造工程を説明する断
面図、 第２図は従来の半導体装置の一例の断面図である。 第１図において、 １はＳｉ基板、 ２はゲート酸化膜、 ４．６，８．８ａはポリＳｉ、 ５はシリサイドでおる。
面図、 第２図は従来の半導体装置の一例の断面図である。 第１図において、 １はＳｉ基板、 ２はゲート酸化膜、 ４．６，８．８ａはポリＳｉ、 ５はシリサイドでおる。
Claims (1)
- ポリＳｉ（４）、シリサイド（５）を積層して構成され
る二層構造のポリサイドの表面及び側面をＳｉ系膜（６
、８ａ）で被覆してなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12480286A JPS62281466A (ja) | 1986-05-30 | 1986-05-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12480286A JPS62281466A (ja) | 1986-05-30 | 1986-05-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62281466A true JPS62281466A (ja) | 1987-12-07 |
Family
ID=14894486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12480286A Pending JPS62281466A (ja) | 1986-05-30 | 1986-05-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62281466A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02304979A (ja) * | 1989-05-19 | 1990-12-18 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2001094105A (ja) * | 1999-08-17 | 2001-04-06 | Samsung Electronics Co Ltd | ゲート酸化膜の損傷を回復させる半導体装置のゲート製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59112656A (ja) * | 1982-12-20 | 1984-06-29 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPS59195870A (ja) * | 1983-04-21 | 1984-11-07 | Toshiba Corp | 半導体装置 |
-
1986
- 1986-05-30 JP JP12480286A patent/JPS62281466A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59112656A (ja) * | 1982-12-20 | 1984-06-29 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPS59195870A (ja) * | 1983-04-21 | 1984-11-07 | Toshiba Corp | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02304979A (ja) * | 1989-05-19 | 1990-12-18 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2001094105A (ja) * | 1999-08-17 | 2001-04-06 | Samsung Electronics Co Ltd | ゲート酸化膜の損傷を回復させる半導体装置のゲート製造方法 |
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