JPH02270324A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02270324A JPH02270324A JP9250889A JP9250889A JPH02270324A JP H02270324 A JPH02270324 A JP H02270324A JP 9250889 A JP9250889 A JP 9250889A JP 9250889 A JP9250889 A JP 9250889A JP H02270324 A JPH02270324 A JP H02270324A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polysilicon
- films
- oxide film
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 50
- 229920005591 polysilicon Polymers 0.000 claims abstract description 50
- 150000004767 nitrides Chemical class 0.000 claims abstract description 16
- 239000000463 material Substances 0.000 claims abstract description 4
- 238000002955 isolation Methods 0.000 claims description 12
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 15
- 229910052710 silicon Inorganic materials 0.000 abstract description 15
- 239000010703 silicon Substances 0.000 abstract description 15
- 239000000758 substrate Substances 0.000 abstract description 14
- 238000000034 method Methods 0.000 abstract description 9
- 230000003628 erosive effect Effects 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の素子分離酸化膜形成方法に関す
るものである。
るものである。
第２図軸）〜（ｄ）は従来の素子分離酸化膜形成方法の
工程を示す半導体装置の断面図でみる。図において、（
５）はシリコン基板、（４）は下敷酸化膜、（９）はポ
リシリコン膜であり、ぼりシリコン膜（９）の上に窒化
膜（１）がパターニングされている。また（６）は分離
酸化膜生成時にストレスの発生した？リレリコンのグレ
イン、（７）は分離酸化膜、（８）はポリシリコン欠け
、０６はポリシリコン欠け（８）により生じたシリコン
基板のエグレである。
工程を示す半導体装置の断面図でみる。図において、（
５）はシリコン基板、（４）は下敷酸化膜、（９）はポ
リシリコン膜であり、ぼりシリコン膜（９）の上に窒化
膜（１）がパターニングされている。また（６）は分離
酸化膜生成時にストレスの発生した？リレリコンのグレ
イン、（７）は分離酸化膜、（８）はポリシリコン欠け
、０６はポリシリコン欠け（８）により生じたシリコン
基板のエグレである。
次に製造方法について説明する。第２図（ａ）に示すご
と（シリコン基板（５）上に下敷酸化膜（４）とポリシ
リコン膜（９）が成膜され、更に窒化膜（１）がパター
ニングされる。次に第２図（ｂ）に示すごとく、どの半
導体装置を酸化させ、分離酸化膜（７）が形成される。
と（シリコン基板（５）上に下敷酸化膜（４）とポリシ
リコン膜（９）が成膜され、更に窒化膜（１）がパター
ニングされる。次に第２図（ｂ）に示すごとく、どの半
導体装置を酸化させ、分離酸化膜（７）が形成される。
このときポリシリコン膜（９）中にはストレスの発生し
たポリシリコンのグレイン（６）がテキル。次に第２図
（Ｃ）に示すごとく、窒化膜（１）をウェットエツチン
グにより除去し、ポリシリコン膜（９）にはポリシリコ
ン欠け（８）が見られる。次に第２図（ｄ）に示すごと
く、ポリシリコン膜（９）をドライエツチングにより除
去し、最終的に分離酸化膜（７）を形成するが、シリコ
ン基板（５）にはドライエツチングによりシリコン基板
のエグレαＯが発生する。
たポリシリコンのグレイン（６）がテキル。次に第２図
（Ｃ）に示すごとく、窒化膜（１）をウェットエツチン
グにより除去し、ポリシリコン膜（９）にはポリシリコ
ン欠け（８）が見られる。次に第２図（ｄ）に示すごと
く、ポリシリコン膜（９）をドライエツチングにより除
去し、最終的に分離酸化膜（７）を形成するが、シリコ
ン基板（５）にはドライエツチングによりシリコン基板
のエグレαＯが発生する。
従来の半導体装置の製造方法は以上のように行わｎてい
たので、不要領域の窒化膜及びポリシリコン膜を除去す
る場合において、ポリシリコン膜の一部が欠除し、それ
によりシリコン基板のエグレが生じるなどの問題点があ
った。
たので、不要領域の窒化膜及びポリシリコン膜を除去す
る場合において、ポリシリコン膜の一部が欠除し、それ
によりシリコン基板のエグレが生じるなどの問題点があ
った。
この発明は、上記のような問題点を解消するためになさ
れたもので、シリコン基板のエグレヲ防止することがで
きる半導体装置の製造方法を得ることを目的とする。
れたもので、シリコン基板のエグレヲ防止することがで
きる半導体装置の製造方法を得ることを目的とする。
この発明に係る半導体装置の製造方法は、ポリシリコン
膜上にパターニングされた窒化膜を耐酸化マスク材とし
て、その下層膜のポリシリコン膜を酸化して素子分離酸
化膜を形成する半導体装置において、ポリシリコン膜を
２層あるいはそれ以上の多層膜にしたものである。
膜上にパターニングされた窒化膜を耐酸化マスク材とし
て、その下層膜のポリシリコン膜を酸化して素子分離酸
化膜を形成する半導体装置において、ポリシリコン膜を
２層あるいはそれ以上の多層膜にしたものである。
〔作用〕
この発明における半導体装置の製造方法は、不要となっ
た窒化膜をウェットエツチングにて除去する際に、その
下層膜であるストレスが発生するポリシリコン膜を２層
あるいはそれ以上の多層膜にすることにより、たとえ、
ポリシリコンのグレイン欠けが生じたとしても、多層膜
のために下敷酸化膜の露出はなく、次工程のポリシリコ
ン膜除去にて、シリコン基板のエグレの発生は防止でき
る。
た窒化膜をウェットエツチングにて除去する際に、その
下層膜であるストレスが発生するポリシリコン膜を２層
あるいはそれ以上の多層膜にすることにより、たとえ、
ポリシリコンのグレイン欠けが生じたとしても、多層膜
のために下敷酸化膜の露出はなく、次工程のポリシリコ
ン膜除去にて、シリコン基板のエグレの発生は防止でき
る。
以下、この発明の一実施例を図について説明する。
第１図（ａ）〜（ｄ）は素子分離酸化膜形成方法の工程
を示す半導体装置の断面図である。図において、（１）
、（４）〜（８）は＠２図の従来例に示したものと同等
であるので説明を省略する。（３）は１層目ポリシリコ
ン膜、（２）は２層目ポリシリコン膜である。
を示す半導体装置の断面図である。図において、（１）
、（４）〜（８）は＠２図の従来例に示したものと同等
であるので説明を省略する。（３）は１層目ポリシリコ
ン膜、（２）は２層目ポリシリコン膜である。
次に製造方法について説明する。第１図（ａ）に示すご
とくシリコン基板（５）と下敷酸化膜（４）上に１層目
ポリシリコン膜（３）と２層目ポリシリコン膜（２）が
成膜され、更にその上に窒化膜（υがパターニングされ
る。次に第１図（ｂ）に示すごとくこの半導体装置を酸
化させ、分離酸化膜（７）が形成される。このとき、１
層目ポリシリコン膜（３）、２層目ポリシリコン膜（２
）には局所的にストレスの発生したポリシリコンのグレ
イン（６）が生じる。
とくシリコン基板（５）と下敷酸化膜（４）上に１層目
ポリシリコン膜（３）と２層目ポリシリコン膜（２）が
成膜され、更にその上に窒化膜（υがパターニングされ
る。次に第１図（ｂ）に示すごとくこの半導体装置を酸
化させ、分離酸化膜（７）が形成される。このとき、１
層目ポリシリコン膜（３）、２層目ポリシリコン膜（２
）には局所的にストレスの発生したポリシリコンのグレ
イン（６）が生じる。
次に第１図（ｃ）に示すごとく不要領域の窒化膜をウェ
ットエツチングによって除去し、上層にある２層目ポリ
シリコン膜（２）のみに、ポリシリコン欠け（８）が発
生し、下地の下敷酸化膜（４）が露出することはない。
ットエツチングによって除去し、上層にある２層目ポリ
シリコン膜（２）のみに、ポリシリコン欠け（８）が発
生し、下地の下敷酸化膜（４）が露出することはない。
更に第１図（ｄ）に示すごとく不要領域の１層目ポリシ
リコン膜（３）及び２層目ポリシリコン膜（２）をドラ
イエツチングにより除去し、第２図（ｄ）に示すごとき
シリコン基板のエグレＱｄのない良好な分離酸化膜（７
）が形成される。
リコン膜（３）及び２層目ポリシリコン膜（２）をドラ
イエツチングにより除去し、第２図（ｄ）に示すごとき
シリコン基板のエグレＱｄのない良好な分離酸化膜（７
）が形成される。
なお、上記実施例ではポリシリコン膜について２層膜の
場合を例にとって示したが、多層膜であってもよく、上
記実施例と同様の効果を奏する。
場合を例にとって示したが、多層膜であってもよく、上
記実施例と同様の効果を奏する。
以上のように、この発明によればポリシリコン膜上にパ
ターニングされた窒化膜を耐酸化マスク材として、その
下層膜のポリシリコンを酸化して素子分離酸化膜を形成
する半導体装置において、そのポリシリコン膜を２層膜
あるいはそれ以上の多層膜にしたことにより、次工程で
の不要部分の窒化膜及びポリシリコンを除去する際に、
下地のシリコン基板のエグレの発生を防止することがで
き、精度の高い半導体装置が得られる。
ターニングされた窒化膜を耐酸化マスク材として、その
下層膜のポリシリコンを酸化して素子分離酸化膜を形成
する半導体装置において、そのポリシリコン膜を２層膜
あるいはそれ以上の多層膜にしたことにより、次工程で
の不要部分の窒化膜及びポリシリコンを除去する際に、
下地のシリコン基板のエグレの発生を防止することがで
き、精度の高い半導体装置が得られる。
第１図（ａ）〜（ｄ）はこの発明の一実施例による半導
体装置の製造方法の工程を示す半導体装置の断面図、第
２図（ａ）〜（ｄ）は従来の半導体装置の製造方法の工
程を示す半導体装置の断面図である。 図において＋１１は窒化膜、（２１は２層目ポリシリコ
レ膜、（３）は１層目ポリシリコン膜、（４）は下敷酸
化膜、（５）はシリコン基板、（６）はストレスの発生
したポリシリコンのグレイン、（７）は分離酸化膜、（
８）はポリシリコン欠けである。 なお、図中、同一符号は同一、又は相当部分を示す。
体装置の製造方法の工程を示す半導体装置の断面図、第
２図（ａ）〜（ｄ）は従来の半導体装置の製造方法の工
程を示す半導体装置の断面図である。 図において＋１１は窒化膜、（２１は２層目ポリシリコ
レ膜、（３）は１層目ポリシリコン膜、（４）は下敷酸
化膜、（５）はシリコン基板、（６）はストレスの発生
したポリシリコンのグレイン、（７）は分離酸化膜、（
８）はポリシリコン欠けである。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- ポリシリコン膜上にパターニングされた窒化膜を耐酸化
マスク材として、その下層膜のポリシリコン膜を酸化、
素子分離酸化膜を形成する半導体装置において、上記ポ
リシリコン膜を２層膜あるいは、それ以上の多層膜にし
たことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9250889A JPH02270324A (ja) | 1989-04-11 | 1989-04-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9250889A JPH02270324A (ja) | 1989-04-11 | 1989-04-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02270324A true JPH02270324A (ja) | 1990-11-05 |
Family
ID=14056254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9250889A Pending JPH02270324A (ja) | 1989-04-11 | 1989-04-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02270324A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2325084A (en) * | 1997-05-07 | 1998-11-11 | Hyundai Electronics Ind | Field oxide fabrication |
-
1989
- 1989-04-11 JP JP9250889A patent/JPH02270324A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2325084A (en) * | 1997-05-07 | 1998-11-11 | Hyundai Electronics Ind | Field oxide fabrication |
| US6153481A (en) * | 1997-05-07 | 2000-11-28 | Hyundai Electronics Industries Co., Ltd. | Method for forming an isolation insulating film for internal elements of a semiconductor device |
| GB2325084B (en) * | 1997-05-07 | 2002-03-20 | Hyundai Electronics Ind | A method for forming an isolation insulating film for internal elements of a semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5414297A (en) | Semiconductor device chip with interlayer insulating film covering the scribe lines | |
| US5136354A (en) | Semiconductor device wafer with interlayer insulating film covering the scribe lines | |
| KR960043106A (ko) | 반도체장치의 절연막 형성방법 | |
| JPH03129854A (ja) | 半導体装置の製造方法 | |
| US6130168A (en) | Using ONO as hard mask to reduce STI oxide loss on low voltage device in flash or EPROM process | |
| KR940016682A (ko) | 집적회로에서 전기적 분리 구조 및 그 형성방법 | |
| US5237199A (en) | Semiconductor device with interlayer insulating film covering the chip scribe lines | |
| US4435446A (en) | Edge seal with polysilicon in LOCOS process | |
| JPH02270324A (ja) | 半導体装置の製造方法 | |
| JPH0237747A (ja) | 半導体装置の製造方法 | |
| JPH06326091A (ja) | 半導体素子のフィールド酸化膜の形成方法 | |
| JPH05267448A (ja) | 半導体装置の素子分離方法 | |
| JPH04111445A (ja) | 半導体装置の製造方法 | |
| GB2295487A (en) | Forming a field oxide layer to isolate semiconductor devices | |
| JPH03205846A (ja) | 半導体装置の製造方法 | |
| JP2961860B2 (ja) | 半導体装置の製造方法 | |
| JPS62219961A (ja) | 薄膜型ｍｏｓ構造半導体装置の製造法 | |
| JPH04109654A (ja) | 半導体装置及びその製造方法 | |
| KR950021367A (ko) | 반도체 소자의 소자분리막 제조방법 | |
| US6482075B1 (en) | Process for planarizing an isolation structure in a substrate | |
| JPH11163118A (ja) | 半導体装置の製造方法 | |
| JPS6297354A (ja) | 半導体装置の製造方法 | |
| JPS58157137A (ja) | 半導体装置の製造方法 | |
| JPS6149439A (ja) | 半導体装置の製造方法 | |
| JPS6347946A (ja) | 半導体装置の製造方法 |