JPS639258B2 - - Google Patents
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- Publication number
- JPS639258B2 JPS639258B2 JP56045171A JP4517181A JPS639258B2 JP S639258 B2 JPS639258 B2 JP S639258B2 JP 56045171 A JP56045171 A JP 56045171A JP 4517181 A JP4517181 A JP 4517181A JP S639258 B2 JPS639258 B2 JP S639258B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- ecc
- memory
- storage section
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000006870 function Effects 0.000 claims description 4
- 230000002401 inhibitory effect Effects 0.000 claims 1
- 238000013500 data storage Methods 0.000 description 7
- 238000012360 testing method Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000012905 input function Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明はエラー検出及び訂正(以下ECCと称
す)機能を有するメモリにおいて、きわめてわず
かの回路変更のみでECC機能の動作チエツクを
可能にしたものである。
す)機能を有するメモリにおいて、きわめてわず
かの回路変更のみでECC機能の動作チエツクを
可能にしたものである。
近年電子計算機の信頼性に対する要求はますま
す高まり、メモリには必らずECC機能が設けら
れるようになつたが、そのECC機能が完全に働
いているか否かをテストすることもまた重要な事
項となつてきている。従来のECC機能のチエツ
ク方式としては、 (1) ECC発生回路とメモリとの間、又はメモリ
とECCチエツク回路部との間に、禁止ゲート、
排他的ORゲート、マルチプレクサ等を設け、
データを化けさせて動作させてエラー訂正或い
は多重エラー報告が生じることを確認する。
す高まり、メモリには必らずECC機能が設けら
れるようになつたが、そのECC機能が完全に働
いているか否かをテストすることもまた重要な事
項となつてきている。従来のECC機能のチエツ
ク方式としては、 (1) ECC発生回路とメモリとの間、又はメモリ
とECCチエツク回路部との間に、禁止ゲート、
排他的ORゲート、マルチプレクサ等を設け、
データを化けさせて動作させてエラー訂正或い
は多重エラー報告が生じることを確認する。
(2) データ読出しレジスタにいわゆるスキヤン・
イン機能を持たせ、サービスプロセツサから任
意のデータを書込んでエラーを起こさせ、それ
が訂正或いは報告されることを確認する。
イン機能を持たせ、サービスプロセツサから任
意のデータを書込んでエラーを起こさせ、それ
が訂正或いは報告されることを確認する。
等の方式がある。しかし上記(1)は数十ビツト以上
あるすべてのビツト毎にゲートを設ける必要があ
りハード量の増大になるとともに、非テスト時に
おいてもゲートの遅延時間が動作時間として加算
される欠点がある。また上記(2)は、もともとスキ
ヤン・イン/アウト機能を有する装置では、上記
目的のためにさらにハード量が増大することはな
いが、スキヤン・イン動作は時間を要するのでダ
イナミツクなテストができない。
あるすべてのビツト毎にゲートを設ける必要があ
りハード量の増大になるとともに、非テスト時に
おいてもゲートの遅延時間が動作時間として加算
される欠点がある。また上記(2)は、もともとスキ
ヤン・イン/アウト機能を有する装置では、上記
目的のためにさらにハード量が増大することはな
いが、スキヤン・イン動作は時間を要するのでダ
イナミツクなテストができない。
本発明は極めて簡単な手段で充分に高速であら
ゆるパターンのエラー状況を作り出すことを目的
とする。以下図面により説明する。
ゆるパターンのエラー状況を作り出すことを目的
とする。以下図面により説明する。
図は本発明の一実施例ブロツク図であり、1は
書込みデータレジスタ、2はアドレスレジスタ、
3はメモリ、31はデータ記憶部、32はECC
コード記憶部、4は読出しデータレジスタ、5は
ECC発生回路、6はECCチエツク回路、7はコ
ントロールビツト、8はアンドゲート、WEはラ
イトイネーブル信号である。
書込みデータレジスタ、2はアドレスレジスタ、
3はメモリ、31はデータ記憶部、32はECC
コード記憶部、4は読出しデータレジスタ、5は
ECC発生回路、6はECCチエツク回路、7はコ
ントロールビツト、8はアンドゲート、WEはラ
イトイネーブル信号である。
通常の動作は周知の如く、レジスタ1の内容か
ら回路5においてECCコードが作成され、デー
タはデータ記憶部31に、ECCコードはECCコ
ード記憶部32に記憶される。ところで一般にメ
モリを構成する各記憶素子は書込み制御線(いわ
ゆるライトイネーブル、ライトストローブなど)
を駆動しない限り、アドレスやデータを与えても
記憶内容は変化しない。そこで本発明では、デー
タ記憶部31用の素子のWE線と、ECCコード記
憶部32用の素子のWE線とを別個に設ける。そ
して図示実施例ではデータ記憶部31のWE線を
コントロールビツト7によりゲート8で禁止する
ように構成してある。
ら回路5においてECCコードが作成され、デー
タはデータ記憶部31に、ECCコードはECCコ
ード記憶部32に記憶される。ところで一般にメ
モリを構成する各記憶素子は書込み制御線(いわ
ゆるライトイネーブル、ライトストローブなど)
を駆動しない限り、アドレスやデータを与えても
記憶内容は変化しない。そこで本発明では、デー
タ記憶部31用の素子のWE線と、ECCコード記
憶部32用の素子のWE線とを別個に設ける。そ
して図示実施例ではデータ記憶部31のWE線を
コントロールビツト7によりゲート8で禁止する
ように構成してある。
このような構成にすると、例えばある番地にお
いて (a) 先ずコントロールビツト7をオンにしてデー
タ“100…0”を書込ませる。このときデータ
記憶部31にはデータ“100…0”が書込まれ、
ECCコード記憶部32にはデータ“100…0”
に対応するECCコードが書込まれる。
いて (a) 先ずコントロールビツト7をオンにしてデー
タ“100…0”を書込ませる。このときデータ
記憶部31にはデータ“100…0”が書込まれ、
ECCコード記憶部32にはデータ“100…0”
に対応するECCコードが書込まれる。
(b) 次にコントロールビツトをオフにして同一番
地にデータ“000…0”を書込ませる。このと
きデータ記憶31へのWE信号はゲート8で禁
止されて供給されないので、前のデータ“100
…0”が残つている。一方ECCコード記憶部
32にはWEは与えられるので、データ“000
…0”に対応するECCコードに書きかえられ
る。尚コントロールビツト7はプログラムに任
意に書きかえられるものとする。
地にデータ“000…0”を書込ませる。このと
きデータ記憶31へのWE信号はゲート8で禁
止されて供給されないので、前のデータ“100
…0”が残つている。一方ECCコード記憶部
32にはWEは与えられるので、データ“000
…0”に対応するECCコードに書きかえられ
る。尚コントロールビツト7はプログラムに任
意に書きかえられるものとする。
(c) 次に同一アドレスを読み出させてみると、1
ビツトエラーが生じる筈である。よつて回路6
から1ビツトエラーが報告され、かつ訂正され
たデータが“000…0”になつていれば、回路
6が正常であることが判明する。
ビツトエラーが生じる筈である。よつて回路6
から1ビツトエラーが報告され、かつ訂正され
たデータが“000…0”になつていれば、回路
6が正常であることが判明する。
同様にして1回目の書込みデータを2回目の書
込みデータとを変化させ、そのときコントロール
ビツトをオン/オフさせ、その結果を読み出して
みることにより、通常のメモリのリード/ライト
サイクルを保つたまま任意のパターンでのテスト
が可能になる。またそのために要するハードウエ
アはコントロールビツト7とアンドゲート8のみ
であり、また動作速度に影響を与えることもな
い。尚WEがゲート8を通ることで遅延すること
は事実であるが、その分タイミング制御部(図示
せず)におけるWEの発生を早めれば済むことで
ある。
込みデータとを変化させ、そのときコントロール
ビツトをオン/オフさせ、その結果を読み出して
みることにより、通常のメモリのリード/ライト
サイクルを保つたまま任意のパターンでのテスト
が可能になる。またそのために要するハードウエ
アはコントロールビツト7とアンドゲート8のみ
であり、また動作速度に影響を与えることもな
い。尚WEがゲート8を通ることで遅延すること
は事実であるが、その分タイミング制御部(図示
せず)におけるWEの発生を早めれば済むことで
ある。
上記の例ではデータ記憶部31のWEのみをゲ
ートできるようにしたが、反対にECCコード記
憶部32のWEをゲートするようにしてもよい
し、双方のWEを任意にゲートするようにしても
よい。
ートできるようにしたが、反対にECCコード記
憶部32のWEをゲートするようにしてもよい
し、双方のWEを任意にゲートするようにしても
よい。
図は本発明の一実施例であり、1は書込みデー
タレジスタ、2はアドレスレジスタ、3はメモ
リ、31はデータ記憶部、32はECC記憶部、
4は読出しデータレジスタ、5はECC発生回路、
6はECCチエツク回路、7はコントロールビツ
ト、8はアンドゲート、WEはライトイネーブル
信号である。
タレジスタ、2はアドレスレジスタ、3はメモ
リ、31はデータ記憶部、32はECC記憶部、
4は読出しデータレジスタ、5はECC発生回路、
6はECCチエツク回路、7はコントロールビツ
ト、8はアンドゲート、WEはライトイネーブル
信号である。
Claims (1)
- 1 エラー訂正機能を有するメモリにおいて、デ
ータ部用メモリ素子とエラー訂正コード部メモリ
素子とで書込み制御線を、別々に設け、いずれか
一方への書込み制御信号を禁止する手段を設けた
ことを特徴とするエラー訂正機能を有するメモ
リ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56045171A JPS57162191A (en) | 1981-03-27 | 1981-03-27 | Memory having error correcting function |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56045171A JPS57162191A (en) | 1981-03-27 | 1981-03-27 | Memory having error correcting function |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57162191A JPS57162191A (en) | 1982-10-05 |
JPS639258B2 true JPS639258B2 (ja) | 1988-02-26 |
Family
ID=12711812
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56045171A Granted JPS57162191A (en) | 1981-03-27 | 1981-03-27 | Memory having error correcting function |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS57162191A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50159933A (ja) * | 1974-06-14 | 1975-12-24 |
-
1981
- 1981-03-27 JP JP56045171A patent/JPS57162191A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50159933A (ja) * | 1974-06-14 | 1975-12-24 |
Also Published As
Publication number | Publication date |
---|---|
JPS57162191A (en) | 1982-10-05 |
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