JPS63753A - メモリエラ−訂正・検出回路の試験方式 - Google Patents
メモリエラ−訂正・検出回路の試験方式Info
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- JPS63753A JPS63753A JP61144321A JP14432186A JPS63753A JP S63753 A JPS63753 A JP S63753A JP 61144321 A JP61144321 A JP 61144321A JP 14432186 A JP14432186 A JP 14432186A JP S63753 A JPS63753 A JP S63753A
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- 238000001514 detection method Methods 0.000 claims description 12
- 238000010998 test method Methods 0.000 claims description 5
- 230000005856 abnormality Effects 0.000 abstract description 2
- 230000002401 inhibitory effect Effects 0.000 abstract 1
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Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
主記憶装置（以下メモリという）にメモリエラー訂正・
検出回路（以下ＥＣＣ回路と略す）を有するシステムに
おいて、ＥＣＣ回路の正常性を試験する際設定されるレ
ジスタを設け、このレジスタが設定されたとき、ＥＣＣ
回路からのチェックビットの書き込みを禁止してデータ
をメモリに書き込み、このデータとメモリに記↑、ａさ
れている異なるデータに対するチェックビットとを読み
出し、比軟結果によってＥＣＣ回路の正常性を判定する
。
検出回路（以下ＥＣＣ回路と略す）を有するシステムに
おいて、ＥＣＣ回路の正常性を試験する際設定されるレ
ジスタを設け、このレジスタが設定されたとき、ＥＣＣ
回路からのチェックビットの書き込みを禁止してデータ
をメモリに書き込み、このデータとメモリに記↑、ａさ
れている異なるデータに対するチェックビットとを読み
出し、比軟結果によってＥＣＣ回路の正常性を判定する
。
本発明はメモリエラー訂正・検出回路（以下ＥＣＣ回路
と略す）の試験方式に係り、；特に外部に試験機等を必
要とすることなく ＥＣＣ回路の試験を行うことができ
る、ＥＣＣ回路の試験方式に関するものである。
と略す）の試験方式に係り、；特に外部に試験機等を必
要とすることなく ＥＣＣ回路の試験を行うことができ
る、ＥＣＣ回路の試験方式に関するものである。
主記憶装置にＥＣＣ回路を有し、主記憶装置に書き込ま
れ、読み出されたデータの正常性をチエツクする方式が
多くとられているが、この場合ＥＣＣ回路自体正常であ
ることが当然必要であり、このためＥＣＣ回路の正常性
を試験することが必要になる。ＥＣＣ回路の試験方式と
しては、試験に際して特別の試験機等を用いる必要がな
く、オンラインで動作し得るものであることが要望され
る。
れ、読み出されたデータの正常性をチエツクする方式が
多くとられているが、この場合ＥＣＣ回路自体正常であ
ることが当然必要であり、このためＥＣＣ回路の正常性
を試験することが必要になる。ＥＣＣ回路の試験方式と
しては、試験に際して特別の試験機等を用いる必要がな
く、オンラインで動作し得るものであることが要望され
る。
本発明はこのような要望に合致したＥＣＣ回路の試験方
式を提供しようとするものである。
式を提供しようとするものである。
第３図は従来のＥＣＣ回路の試験方式の構成例を示した
ものである。同図において、１は交換機の通信制御装置
（ＣＣ） 、２はデータバッファ、３はＥＣＣ回路、４
１，４２，４３，４４はトライステート回路である。５
は主記憶装置であって、５Ｉは主記憶装置５のデータ領
域、５２は同じくチエツクビット領域である。また６は
他のデータバッファ、７は試験機、８はメモリ制御回路
である。
ものである。同図において、１は交換機の通信制御装置
（ＣＣ） 、２はデータバッファ、３はＥＣＣ回路、４
１，４２，４３，４４はトライステート回路である。５
は主記憶装置であって、５Ｉは主記憶装置５のデータ領
域、５２は同じくチエツクビット領域である。また６は
他のデータバッファ、７は試験機、８はメモリ制御回路
である。
ＥＣＣ回路３の通常のモードにおけるメモリ書き込み時
、通信制御装置１からの１６ビツトのデータはデータバ
ッファ２を経てＥＣＣ回路３に加えられて、例えば１ビ
ツトの誤りに対しては誤り検出と誤り訂正と、２ビツト
の誤りに対しては誤り検出が可能な６ビツトのチエツク
ビットを生成する。メモリ制御回路８は制御線を介して
与えられる信号に応じてライト信号を出力し、主記憶装
置５はライト信号を与えられることによって書き込み状
態となり、１６ビツトのデータ例えば１６進表示で“５
５５５”はトライステート回路４）を経て、主記憶装置
５における指定アドレスのデータ領域５．に書き込まれ
、ＥＣＣ回路３における６ビツトのチエツクビット例え
ば１６進表示で“２７”は、オン状態にあるトライステ
ート回路４３を経て主記憶装置５のチエツクビット領域
５２に書き込まれる。
、通信制御装置１からの１６ビツトのデータはデータバ
ッファ２を経てＥＣＣ回路３に加えられて、例えば１ビ
ツトの誤りに対しては誤り検出と誤り訂正と、２ビツト
の誤りに対しては誤り検出が可能な６ビツトのチエツク
ビットを生成する。メモリ制御回路８は制御線を介して
与えられる信号に応じてライト信号を出力し、主記憶装
置５はライト信号を与えられることによって書き込み状
態となり、１６ビツトのデータ例えば１６進表示で“５
５５５”はトライステート回路４）を経て、主記憶装置
５における指定アドレスのデータ領域５．に書き込まれ
、ＥＣＣ回路３における６ビツトのチエツクビット例え
ば１６進表示で“２７”は、オン状態にあるトライステ
ート回路４３を経て主記憶装置５のチエツクビット領域
５２に書き込まれる。
一方メモリ読み出し時にはメモリ制御回路８のリード信
号によって主記憶装置５は読み出し状態となり、データ
領域５１から読み出されたデータ例えば“５５５５″は
、トライステート回路４２を経てＥＣＣ回路３に加えら
れる。またチエツクビット領域から読み出されたチエツ
クビット“２７”は、トライステート回路４４を経てＥ
ＣＣ回路３に加えられ、ＥＣＣ回路３は両者のデータを
比較する。比較結果が異常の場合は、読み出されたデー
タに誤りがあったので、これを示すエラー信号ＥＲＲが
通信制御装置１に送られる。
号によって主記憶装置５は読み出し状態となり、データ
領域５１から読み出されたデータ例えば“５５５５″は
、トライステート回路４２を経てＥＣＣ回路３に加えら
れる。またチエツクビット領域から読み出されたチエツ
クビット“２７”は、トライステート回路４４を経てＥ
ＣＣ回路３に加えられ、ＥＣＣ回路３は両者のデータを
比較する。比較結果が異常の場合は、読み出されたデー
タに誤りがあったので、これを示すエラー信号ＥＲＲが
通信制御装置１に送られる。
ＥＣＣ回路３の正常性の試験を行うときは、通信制御装
置１に接続した試験機７からＥＣＣ回路３をスルーモー
ドにする信号ＥＣＣＴＨを与え、これと同時にデータ例
えば“５５５４”をデータバッファ２を経て与える。Ｅ
ＣＣ回路３はチエツク動作を行うことなくデータ“５５
５４”をデータ領域５．に書き込むが、このときトライ
ステート回路４３は信号ＥＣＣＴＨによってオフにされ
るので、チエツクビット領域５２に対する出力は発生し
ない。これと同時に試験機７から、信号ＥＣＣＴＨによ
ってオンにされているデータバッファ６を経て、チエツ
クビット“２７”をチエツクビット領域５２に書き込む
。
置１に接続した試験機７からＥＣＣ回路３をスルーモー
ドにする信号ＥＣＣＴＨを与え、これと同時にデータ例
えば“５５５４”をデータバッファ２を経て与える。Ｅ
ＣＣ回路３はチエツク動作を行うことなくデータ“５５
５４”をデータ領域５．に書き込むが、このときトライ
ステート回路４３は信号ＥＣＣＴＨによってオフにされ
るので、チエツクビット領域５２に対する出力は発生し
ない。これと同時に試験機７から、信号ＥＣＣＴＨによ
ってオンにされているデータバッファ６を経て、チエツ
クビット“２７”をチエツクビット領域５２に書き込む
。
次に信号ＥＣＣＴＨをオフにしてスルーモードを解除し
、データ領域５Ｉからデータ“５５５４”を読み出し、
チエツクビット領域５２からチエツクビット″２７”を
読み出して比較すると、１ビツトの誤りが判定されるの
でエラー信号ＥＲＲを出力し、通信制御装置１はこれに
よってＥＣＣ回路３の正常性を確認することができる。
、データ領域５Ｉからデータ“５５５４”を読み出し、
チエツクビット領域５２からチエツクビット″２７”を
読み出して比較すると、１ビツトの誤りが判定されるの
でエラー信号ＥＲＲを出力し、通信制御装置１はこれに
よってＥＣＣ回路３の正常性を確認することができる。
またデータとチエツクビットとが２ビツトの誤りを有す
る場合も同様に判定を行うことによって、ＥＣＣ回路３
の正常性の確認を行うことができる。
る場合も同様に判定を行うことによって、ＥＣＣ回路３
の正常性の確認を行うことができる。
このように従来のＥＣＣ回路の試験回路では、ＥＣＣ回
路の正常性を試験するために特別の試験機を必要とする
。
路の正常性を試験するために特別の試験機を必要とする
。
またこのような試験機から試験用のデータを入力する必
要があるため、ＥＣＣ回路の正常性の試験をオンライン
で実施することができないという問題があった。
要があるため、ＥＣＣ回路の正常性の試験をオンライン
で実施することができないという問題があった。
本発明はこのような従来技術の問題点を解決するため、
第１図に示す原理的構成を有している。
第１図に示す原理的構成を有している。
１０１は、主記憶装置を構成するメモリである。
１０２はメモリエラー訂正・検出回路であって、メモリ
書き込みデータからチエツクビットを生成して書き込み
データとともにメモリ１０１に書き込み、またメモリ１
０１から読み出されたデータと、メモリ１０１から読み
出されたチエツクビットとを比較し、比較結果によって
読み出されたデータにおける誤りの検出・訂正を行う機
能を有している。
書き込みデータからチエツクビットを生成して書き込み
データとともにメモリ１０１に書き込み、またメモリ１
０１から読み出されたデータと、メモリ１０１から読み
出されたチエツクビットとを比較し、比較結果によって
読み出されたデータにおける誤りの検出・訂正を行う機
能を有している。
１０３はレジスタであって、試験モードにおいて設定さ
れ、その出力によってメモリ１０１におけるチエツクビ
ットの書き込みを禁止する。
れ、その出力によってメモリ１０１におけるチエツクビ
ットの書き込みを禁止する。
第１図に示す構成において、メモリエラー訂正・検出回
路１０２の正常性を試験する際には、まず、書き込みデ
ータをメモリエラー訂正・検出回路１０２に加えてこの
データに対するチエツクビットを生成し、書き込みデー
タとチエツクビットとをメモリ１０１に書き込む。
路１０２の正常性を試験する際には、まず、書き込みデ
ータをメモリエラー訂正・検出回路１０２に加えてこの
データに対するチエツクビットを生成し、書き込みデー
タとチエツクビットとをメモリ１０１に書き込む。
次にレジスタ１０３を試験モードにして、前回書き込ん
だデータと異なるデータをメモリエラー訂正・検出回路
１０２に加えることによって、メモリ１０１のデータを
このデータによって書き替える。
だデータと異なるデータをメモリエラー訂正・検出回路
１０２に加えることによって、メモリ１０１のデータを
このデータによって書き替える。
この際メモリ１０１のチエツクデータは書き替えられな
い。
い。
次に、メモリ１０１における書き替えられたデータを読
み出すとともに、メモリ１０１に記憶されている前回の
チエツクビットを読み出して比較する。
み出すとともに、メモリ１０１に記憶されている前回の
チエツクビットを読み出して比較する。
比較精巣異常であれば、メモリエラー訂正・検出回路１
０２の正常性が判定される。
０２の正常性が判定される。
〔実施例］
第２図は本発明の一実施例を示したものであって、第３
図におけると同じ部分を同じ番号で示し、それらの動作
も同様である。９はレジスタ（Ｆ／Ｆ）であって例えば
ソフトウェアによって設定される。１０はゲート回路で
ある。
図におけると同じ部分を同じ番号で示し、それらの動作
も同様である。９はレジスタ（Ｆ／Ｆ）であって例えば
ソフトウェアによって設定される。１０はゲート回路で
ある。
通常のモードにおいてはレジスタ９はリセットされてい
てゲート回路１０は開いており、従ってメモリ制御回路
８は制御線の信号に従ってライトまたはリードの信号を
出力し、これによって主犯１．０装置５における書き込
み、読み出しが行われる。
てゲート回路１０は開いており、従ってメモリ制御回路
８は制御線の信号に従ってライトまたはリードの信号を
出力し、これによって主犯１．０装置５における書き込
み、読み出しが行われる。
またＥＣＣ回路３による通常モードにおけるデータの書
き込み、読み出しと、−そのときのＥＣＣ回路３による
データの正常性のチエツクは、第３図に示す従来回路の
場合と同様にして行われる。
き込み、読み出しと、−そのときのＥＣＣ回路３による
データの正常性のチエツクは、第３図に示す従来回路の
場合と同様にして行われる。
ＥＣＣ回路３の正常性のチエツクを行うときは、はじめ
通常モードとしレジスタ９をリセットするとともに、メ
モリ制御回路８をライトの状態にして、通信制御装置１
からデータバッファ２を経て、１６ビツトのデータ例え
ば“５５５５″をＥＣＣ回路３に与える。これによって
ＥＣＣ回路３からデータ“５５５５”が主記憶装置５の
データ領域５１に書き込まれるとともに、チエツクビッ
ト例えば“２７°がチエツクビット領域５２に書き込ま
れる。
通常モードとしレジスタ９をリセットするとともに、メ
モリ制御回路８をライトの状態にして、通信制御装置１
からデータバッファ２を経て、１６ビツトのデータ例え
ば“５５５５″をＥＣＣ回路３に与える。これによって
ＥＣＣ回路３からデータ“５５５５”が主記憶装置５の
データ領域５１に書き込まれるとともに、チエツクビッ
ト例えば“２７°がチエツクビット領域５２に書き込ま
れる。
次に試験モードにして、通信制御装置１から与えられる
１６ビツトのデータの一部によって、レジスタ９をセッ
トする。このとき通信制御装置１からデータ例えば５５
５４”をデータバッファ２を経て書き込むと、ＥＣＣ回
路３を経て書き込まれることによって、データ領域５１
のデータが“５５５４”に書き替えられる。しかしなが
らゲート回路１０によってライト信号を禁止されるので
、チエツクビット領域５２は書き替えられない。
１６ビツトのデータの一部によって、レジスタ９をセッ
トする。このとき通信制御装置１からデータ例えば５５
５４”をデータバッファ２を経て書き込むと、ＥＣＣ回
路３を経て書き込まれることによって、データ領域５１
のデータが“５５５４”に書き替えられる。しかしなが
らゲート回路１０によってライト信号を禁止されるので
、チエツクビット領域５２は書き替えられない。
次にメモリ制御回路８をリード状態にして、データ領域
５．のデータ“５５５４”を読み出すと同時にチェック
ビット領域５２からチェックビット’２７”を読み出し
て比較する。もとのデータ“５５５５”に対して“５５
５４”は１ビット違うので、１ビツトの誤りが判定され
る。ＥＣＣ回路３はエラー信号ＥＲＲを出力し、通信制
御装置１はこれよってＥＣＣ回路３の正常を判定するこ
とができる。
５．のデータ“５５５４”を読み出すと同時にチェック
ビット領域５２からチェックビット’２７”を読み出し
て比較する。もとのデータ“５５５５”に対して“５５
５４”は１ビット違うので、１ビツトの誤りが判定され
る。ＥＣＣ回路３はエラー信号ＥＲＲを出力し、通信制
御装置１はこれよってＥＣＣ回路３の正常を判定するこ
とができる。
この場合のレジスタ９の制御は、プロセッサのアドレス
空間のうちの一部を用いて、そのアドレスを指定された
とき、デコーダ１１の出力を介してレジスタ９を動作さ
せるようにするようにすることによって、ソフトウェア
的に制御される。
空間のうちの一部を用いて、そのアドレスを指定された
とき、デコーダ１１の出力を介してレジスタ９を動作さ
せるようにするようにすることによって、ソフトウェア
的に制御される。
第３図に示す従来の回路では、スルーモードでは通信制
御装置１から１６ビツトのデータを書き込んでも、ＥＣ
Ｃ回路３からチェックビットが出力されないため、試験
機７からチェックビット領域に６ビツトのデータを書き
込む必要がある。そのためオンライン状態でのＥＣＣ回
路の正常性チエツクは不可能であったが、本発明の回路
では、ＥＣＣ回路の試験のためにチェックビットを別に
作る必要がないので試験機を必要とせず、従ってオンラ
インでのＥＣＣ回路の正常性チエツクが可能になる。
御装置１から１６ビツトのデータを書き込んでも、ＥＣ
Ｃ回路３からチェックビットが出力されないため、試験
機７からチェックビット領域に６ビツトのデータを書き
込む必要がある。そのためオンライン状態でのＥＣＣ回
路の正常性チエツクは不可能であったが、本発明の回路
では、ＥＣＣ回路の試験のためにチェックビットを別に
作る必要がないので試験機を必要とせず、従ってオンラ
インでのＥＣＣ回路の正常性チエツクが可能になる。
以上説明したように本発明によれば、ＥＣＣ回路の正常
性の試験に際して試験機を別に必要としないとともに、
オンラインで試験を行うことができる利点がある。
性の試験に際して試験機を別に必要としないとともに、
オンラインで試験を行うことができる利点がある。
第３図は従来のＥＣＣ回路の試験回路を示す図である。
１−・−交換機の通信制御装置（ＣＣ）２−データバッ
ファ ３−Ｅ ＣＣ回路 ５−主記憶装置 ５Ｆ−・上記１．ａ装置５のデータ領域５２−・主記憶
装置５のチェックビット領域８−・・メモリ制御回路 ９−・レジスタ（Ｆ／Ｆ） １０−・ゲート回路 １１−デコーダ
ファ ３−Ｅ ＣＣ回路 ５−主記憶装置 ５Ｆ−・上記１．ａ装置５のデータ領域５２−・主記憶
装置５のチェックビット領域８−・・メモリ制御回路 ９−・レジスタ（Ｆ／Ｆ） １０−・ゲート回路 １１−デコーダ
Claims (1)
- 【特許請求の範囲】 メモリ書き込みデータからチェックビットを生成して該
データとともにメモリ（１０１）に書き込み、読み出さ
れた該データとチェックビットとを比較して読み出され
たデータにおける誤りの訂正・検出を行うメモリエラー
訂正・検出回路（１０２）において、 試験モードにおいて設定され、その出力によつて前記メ
モリ（１０１）におけるチェックビットの書き込みを禁
止するレジスタ（１０３）を設け、書き込みデータと該
データに対するチェックビットとを前記メモリ（１０１
）に書き込んだのち、前記レジスタ（１０３）を試験モ
ードにしてメモリ（１０１）における前記書き込みデー
タをこれと異なるデータによつて書き替え、 次にメモリ（１０１）における該書き替えられたデータ
と、メモリ（１０１）に記憶されている書き替えられな
かつた前記チェックビットとを読み出して比較すること
によつて、メモリエラー訂正・検出回路（１０２）の正
常性を試験することを特徴とするメモリエラー訂正・検
出回路の試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61144321A JPS63753A (ja) | 1986-06-20 | 1986-06-20 | メモリエラ−訂正・検出回路の試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61144321A JPS63753A (ja) | 1986-06-20 | 1986-06-20 | メモリエラ−訂正・検出回路の試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63753A true JPS63753A (ja) | 1988-01-05 |
Family
ID=15359375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61144321A Pending JPS63753A (ja) | 1986-06-20 | 1986-06-20 | メモリエラ−訂正・検出回路の試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63753A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011227646A (ja) * | 2010-04-19 | 2011-11-10 | Mitsubishi Electric Corp | 計算機の診断装置及び診断方法 |
| CN106528359A (zh) * | 2016-11-29 | 2017-03-22 | 北京时代民芯科技有限公司 | 一种外部存储器校验位的可观测性方法 |
-
1986
- 1986-06-20 JP JP61144321A patent/JPS63753A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011227646A (ja) * | 2010-04-19 | 2011-11-10 | Mitsubishi Electric Corp | 計算機の診断装置及び診断方法 |
| CN106528359A (zh) * | 2016-11-29 | 2017-03-22 | 北京时代民芯科技有限公司 | 一种外部存储器校验位的可观测性方法 |
| CN106528359B (zh) * | 2016-11-29 | 2019-07-23 | 北京时代民芯科技有限公司 | 一种外部存储器校验位的可观测性方法 |
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