JPH05158810A - 誤り検出回路 - Google Patents
誤り検出回路Info
- Publication number
- JPH05158810A JPH05158810A JP3325595A JP32559591A JPH05158810A JP H05158810 A JPH05158810 A JP H05158810A JP 3325595 A JP3325595 A JP 3325595A JP 32559591 A JP32559591 A JP 32559591A JP H05158810 A JPH05158810 A JP H05158810A
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- JP
- Japan
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- data
- error
- memory
- error detection
- cpu
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 本発明は誤り検出回路に関し、メモリの読出
し時に生じたエラーだけでなく書込み時に生じたエラー
も検出できることを目的とする。 【構成】 ＣＰＵ（１０）よりデータバス（１６）を通
してメモリ（２０1〜２０ｎ）に書込まれるデータから
誤り検出符号を発生して誤り検出符号メモリ（２３）に
書込み、メモリ（２０1 〜２０ｎ）からデータを読出す
と共に、誤り検出符号メモリ（２３）から誤り検出符号
を読出し、読出したデータの誤り検出を行なう。データ
バッファ（３０）は、ＣＰＵ（１０）と該メモリ（２０
1 〜２０ｎ）の接続されたデータバス（１６）との間に
設けられ、ＣＰＵ（１０）からデータバッファ（３０）
に供給されるデータから誤り検出符号を発生する。
し時に生じたエラーだけでなく書込み時に生じたエラー
も検出できることを目的とする。 【構成】 ＣＰＵ（１０）よりデータバス（１６）を通
してメモリ（２０1〜２０ｎ）に書込まれるデータから
誤り検出符号を発生して誤り検出符号メモリ（２３）に
書込み、メモリ（２０1 〜２０ｎ）からデータを読出す
と共に、誤り検出符号メモリ（２３）から誤り検出符号
を読出し、読出したデータの誤り検出を行なう。データ
バッファ（３０）は、ＣＰＵ（１０）と該メモリ（２０
1 〜２０ｎ）の接続されたデータバス（１６）との間に
設けられ、ＣＰＵ（１０）からデータバッファ（３０）
に供給されるデータから誤り検出符号を発生する。
Description
【０００１】
【産業上の利用分野】本発明は誤り検出回路に関し、Ｃ
ＰＵより複数の素子が接続されたデータバスを通してメ
モリをアクセスする際に誤り検出を行なう誤り検出回路
に関する。
ＰＵより複数の素子が接続されたデータバスを通してメ
モリをアクセスする際に誤り検出を行なう誤り検出回路
に関する。
【０００２】近年、ＣＰＵの処理能力が向上するにつ
れ、ＣＰＵがデータバスを通して短時間にアクセス可能
なメモリ、レジスタ群が増加し、データバス上で衝突等
によるエラーが発生する場合があり、このエラーを検出
することが必要とされている。
れ、ＣＰＵがデータバスを通して短時間にアクセス可能
なメモリ、レジスタ群が増加し、データバス上で衝突等
によるエラーが発生する場合があり、このエラーを検出
することが必要とされている。
【０００３】
【従来の技術】図３は従来の誤り検出回路の一例のブロ
ック図を示す。
ック図を示す。
【０００４】同図中、ＣＰＵ本体１１はＣＰＵ１０内の
アドレスバッファ１２，データバッファ１３，コントロ
ールバッファ１４夫々を介してＣＰＵバスのアドレスバ
ス１５、データバス１６、コントロールバス１７ａ，１
７ｂ夫々に接続され、ＣＰＵバスにはメモリ２０1 〜２
０ｎが接続されている。
アドレスバッファ１２，データバッファ１３，コントロ
ールバッファ１４夫々を介してＣＰＵバスのアドレスバ
ス１５、データバス１６、コントロールバス１７ａ，１
７ｂ夫々に接続され、ＣＰＵバスにはメモリ２０1 〜２
０ｎが接続されている。
【０００５】アドレスデコーダ２１はアドレスバス１５
から供給されるアドレスをデコードしてチップセレクト
を生成してメモリ２０1 〜２０ｎを選択する。またメモ
リ２０1 〜２０ｎのチップセレクトはオア回路２２に供
給され、メモリ２０1 〜２０ｎのいずれかが選択された
ときパリティメモリ２３が選択される。
から供給されるアドレスをデコードしてチップセレクト
を生成してメモリ２０1 〜２０ｎを選択する。またメモ
リ２０1 〜２０ｎのチップセレクトはオア回路２２に供
給され、メモリ２０1 〜２０ｎのいずれかが選択された
ときパリティメモリ２３が選択される。
【０００６】パリティ発生器２４はデータバス１６から
入来するデータに所定の演算を行なってパリティを発生
してパリティメモリ２３に供給する。パリティメモリ２
３にはアドレスバス１５及びコントロールバス１７ａ，
１７ｂが接続されており、ＣＰＵ１０よりメモリ２０1
〜２０ｎのいずれかにデータが書込まれるときこのデー
タから発生されたパリティがパリティメモリ２３に書込
まれる。また、メモリ２０1 〜２０ｎより読出されたデ
ータはＣＰＵ１０のデータバッファ１３に供給されると
共にパリティチェック回路２５ｎに供給される。これと
同時にパリティメモリ２３からは上記データに対応する
パリティが読出されてパリティチェック回路２５に供給
される。パリティチェック回路２５は供給されたデータ
が供給されたパリティに合致するか否かをチェックして
チェック結果を端子２６より出力する。
入来するデータに所定の演算を行なってパリティを発生
してパリティメモリ２３に供給する。パリティメモリ２
３にはアドレスバス１５及びコントロールバス１７ａ，
１７ｂが接続されており、ＣＰＵ１０よりメモリ２０1
〜２０ｎのいずれかにデータが書込まれるときこのデー
タから発生されたパリティがパリティメモリ２３に書込
まれる。また、メモリ２０1 〜２０ｎより読出されたデ
ータはＣＰＵ１０のデータバッファ１３に供給されると
共にパリティチェック回路２５ｎに供給される。これと
同時にパリティメモリ２３からは上記データに対応する
パリティが読出されてパリティチェック回路２５に供給
される。パリティチェック回路２５は供給されたデータ
が供給されたパリティに合致するか否かをチェックして
チェック結果を端子２６より出力する。
【０００７】
【発明が解決しようとする課題】従来回路では図４
（Ａ），（Ｂ），（Ｃ）に示すアドレス，チップセレク
ト，ライトイネーブルによって、データバス１６に出力
された同図（Ｄ）に示すデータがメモリ２０1 〜２０ｎ
のいずれかに書込まれると共に、このデータバス１６上
のデータから生成された同図（Ｅ）に示すパリティがパ
リティメモリ２３に書込まれる。この後、同図（Ａ），
（Ｂ），（Ｆ）に示すアドレス、チップセレクト，リー
ドイネーブルによって同図（Ｇ），（Ｈ）に示す先に書
込まれたデータが及びパリティがメモリ及びパリティメ
モリ２３夫々より読出され、同図（Ｉ）に示すパリティ
チェックが行なわれる。
（Ａ），（Ｂ），（Ｃ）に示すアドレス，チップセレク
ト，ライトイネーブルによって、データバス１６に出力
された同図（Ｄ）に示すデータがメモリ２０1 〜２０ｎ
のいずれかに書込まれると共に、このデータバス１６上
のデータから生成された同図（Ｅ）に示すパリティがパ
リティメモリ２３に書込まれる。この後、同図（Ａ），
（Ｂ），（Ｆ）に示すアドレス、チップセレクト，リー
ドイネーブルによって同図（Ｇ），（Ｈ）に示す先に書
込まれたデータが及びパリティがメモリ及びパリティメ
モリ２３夫々より読出され、同図（Ｉ）に示すパリティ
チェックが行なわれる。
【０００８】上記の書込み時にデータバス１６上での衝
突等により書込みデータにエラーが生じた場合、エラー
を生じた書込みデータを基にパリティーが発生されるた
め、この書込み時は勿論、読出し時のパリティチェック
によってもエラーを検出することができないという問題
があった。
突等により書込みデータにエラーが生じた場合、エラー
を生じた書込みデータを基にパリティーが発生されるた
め、この書込み時は勿論、読出し時のパリティチェック
によってもエラーを検出することができないという問題
があった。
【０００９】本発明は上記の点に鑑みなされたもので、
メモリの読出し時に生じたエラーだけでなく書込み時に
生じたエラーも検出できる誤り検出回路を提供すること
を目的とする。
メモリの読出し時に生じたエラーだけでなく書込み時に
生じたエラーも検出できる誤り検出回路を提供すること
を目的とする。
【００１０】
【課題を解決するための手段】本発明の誤り検出回路
は、ＣＰＵよりデータバスを通してメモリに書込まれる
データから誤り検出符号を発生して誤り検出符号メモリ
に書込み、メモリからデータを読出すと共に、誤り検出
符号メモリから誤り検出符号を読出し、読出したデータ
の誤り検出を行なう誤り検出回路において、ＣＰＵとメ
モリの接続されたデータバスとの間にデータバッファを
有し、ＣＰＵからデータバッファに供給されるデータか
ら誤り検出符号を発生する。また、ＣＰＵからデータデ
ータバッファに供給されるデータを格納する第１のデー
タレジスタと、データバッファからデータバスに出力さ
れるデータを格納する第２のデータレジスタと、第１，
第２のデータレジスタ夫々の出力データが一致するか否
か比較する比較器とを有する。
は、ＣＰＵよりデータバスを通してメモリに書込まれる
データから誤り検出符号を発生して誤り検出符号メモリ
に書込み、メモリからデータを読出すと共に、誤り検出
符号メモリから誤り検出符号を読出し、読出したデータ
の誤り検出を行なう誤り検出回路において、ＣＰＵとメ
モリの接続されたデータバスとの間にデータバッファを
有し、ＣＰＵからデータバッファに供給されるデータか
ら誤り検出符号を発生する。また、ＣＰＵからデータデ
ータバッファに供給されるデータを格納する第１のデー
タレジスタと、データバッファからデータバスに出力さ
れるデータを格納する第２のデータレジスタと、第１，
第２のデータレジスタ夫々の出力データが一致するか否
か比較する比較器とを有する。
【００１１】
【作用】本発明においては、データバッファを設けてＣ
ＰＵとデータバスとを切離し、データバス上での衝突等
の影響を受けないエラーのないデータから誤り検出符号
を発生するため、データバス上での衝突等により書込み
時又は読出し時のいずれでエラーが発生しても読出し時
にこのエラーを検出できる。
ＰＵとデータバスとを切離し、データバス上での衝突等
の影響を受けないエラーのないデータから誤り検出符号
を発生するため、データバス上での衝突等により書込み
時又は読出し時のいずれでエラーが発生しても読出し時
にこのエラーを検出できる。
【００１２】また、第１，第２のデータレジスタと比較
器を設けることにより書込時のエラーは比較器で検出す
ることができ、エラー発生が書込み時であるか読出し時
であるかを判別できる。
器を設けることにより書込時のエラーは比較器で検出す
ることができ、エラー発生が書込み時であるか読出し時
であるかを判別できる。
【００１３】
【実施例】図１は本発明回路の一実施例のブロック図を
示す。同図中、図３と同一部分には同一符号を付し、そ
の説明を省略する。
示す。同図中、図３と同一部分には同一符号を付し、そ
の説明を省略する。
【００１４】図１において、ＣＰＵ１０のデータバッフ
ァ１３とデータバス１６との間にデータバッファ３０が
設けてデータバッファ１３をデータバス１６と切離し、
パリティ発生器２４はＣＰＵ１０のデータバッファ１３
に接続されている。
ァ１３とデータバス１６との間にデータバッファ３０が
設けてデータバッファ１３をデータバス１６と切離し、
パリティ発生器２４はＣＰＵ１０のデータバッファ１３
に接続されている。
【００１５】また、データバッファ１３にはデータ書込
チェック用レジスタ３１が接続され、データバス１６に
はデータ書込チェック用レジスタ３２が接続されてい
る。アンド回路３３はコントロールバス１７ｂよりライ
トイネーブルとオア回路２２出力とを供給され、メモリ
２０1 〜２０ｎのいずれかの書込みの選択時にデータ書
込チェック用レジスタ３１，３２のライトイネーブルを
発生する。上記のデータ書込チェック用レジスタ３１，
３２夫々の格納データは比較器３４で比較され、その比
較結果は端子３５より出力される。
チェック用レジスタ３１が接続され、データバス１６に
はデータ書込チェック用レジスタ３２が接続されてい
る。アンド回路３３はコントロールバス１７ｂよりライ
トイネーブルとオア回路２２出力とを供給され、メモリ
２０1 〜２０ｎのいずれかの書込みの選択時にデータ書
込チェック用レジスタ３１，３２のライトイネーブルを
発生する。上記のデータ書込チェック用レジスタ３１，
３２夫々の格納データは比較器３４で比較され、その比
較結果は端子３５より出力される。
【００１６】ここで、図２（Ａ），（Ｂ），（Ｃ）に示
すアドレス，チップセレクト，ライトイネーブルによっ
てＣＰＵ１６の出力するデータをデータバス１６よりメ
モリ２０1 〜２０ｎのいずれかに書込む。このときＣＰ
Ｕ１６の出力する同図（Ｄ）に示すデータがデータ書込
チェック用レジスタ３１に格納されると共にこのデータ
より発生された同図（Ｅ）に示すパリティがパリティメ
モリ２３に書込まれ、データバス１６に出力された同図
（Ｆ）に示すデータがデータ書込チェック用レジスタ３
２に格納され、レジスタ３１，３２夫々の格納データが
比較器３４で比較される。
すアドレス，チップセレクト，ライトイネーブルによっ
てＣＰＵ１６の出力するデータをデータバス１６よりメ
モリ２０1 〜２０ｎのいずれかに書込む。このときＣＰ
Ｕ１６の出力する同図（Ｄ）に示すデータがデータ書込
チェック用レジスタ３１に格納されると共にこのデータ
より発生された同図（Ｅ）に示すパリティがパリティメ
モリ２３に書込まれ、データバス１６に出力された同図
（Ｆ）に示すデータがデータ書込チェック用レジスタ３
２に格納され、レジスタ３１，３２夫々の格納データが
比較器３４で比較される。
【００１７】このため、書込み時にデータバス１６上で
衝突等によりデータエラーが発生した場合は比較器３４
で不一致となり書込み時のエラーを検出することができ
る。この後、同図（Ａ），（Ｂ），（Ｈ）に示すアドレ
ス，チップセレクト，リードイネーブルによって同図
（Ｉ），（Ｊ）に示す先に書込まれたデータ及びパリテ
ィがメモリ及びパリティメモリ２３夫々より読出され、
同図（Ｋ）に示すパリティチェックが行なわれる。
衝突等によりデータエラーが発生した場合は比較器３４
で不一致となり書込み時のエラーを検出することができ
る。この後、同図（Ａ），（Ｂ），（Ｈ）に示すアドレ
ス，チップセレクト，リードイネーブルによって同図
（Ｉ），（Ｊ）に示す先に書込まれたデータ及びパリテ
ィがメモリ及びパリティメモリ２３夫々より読出され、
同図（Ｋ）に示すパリティチェックが行なわれる。
【００１８】上記パリティは書込み時にＣＰＵ１０から
出力されデータバス１６の影響を受けないデータから発
生されたものであるから、書込み時又は読出し時にデー
タバス１６で衝突によりデータエラーが発生した場合は
パリティチェックでこのエラーを検出できる。
出力されデータバス１６の影響を受けないデータから発
生されたものであるから、書込み時又は読出し時にデー
タバス１６で衝突によりデータエラーが発生した場合は
パリティチェックでこのエラーを検出できる。
【００１９】勿論、書込み時に比較器３４でエラーが検
出されたデータを書換えなかった場合も、このデータを
読出したときにパリティチェックによりエラーを検出で
きる。
出されたデータを書換えなかった場合も、このデータを
読出したときにパリティチェックによりエラーを検出で
きる。
【００２０】なお、データエラーが書込み時に発生した
か又は読出し時に発生したかを知る必要がない場合に
は、データ書込チェック用レジスタ３１，３２，アンド
回路３３及び比較器３４は設ける必要はない。
か又は読出し時に発生したかを知る必要がない場合に
は、データ書込チェック用レジスタ３１，３２，アンド
回路３３及び比較器３４は設ける必要はない。
【００２１】
【発明の効果】上述の如く、誤り検出回路によれば、メ
モリの読出し時に生じたエラーだけでなく書込み時に生
じたエラーも検出でき実用上きわめて有用である。
モリの読出し時に生じたエラーだけでなく書込み時に生
じたエラーも検出でき実用上きわめて有用である。
【図１】本発明回路の一実施例のブロック図である。
【図２】本発明回路のタイミングチャートである。
【図３】従来回路の一例のブロック図である。
【図４】従来回路のタイミングチャートである。
１０ ＣＰＵ １６ データバス ２０1 〜２０ｎ メモリ ２３ パリティメモリ ２４ パリティ発生器 ２５ パリティチェック回路 ３０ データバッファ ３１，３２ データ書込チェック用レジスタ ３４ 比較器
Claims (2)
- 【請求項１】 ＣＰＵ（１０）よりデータバス（１６）
を通してメモリ（２０1 〜２０ｎ）に書込まれるデータ
から誤り検出符号を発生して誤り検出符号メモリ（２
３）に書込み、該メモリ（２０1 〜２０ｎ）からデータ
を読出すと共に、該誤り検出符号メモリ（２３）から誤
り検出符号を読出し、読出したデータの誤り検出を行な
う誤り検出回路において、 該ＣＰＵ（１０）と該メモリ（２０1 〜２０ｎ）の接続
されたデータバス（１６）との間にデータバッファ（３
０）を有し、 該ＣＰＵ（１０）からデータバッファ（３０）に供給さ
れるデータから誤り検出符号を発生することを特徴とす
る誤り検出回路。 - 【請求項２】 請求項１記載の誤り検出回路において、 該ＣＰＵ（１０）からデータデータバッファ（３０）に
供給されるデータを格納する第１のデータレジスタ（３
１）と、 該データバッファ（３０）からデータバス（１６）に出
力されるデータを格納する第２のデータレジスタ（３
２）と、 該第１，第２のデータレジスタ（３１，３２）夫々の出
力データが一致するか否かを比較する比較器（３４）と
を有することを特徴とする誤り検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3325595A JPH05158810A (ja) | 1991-12-10 | 1991-12-10 | 誤り検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3325595A JPH05158810A (ja) | 1991-12-10 | 1991-12-10 | 誤り検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05158810A true JPH05158810A (ja) | 1993-06-25 |
Family
ID=18178637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3325595A Withdrawn JPH05158810A (ja) | 1991-12-10 | 1991-12-10 | 誤り検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05158810A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008198181A (ja) * | 2007-02-12 | 2008-08-28 | Nanya Sci & Technol Co Ltd | メモリーアクセス制御方法 |
| US7877675B2 (en) | 2006-09-13 | 2011-01-25 | Hynix Semiconductor Inc. | Semiconductor memory apparatus capable of detecting error in data input and output |
-
1991
- 1991-12-10 JP JP3325595A patent/JPH05158810A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7877675B2 (en) | 2006-09-13 | 2011-01-25 | Hynix Semiconductor Inc. | Semiconductor memory apparatus capable of detecting error in data input and output |
| JP2008198181A (ja) * | 2007-02-12 | 2008-08-28 | Nanya Sci & Technol Co Ltd | メモリーアクセス制御方法 |
| JP4738397B2 (ja) * | 2007-02-12 | 2011-08-03 | 南亞科技股▲ふん▼有限公司 | メモリーアクセス制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |