JPS6161418B2 - - Google Patents
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- Publication number
- JPS6161418B2 JPS6161418B2 JP55150441A JP15044180A JPS6161418B2 JP S6161418 B2 JPS6161418 B2 JP S6161418B2 JP 55150441 A JP55150441 A JP 55150441A JP 15044180 A JP15044180 A JP 15044180A JP S6161418 B2 JPS6161418 B2 JP S6161418B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- check bit
- error
- output
- error detection
- Prior art date
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Links
- 238000001514 detection method Methods 0.000 claims description 26
- 208000011580 syndromic disease Diseases 0.000 claims description 25
- 238000012360 testing method Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 8
- 239000011159 matrix material Substances 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000010365 information processing Effects 0.000 description 2
- 238000003745 diagnosis Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は、情報処理装置の誤り検出訂正回路に
関する。特に、誤り検出訂正回路の試験診断方式
に関するものである。
関する。特に、誤り検出訂正回路の試験診断方式
に関するものである。
従来、誤り検出訂正回路の試験診断では、誤り
検出訂正回路に誤りを含んだ情報を入力し、誤り
が正しく検出され、これが訂正されることを確認
する必要がある。この目的のために記憶手段に誤
りを含んだ情報を書込み、これを読出して誤り検
出訂正回路に入力する方法が一般的にとられてい
る。この誤りを含んだ情報を書込む方法として、
あらかじめこのために用意した試験情報を書込む
方法が知られている。しかしこの場合は、誤りを
含んだ情報をあらかじめ用意する必要があり、さ
らに特別の書込手段が必要となる等の欠点を有す
る。また、正しい情報を修飾してこれを書込む方
法も知られている。しかしこの場合は、一般に書
込情報に対して発生されたチエツクビツトあるい
は書込データの一部分を反転させる等の修飾を行
つている。このため、特別に反転回路等を必要と
しハードウエアが増加する欠点を有する。
検出訂正回路に誤りを含んだ情報を入力し、誤り
が正しく検出され、これが訂正されることを確認
する必要がある。この目的のために記憶手段に誤
りを含んだ情報を書込み、これを読出して誤り検
出訂正回路に入力する方法が一般的にとられてい
る。この誤りを含んだ情報を書込む方法として、
あらかじめこのために用意した試験情報を書込む
方法が知られている。しかしこの場合は、誤りを
含んだ情報をあらかじめ用意する必要があり、さ
らに特別の書込手段が必要となる等の欠点を有す
る。また、正しい情報を修飾してこれを書込む方
法も知られている。しかしこの場合は、一般に書
込情報に対して発生されたチエツクビツトあるい
は書込データの一部分を反転させる等の修飾を行
つている。このため、特別に反転回路等を必要と
しハードウエアが増加する欠点を有する。
本発明は、あらかじめ誤りを含む情報を用意す
る必要がなく、ハードウエア量の増加も少なく、
誤り訂正回路の診断を行うことのできる情報処理
装置を提供することを目的とする。
る必要がなく、ハードウエア量の増加も少なく、
誤り訂正回路の診断を行うことのできる情報処理
装置を提供することを目的とする。
本発明は記憶手段に書込を行う場合に、チエツ
クビツト反転フラグの状態によつてチエツクビツ
ト発生回路にチエツクビツト反転データレジスタ
の情報を入力することによつて、誤りを含んだチ
エツクビツトを発生させ、これを書込情報と共に
記憶手段に書込み、読出時に誤りが正しく検出訂
正されることをチエツクできる装置をハードウエ
アの増加を必要最小限におさえて実現するもので
ある。
クビツト反転フラグの状態によつてチエツクビツ
ト発生回路にチエツクビツト反転データレジスタ
の情報を入力することによつて、誤りを含んだチ
エツクビツトを発生させ、これを書込情報と共に
記憶手段に書込み、読出時に誤りが正しく検出訂
正されることをチエツクできる装置をハードウエ
アの増加を必要最小限におさえて実現するもので
ある。
本発明は、入力データを記憶する記憶回路と、
この記憶回路の読出出力と上記入力データとを選
択して出力する入力セレクタと、この入力セレク
タの出力から定められた演算を行い書込時にはチ
エツクビツトを発生して上記記憶回路に送出し、
読出時にはシンドロームを発生するチエツクビツ
トシンドローム発生回路と、この回路の出力によ
り誤り検出を行う誤り検出回路と、この誤り検出
回路の出力により上記記憶回路の読出出力の誤り
訂正を行う誤り訂正回路とを備えた誤り検出訂正
回路において、誤りを起こさせるチエツクビツト
を設定することができその出力が上記セレクタの
チエツクビツト位置に接続されたレジスタと、試
験を行うときとそれ以外のときとで異なる論理値
が与えられるチエツクビツト反転指示回路とを備
え、上記セレクタはこのチエツクビツト反転指示
回路が試験を行うことを指示しているときにはチ
エツクビツトとして上記レジスタの出力を選択す
る構成であり、上記誤り検出回路が誤りを検出し
たことを表示する誤り表示回路を備えたことを特
徴とする。
この記憶回路の読出出力と上記入力データとを選
択して出力する入力セレクタと、この入力セレク
タの出力から定められた演算を行い書込時にはチ
エツクビツトを発生して上記記憶回路に送出し、
読出時にはシンドロームを発生するチエツクビツ
トシンドローム発生回路と、この回路の出力によ
り誤り検出を行う誤り検出回路と、この誤り検出
回路の出力により上記記憶回路の読出出力の誤り
訂正を行う誤り訂正回路とを備えた誤り検出訂正
回路において、誤りを起こさせるチエツクビツト
を設定することができその出力が上記セレクタの
チエツクビツト位置に接続されたレジスタと、試
験を行うときとそれ以外のときとで異なる論理値
が与えられるチエツクビツト反転指示回路とを備
え、上記セレクタはこのチエツクビツト反転指示
回路が試験を行うことを指示しているときにはチ
エツクビツトとして上記レジスタの出力を選択す
る構成であり、上記誤り検出回路が誤りを検出し
たことを表示する誤り表示回路を備えたことを特
徴とする。
本発明の一実施例を図面に基づいて説明する。
第１図は本発明一実施例の要部回路構成図であ
る。上位装置からの書込データは記憶回路１およ
び入力セレクタ２にそれぞれ導かれている。この
記憶回路１の内容は誤り訂正回路３に導かれてい
る。また、この記憶回路１の内容は読出データと
チエツクビツトに分かれて上記入力セレクタにも
導かれている。この入力セレクタ２のチエツクビ
ツト部には、チエツクビツト反転指示回路５の出
力が導かれるとともにチエツクビツト反転データ
用のレジスタ６の出力が導かれている。
第１図は本発明一実施例の要部回路構成図であ
る。上位装置からの書込データは記憶回路１およ
び入力セレクタ２にそれぞれ導かれている。この
記憶回路１の内容は誤り訂正回路３に導かれてい
る。また、この記憶回路１の内容は読出データと
チエツクビツトに分かれて上記入力セレクタにも
導かれている。この入力セレクタ２のチエツクビ
ツト部には、チエツクビツト反転指示回路５の出
力が導かれるとともにチエツクビツト反転データ
用のレジスタ６の出力が導かれている。
この入力セレクタ２の出力はチエツクビツトシ
ンドローム発生回路７に導かれている。このチエ
ツクビツトシンドローム発生回路７の出力は上記
記憶回路１および誤り検出回路８にそれぞれ導か
れている。この誤り検出回路８の出力は誤り表示
回路９に導かれている。また、この誤り検出回路
８の出力は上記誤り訂正回路３に導かれている。
ンドローム発生回路７に導かれている。このチエ
ツクビツトシンドローム発生回路７の出力は上記
記憶回路１および誤り検出回路８にそれぞれ導か
れている。この誤り検出回路８の出力は誤り表示
回路９に導かれている。また、この誤り検出回路
８の出力は上記誤り訂正回路３に導かれている。
第２図はチエツクビツトシンドローム発生回路
７のチエツクビツトまたはシンドロームの生成マ
トリクスを示す図である。この例はデータが16ビ
ツト、チエツクビツトが６ビツトの場合を示す。
書込データとともに記憶回路１に書込まれるチエ
ツクビツトC0〜C5は各行に示したデータD0〜D15
の「１」の排他的論理和を演算して与えられる。
例えば チエツクビツトC0＝D0D1D2D3D4D5
D6D7D8D11D14 ただしは排他的論理和を示す。
７のチエツクビツトまたはシンドロームの生成マ
トリクスを示す図である。この例はデータが16ビ
ツト、チエツクビツトが６ビツトの場合を示す。
書込データとともに記憶回路１に書込まれるチエ
ツクビツトC0〜C5は各行に示したデータD0〜D15
の「１」の排他的論理和を演算して与えられる。
例えば チエツクビツトC0＝D0D1D2D3D4D5
D6D7D8D11D14 ただしは排他的論理和を示す。
のように演算される。
また、読出データから発生されるシンドローム
は各行に示したデータD0〜D15の「１」とチエツ
クビツトC0〜C5の「１」の排他的論理和を演算
して与えられる。例えば、 シンドロームE0＝D0D1D2D3D4D5D6
D7D8D11D14C0 ただしは排他的論理和を示す。
は各行に示したデータD0〜D15の「１」とチエツ
クビツトC0〜C5の「１」の排他的論理和を演算
して与えられる。例えば、 シンドロームE0＝D0D1D2D3D4D5D6
D7D8D11D14C0 ただしは排他的論理和を示す。
のように演算される。
第３図は第１図に示したチエツクビツトシンド
ローム発生回路７の詳細図である。第２図に示し
たマトリクスに従つて、シンドロームあるいはチ
エツクビツトを発生するための排他的論理和回路
１０〜１５で構成されている。この排他的論理和
回路１０〜１５の出力線１６〜２１からは、第２
図に示すチエツクビツトC0〜C5、あるいはシン
ドロームE0〜E5が発生される。すなわち、排他
的論理和回路１０〜１５には、入力セレクタ２の
入力が接続されていて第２図に示したマトリクス
に対応してチエツクビツトC0〜C5を含む22ビツ
トの読出データが入力するとシンドロームが発生
され、D0〜D15からなる15ビツトの書込データ
（この場合はC0〜C5はすべて「０」である。）が
入力するとチエツクビツトC0〜C5が発生され
る。
ローム発生回路７の詳細図である。第２図に示し
たマトリクスに従つて、シンドロームあるいはチ
エツクビツトを発生するための排他的論理和回路
１０〜１５で構成されている。この排他的論理和
回路１０〜１５の出力線１６〜２１からは、第２
図に示すチエツクビツトC0〜C5、あるいはシン
ドロームE0〜E5が発生される。すなわち、排他
的論理和回路１０〜１５には、入力セレクタ２の
入力が接続されていて第２図に示したマトリクス
に対応してチエツクビツトC0〜C5を含む22ビツ
トの読出データが入力するとシンドロームが発生
され、D0〜D15からなる15ビツトの書込データ
（この場合はC0〜C5はすべて「０」である。）が
入力するとチエツクビツトC0〜C5が発生され
る。
第４図は、入力セレクタ２の選択論理を示す図
である。第４図は記憶回路１のデータの書込を読
出に対応して、データの書込とデータの読出とに
分けられている。データの読出では、チエツクビ
ツト反転指示回路５から与えられるチエツクビツ
ト反転指示の有無によらず、22ビツトの読出デー
タが入力セレクタ２から出力されることを示して
いる。
である。第４図は記憶回路１のデータの書込を読
出に対応して、データの書込とデータの読出とに
分けられている。データの読出では、チエツクビ
ツト反転指示回路５から与えられるチエツクビツ
ト反転指示の有無によらず、22ビツトの読出デー
タが入力セレクタ２から出力されることを示して
いる。
データの書込では、チエツクビツト反転指示が
有する場合には、16ビツトの書込データと、６ビ
ツトのチエツクビツトのうち、１つまたは複数を
反転させた書込データが入力セレクタ２から出力
されることを示している。また、チエツクビツト
反転指示が無ければ、チエツクビツトはすべて
「０」とし、16ビツトの書込データのみが入力セ
レクタ２から出力されることを示している。
有する場合には、16ビツトの書込データと、６ビ
ツトのチエツクビツトのうち、１つまたは複数を
反転させた書込データが入力セレクタ２から出力
されることを示している。また、チエツクビツト
反転指示が無ければ、チエツクビツトはすべて
「０」とし、16ビツトの書込データのみが入力セ
レクタ２から出力されることを示している。
このような回路構成で、まず通常時の書込、読
出動作を説明する。この場合には、チエツクビツ
ト反転指示回路５の内容は「０」となるように、
ソフトウエアで指示される。さらにレジスタ６の
内容も「０」となるようソフトウエアで指示され
る。この状態で、上位装置から書込データD0〜
D15が、入力セレクタ２および記憶回路１に与え
られる。また、レジスタ６からチエツクビツト
C0〜C5がチエツクビツトとして入力セレクタ２
に与えられる。この書込データが入力セレクタ２
からチエツクビツトシンドローム発生回路７に与
えられ、第２図に示すマトリクスに従つて排他的
論理和の演算が行われ、チエツクビツトが発生さ
れる。このチエツクビツトは記憶回路１に送ら
れ、上記書込データとともに記憶回路１に書込ま
れる。
出動作を説明する。この場合には、チエツクビツ
ト反転指示回路５の内容は「０」となるように、
ソフトウエアで指示される。さらにレジスタ６の
内容も「０」となるようソフトウエアで指示され
る。この状態で、上位装置から書込データD0〜
D15が、入力セレクタ２および記憶回路１に与え
られる。また、レジスタ６からチエツクビツト
C0〜C5がチエツクビツトとして入力セレクタ２
に与えられる。この書込データが入力セレクタ２
からチエツクビツトシンドローム発生回路７に与
えられ、第２図に示すマトリクスに従つて排他的
論理和の演算が行われ、チエツクビツトが発生さ
れる。このチエツクビツトは記憶回路１に送ら
れ、上記書込データとともに記憶回路１に書込ま
れる。
記憶回路１の読出動作は、チエツクビツト反転
指示回路５の内容に関係なく行われる。記憶回路
１からチエツクビツトC0〜C5および書込データ
D0〜D15からなるデータが読出され、誤り訂正回
路３に一時記憶される。さらに読出データは分岐
されて入力セレクタ２を介して、チエツクビツト
シンドローム発生回路７に与えられ、第２図に示
すマトリクスに従つてシンドロームが発生され
る。発生されたシンドロームは誤り検出回路８に
与えられ、誤りの有無が調べられる。
指示回路５の内容に関係なく行われる。記憶回路
１からチエツクビツトC0〜C5および書込データ
D0〜D15からなるデータが読出され、誤り訂正回
路３に一時記憶される。さらに読出データは分岐
されて入力セレクタ２を介して、チエツクビツト
シンドローム発生回路７に与えられ、第２図に示
すマトリクスに従つてシンドロームが発生され
る。発生されたシンドロームは誤り検出回路８に
与えられ、誤りの有無が調べられる。
誤りが検出され、訂正可能な場合は誤り検出回
路８の指示に従つて、誤り訂正回路３により読出
データは訂正された後に出力される。このとき
に、誤り表示回路９に誤り検出フラグが設定され
る。誤りが検出されなかつた場合には、読出デー
タはそのまま出力される。
路８の指示に従つて、誤り訂正回路３により読出
データは訂正された後に出力される。このとき
に、誤り表示回路９に誤り検出フラグが設定され
る。誤りが検出されなかつた場合には、読出デー
タはそのまま出力される。
次に本発明の特徴である誤り検出および訂正回
路の試験動作を説明する。まず、書込動作を説明
する。この場合にはチエツクビツト反転指示回路
５が論理「１」となるようにソフトウエアで指示
され、レジスタ６にチエツクビツトを反転させる
ために論理「１」がセツトされる。この状態で、
上位装置より記憶回路１および入力セレクタ２に
書込データD0〜D15が与えられる。また入力セレ
クタ２には上記レジスタ６の出力が同時に入力す
る。この入力セレクタ２からの22ビツトのデータ
が、チエツクビツトシンドローム発生回路７に与
えられる。このため、チエツクビツトシンドロー
ム発生回路７で発生されるチエツクビツトは、レ
ジスタ６の内容のうち論理「１」に対応するチエ
ツクビツトが反転される。この誤りを含んだチエ
ツクビツトが上記記憶回路１に入力し、書込デー
タD0〜D15とともに書込まれる。
路の試験動作を説明する。まず、書込動作を説明
する。この場合にはチエツクビツト反転指示回路
５が論理「１」となるようにソフトウエアで指示
され、レジスタ６にチエツクビツトを反転させる
ために論理「１」がセツトされる。この状態で、
上位装置より記憶回路１および入力セレクタ２に
書込データD0〜D15が与えられる。また入力セレ
クタ２には上記レジスタ６の出力が同時に入力す
る。この入力セレクタ２からの22ビツトのデータ
が、チエツクビツトシンドローム発生回路７に与
えられる。このため、チエツクビツトシンドロー
ム発生回路７で発生されるチエツクビツトは、レ
ジスタ６の内容のうち論理「１」に対応するチエ
ツクビツトが反転される。この誤りを含んだチエ
ツクビツトが上記記憶回路１に入力し、書込デー
タD0〜D15とともに書込まれる。
この誤りを含んだデータの読出動作は前述の通
常時の読出動作と同様に行われる。このときには
誤り検出回路８で誤りが検出され、誤り表示回路
９の誤り検出フラグが出力される。この状態を調
べることにより、誤りが間違いなく検出されるか
否かのチエツクを行うことができる。このように
して、誤り検出の機能が正しく動作していること
を知ることができる。
常時の読出動作と同様に行われる。このときには
誤り検出回路８で誤りが検出され、誤り表示回路
９の誤り検出フラグが出力される。この状態を調
べることにより、誤りが間違いなく検出されるか
否かのチエツクを行うことができる。このように
して、誤り検出の機能が正しく動作していること
を知ることができる。
以上説明したように本発明によれば、装置の試
験時に行う記憶回路の書込に、チエツクビツト反
転指示回路に指示を与えるとともに、レジスタの
内容を「１」にセツトし、これを書込データとと
もにチエツクビツトシンドローム発生回路に与
え、誤りを含むチエツクビツトを発生させ、これ
を記憶回路に書込むこととした。
験時に行う記憶回路の書込に、チエツクビツト反
転指示回路に指示を与えるとともに、レジスタの
内容を「１」にセツトし、これを書込データとと
もにチエツクビツトシンドローム発生回路に与
え、誤りを含むチエツクビツトを発生させ、これ
を記憶回路に書込むこととした。
したがつて、この誤りを含むデータを読出した
ときに正しく誤りが検出されたか否かにより、誤
り検出回路の試験を行うことができる。しかもあ
らかじめ誤りを含む試験用のデータを必要とせ
ず、試験用の書込手段も必要としない。さらに、
本発明は簡単なハードウエアを付加するのみでチ
エツクビツトの異なる誤りの組み合わせに対応す
る試験を実施することができ、ハードウエアの増
加を最小限にすることができるので、コストも低
廉とすることができる等の優れた効果を有する。
ときに正しく誤りが検出されたか否かにより、誤
り検出回路の試験を行うことができる。しかもあ
らかじめ誤りを含む試験用のデータを必要とせ
ず、試験用の書込手段も必要としない。さらに、
本発明は簡単なハードウエアを付加するのみでチ
エツクビツトの異なる誤りの組み合わせに対応す
る試験を実施することができ、ハードウエアの増
加を最小限にすることができるので、コストも低
廉とすることができる等の優れた効果を有する。
第１図は本発明一実施例の要部ブロツク構成
図。第２図は上記例のチエツクビツトシンドロー
ム発生回路のチエツクビツトおよびシンドローム
の生成マトリクスを示す図。第３図は上記例のチ
エツクビツトシンドローム発生回路の詳細図。第
４図は上記例の入力セレクタの選択論理を示す
図。 １……記憶回路、２……入力セレクタ、３……
誤り訂正回路、５……チエツクビツト反転指示回
路、６……レジスタ、７……チエツクビツトシン
ドローム発生回路、８……誤り検出回路、９……
誤り表示回路、１０〜１５……排他的論理和回
路。
図。第２図は上記例のチエツクビツトシンドロー
ム発生回路のチエツクビツトおよびシンドローム
の生成マトリクスを示す図。第３図は上記例のチ
エツクビツトシンドローム発生回路の詳細図。第
４図は上記例の入力セレクタの選択論理を示す
図。 １……記憶回路、２……入力セレクタ、３……
誤り訂正回路、５……チエツクビツト反転指示回
路、６……レジスタ、７……チエツクビツトシン
ドローム発生回路、８……誤り検出回路、９……
誤り表示回路、１０〜１５……排他的論理和回
路。
Claims (1)
- 【特許請求の範囲】 １ 入力データを記憶する記憶回路と、 この記憶回路の読出出力と上記入力データとを
選択して出力する入力セレクタと、 この入力セレクタの出力から定められた演算を
行い書込時にはチエツクビツトを発生して上記記
憶回路に送出し読出時にはシンドロームを発生す
るチエツクビツトシンドローム発生回路と、 この回路の出力により誤り検出を行う誤り検出
回路と、 この誤り検出回路の出力により上記記憶回路の
読出出力の誤り訂正を行う誤り訂正回路と を備えた誤り検出訂正回路において、 誤りを起こさせるチエツクビツトを設定するこ
とができその出力が上記セレクタのチエツクビツ
ト位置に接続されたレジスタと、 試験を行うときとそれ以外のときとで異なる論
理値が与えられるチエツクビツト反転指示回路と を備え、 上記セレクタはこのチエツクビツト反転指示回
路が試験を行うことを指示しているときにはチエ
ツクビツトとして上記レジスタの出力を選択する
構成であり、 上記誤り検出回路が誤りを検出したことを表示
する誤り表示回路を備えた ことを特徴とする誤り検出訂正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55150441A JPS5775361A (en) | 1980-10-27 | 1980-10-27 | Error detection and correction circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55150441A JPS5775361A (en) | 1980-10-27 | 1980-10-27 | Error detection and correction circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5775361A JPS5775361A (en) | 1982-05-11 |
| JPS6161418B2 true JPS6161418B2 (ja) | 1986-12-25 |
Family
ID=15496994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55150441A Granted JPS5775361A (en) | 1980-10-27 | 1980-10-27 | Error detection and correction circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5775361A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58207155A (ja) * | 1982-05-27 | 1983-12-02 | Hitachi Ltd | 誤り訂正回路の診断方式 |
| JPWO2007116486A1 (ja) | 2006-03-31 | 2009-08-20 | 富士通株式会社 | メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器 |
-
1980
- 1980-10-27 JP JP55150441A patent/JPS5775361A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5775361A (en) | 1982-05-11 |
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