JPS60194621A - 二段高分解能デジタル‐アナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、シングルモノリシックＩＣチップ上に形成し
たセグメントタイプのディジタル−アナログ変換器に関
する。更に詳しく言えば。

初段で上位桁ビットのセラ）を対応するアナログ信号に
変換し９次段で残りの下位桁ビットを。

初段アナログ信号と結合した２番目のアナログ信号を生
ずるよう変換を行なう、カスケードに接続した２つのス
テージを持つ上記のタイプの変換器に関する。

〔従来の技術及び発明が解決しようとする問題点〕５ｕ
ｓｓｅｔ特許Ｊ１Ｇ、５．９９７．８９２は、初段に、
一連の上位招入カビソトに対応した第一の電圧を発生す
るレジスタストリングＤＡＣ（Ｄ／Ａ変換器）を含む二
段カスケード形変換器について開示している。その変換
器の第２段では、別の抵抗線ＤＡＣが、一連の下位桁ビ
ットに対応した第二の電圧を生ずるよう配されている。

初段の任意のレジスタの両端に印加される電圧は、２段
目のレジスターストリングの両端に印加されるため。

後段は、下位桁ビットに従って、上記任意の初段セグメ
ント電圧を効果的に補間する出力を発生することができ
る。

５ｕｓＳｅｔ特許に開示されているような変換器は。

本質的に単調動作が可能である点で極めて有利である。

しかしながら、５ｕＳｓｅｔの変換器は比較的低い分解
能での使用に限られるという欠点を有する。これは、１
６ビツト入力語の変換が可能な程度の高分解能モノリシ
ック変換器には。

レジスタストリングの接続に使用されるセレクタスイッ
チシステムがきわめて大きくなり、かつ複雑になるため
である。例えば、この種の変換器の第一段は、２５６−
Ｒレジスタストリングを有することが多い。この種レジ
スタ・ストリングのスイッチセレクタシステムの複雑さ
は、２段目の変換器へのセグメント電圧を発生するため
には、ストリングの任意の１対の隣接する電圧タップを
選択できなければならないという条件に帰因する。

カスフート接続したセグメント変換器に使われる従来技
術は、高分解能、高性能デバイスを単−ＩＣチップ上に
形成する場合にはさらに不都合である。例えば、従来の
レジスタストリングの配置は、１６ビツト変換器に要求
される十分な直線性およびその他の性能特性を達成する
には適当ではなかった。

本発明の一つの特徴は、２５６個のレジスターを持つレ
ジスタストリングの電圧タップ点に接続するために新規
のセレクタスイッチ樹状構造を採用した点にある。この
樹状構造の採用により、レジスターストリングの対向す
る両側にある２つのスイッチ群の大部分に共通に使用す
ることができ、かつレジスタストリングの一つおきの電
圧タップにそれぞれ接続する制御線を使用できるように
なる。それゆえ、一対の隣接するタップを任意に選んで
、最小限度の回路を追加するだけで、二つのセットのス
イッチ’ｋ制御することができる。

本発明の好ましい実施例のレジスタストリングは、隣接
するレジスタ間に介在する導体層接点をもたず、細長い
方形の（シリコンクロミウムの）抵抗材の連続した同質
のストリップの形態をとる。単一体の薄膜レジスタであ
る９本発明の構造は、薄膜の形状をとっているため、ト
リムされていないレジスタ直線性を改良できる。

本発明のさらに他の目的、特徴、利点は、添付の図面を
参照して、以下に記述し図示する。

〔問題を解決するための手段〕

第１図は、好ましい１６ビツ）Ｄ／Ａ変換器の概略図を
示す。図中、装置は番号（社）と（イ）で示されている
２つのカスケード・接続のステージ（段）を含んでいる
。各段は、２５６−Ｈのレジスタストリング（財）と翰
から成る。公知の設計の論理回路（ハ）、（７）が各段
のスイッチ制御信号を形成するために使用されている。

バッファ増幅器Ａ１゜Ａ２は、初段セグメントの出力電
圧を第二段へ導きレジスタストリング（イ）の両端に印
加するため使われている。

初段レジスタストリングに）には＋＋ＶＲＥＦおよび−
ＶＲＥＦで表わした電圧が印加されている。この電圧は
レジスタストリングにより２５６の名目上等しい電圧セ
グメントに分割されている。１６ビノトの入力言語の上
位桁（８ビツト）に従って、任意の二つの隣接する電圧
タップが選択される。増幅器Ａ、は、１つの選択された
タップ（例えばタップ２５１）の電圧を第２段の上部に
移送する。増幅器Ａ２は、すぐ隣りのく例えばタップ２
５２）からの電圧を第２段の底部に移送する。

出力増幅器Ａ５は、タップ（２５１）および（２５２）
間の電圧降下を直線的に補関し、１６−ビット入力語の
下位バイトにより重みを付けた信号を生ずる。

次のコードが１例えば、タップ（２５２）および（２５
３）間のものであるとすれば、タップ（２５１）のスイ
ッチで示されるスイッチング経路は開放され、タップ（
２５３）のスイッチを閉じることにより新しい経路が形
成される。上述のごとくスイッチをシフトしていくと、
第２段の変換器に供給される電圧の極性が反転する。こ
の反転は１つおきの隣接した抵抗体セグメントにおいて
起こり、単調動作を保つために第２段において補正され
ねばならない。公知の種々の反転補正装置が使用可能で
あ、す、従ってこの点についてはここではこれ以上述べ
ない。該セレクタスイッチのこの特徴は、増幅器Ａ、と
Ａ２の異なるＶ。ＦＦ５ＩｌｉＴＳによる差分非直線性
誤差を排除する。下方セグメントのペデスタルとこれに
隣接する上方セグメントの床部の両方について、あるタ
ッグの経路に同一の増幅器をおくことによって１桁の移
動数を減少しても、２５６の主要なキャリー（桁上げ）
の変更をせずにすませることができる。

第２図はセレクタスイッチシステムの詳細図（レジスタ
ストリング一部のみ）を示している。

図中システムは、レジスタストリング（ハ）の両側にあ
る通常０ノ、鏝で示される２つのセレクタスイッチのマ
ルチランクグループから成っている。

この実施例では、各グループは４段からなり。

このため各抵抗体タップの電圧は、増幅器に至るまでに
、４つの直列に接続されたスイッチ（この場合は、ＮＭ
Ｏ８ｐ′Ｉ′ｉ：ｒｓ）を通過する。以上概説したよう
に、スイッチングの設計には、単調増加入力の場合、１
つの抵抗体セグメントから次のセグメントへの切り換え
は、一つの接点が他のタップの周囲をとびこえるように
進む必要がある。すなわち、各１ステツプごとに２つの
接点を同時にスライドするのではなく、単一の接点を２
ステップ動かすようにする必要がある。

セレクタ・ツリーは、レジスタ・ストリングとの物理的
接続が厳密には重なるのではなく。

インターリーブされるように配置されている。

抵抗体に関連する各タップは、左側と右側に互い違いに
なっている。このようにして９両方のセレクタに同じア
ドレスを与え、その構成を物理的に同じにすれば、２つ
のセレクターは、同一点にではなく、２つの隣接点に接
続される。

次に９片方のセレクタを最下位の桁一つだけ（１カウン
トのみ）増加させると、このセレクタはただちに静止し
たセレクタのタップ位置の反対側のタップに移動する。

より詳細には、左側のセレクタスイッチの第１ランク（
３６）はスイッチの対（３８Ａ）、（３８Ｂ）・・・（
４４Ａ）。

（４４Ｂ）からなっている。右側の第一ランク（５ｏ）
は対応する対（５２Ａ）、（５２Ｂ）・・・（５８Ａ）
、（５８Ｂ）を含んでいる。これらのスイッチ対とレジ
スタストリング（２４）との関係を考慮すると、抵抗線
を（６０）ｌ（６２）１（６４）および（６６）で示す
ように、各々４つの直列抵抗からなる連続するグループ
に小分けして見るのが便利である。かかるグループには
５つのタップがあり、（上から数えて）５番目のタップ
は次のグループの最初のタップである。

４−抵抗グループの各々（例えば６０）はレジスタスト
リングの両側にある２つの対応するスイッチ対（例えば
、左側に（３８Ａ）、（３８Ｂ）右側に（５２Ａ）。

（５２Ｂ）から成っている。左側のスイッチ対の入力端
子は、それぞれ抵抗グループの（上から数えて）２番目
と４番目のタップに接続されており。

一方、右側のペアについてはそれぞれ５番目と５番目の
タップに接続されている。このように。

スイッチペアのセットの各々は、入力側で、それぞれ連
続したひとつおきのタップのセットに接続され、これら
ひとつおきのタップの２つのセットはインターリークさ
れた関係になっている。

各４−抵抗グループの第１タツプ（すぐ上のグループの
第５タツプに相当）は、スイッチペア（５２Ａ）、（５
２Ｂ）、等の出力接続点（７０−７６）に各々出力側が
接続されている補助スイッチ（５２Ｃ）、（５４Ｃ）等
の入力一端子と接続されている。左側のスイッチ群は、
かかる補助スイッチを含んでいない。

すなわち、左側のスイッチ群（３６）の出力接点（ｓｏ
−８６）は、各々のスイッチペア（３８Ａ）、（３８Ｂ
）等からの信号のみを受け取る。

セット（３６）、（ｓｏ）のスイッチは、入力語の上位
バイトのピット（７ンおよび（８）に応じて論理回路に
より共通に制御されている制御線（Ｃｌ３−Ｃｌ９）に
より操作されている。補助スイッチ（５２Ｃ）等は。

スイッチの外側の５つのランクのいずれの状態をも変え
る必要なしに接続を行うためのキャリー（桁上げ）装置
として機能している。それゆえ、外側のランクは共通制
御線を共有する事が可能である。したがって、レジスタ
ストリング（２４）の両側の第２ランクのスイッチは、
（ＣＬｌ−Ｃｌ３）および（ＣＬｌ０−ＣＬｌ３）の共
通制御線を持つ。

すなわち、線路（ＣＬＩ）と（ＣＬｌ５）は同一であシ
。

線路（Ｃｌ２）と（ＣＬ１２）は同一ある。同様にして
。

外側のランクもまた。４本の線路セラ）（９０）および
（９２）がセラ）（９４）および（９６）と同一線路で
あるというように、共通制御線を共有している。

この配置により、必要なタップ選択を行うために他方法
では必要とされるような高価なディジタル回路を必要と
せずにすむ。

第３図は、上位バイトのビット（７）および（８）の状
態に従って、第１ランクのスイッチ制御線ＣＬ５−ＣＬ
９が作動する様子を示す論理表である。線路信号は、初
段論理回路（２８）の一部である２：５デコーダにより
形成される。制御線路の残りについては、かかるセレク
タツリーの通常の方法作動される。

（本出願の請求で術語として使用した語：“隣接した“
と言う場合１時にスイッチのごとき素子に対して用いて
いる。これは、それらがＩＣチップ上で物理的に隣りに
あることを必らずしも意味しない。物理的に隣接してい
る場合も多いが、むしろ、スイッチがレジスタストリン
グの電圧タップへの対応する接続位置に関して。

“隣接“していることを意味している。′連続した“と
いう語は、スイッチに適用する時、同様にレジスタスト
リングのタップとスイッチの接続の関係を意味している
。） 第２変換段のレジスタストリング（２６）の電圧タップ
への接続の設置は、各変換にただ１つのタップ接続が必
要でないため、初段の場合より簡単である。しかしなが
ら、第２図の２５６−Ｒレジスタストリングおよびセレ
クタスイッチシステムは、もし望むならば、第２変換段
にも使用可能である。かかる構造では、下位バイトのＸ
ＯＲ’ｉｎｇによりアドレスに２の補数をめることがで
きる。この事は２反転した電圧セグメントを２反転して
いないものに加えて隣接して走査可能にする。

次に第４図を参照する。レジスタストリング（２４）、
（２６）は、シリコンクロムの薄膜としてＩＣチップ上
に形成されている。それは２両側に電圧タップのための
小突起を等間隔に沖ばした。金属の細長く平たいストリ
ップである。高い直線性を得るためには、レジスタスト
リングが幾何学的に一様であること２例えば、各ストリ
ップの（偶数の小突起を含む同様な部分のような）各々
のくり返しパターンがいずれの他のくり返しパターンと
も同じであることが重要である。

“同形（ｉｓｏｍｏｒｐｈｏｕｓ）″という用語が正確
に記述していると思われる。別の言い方をすれば、抵抗
体の構造は、折りたたんだ形や曲がりくねったパターン
を避けるべきである。すなわち、それは、単一で一様、
平らに坤ばされたものであるべきである。第５図に、よ
り詳細な図を示す。

また、メタライゼーションに起因するような抵抗体内の
不連続性が存在しないことも重要である。小突起は幅よ
りも長さくレジスタストリングに対して横の長さ）が犬
である方がよい。

長さと幅比は少なくとも２：１あることが望ましい。こ
のような構成をとれば、どの電圧タップを選択した場合
でも隣接するレジスタ部中の電流の配分からくる影響を
うけない。

ここで実施されたごときレジスタストリングは、接触抵
抗や、導体層および抵抗層の間の不整合の影響をうけず
、また、折りたたまれたあるいは同様のくり返しパター
ンの直線性への影響もうけない。

ここで述べた原理に従って構成された変換器は、いかな
るトリミングもしていない１９−ビットレンジにおける
典型的なけた上げ誤差を示した。積分直線性は抵抗の正
確さの関数であり。

典型的な範囲は、、００３％から、０１チである。

第６図は、増幅器（Ａ＋）、（Ａ２）と（Ａ６）に使用
するのに適した増幅器の概略回路図を示している。

これらの増幅器は、６μｓで１６ビツトに固定すると、
同時に、高精密ｄｃ演算増幅器として仕様されている。

この増幅器は、負荷としてイミタンスインバータＱ、。

ｅ−＋１２を使用している単一の差動利得段Ｑ＋ｕ、Ｑ
＋、ａを含み、ゲイン１のＭｏｓ／／＜イポーラのイン
ピーダンスバッファに接続されている。この主極補償増
幅器は、プートストラップの使用により１０’のＡＶＱ
Ｌを達成している。

このことは、Ｑｌ＜ｓ、１１４における信号に依存した
ＶＣＢの変調を最小にしＩＱ、。８−１１２で構成され
ている増幅器のループゲインと等しい係数の増幅段の差
動負荷インピーダンスを増加させ、最後にＨ、Ｍ、＋７
とＭｌｌ、の間にＶＤＳトラックを作ることによりゲイ
ン１０ＭＯ３／バイポーラバッファを直線化している。

開ループゲインを保つため、すべての電流源（円の中に
矢印を書いて示している）は、ＭＯＳカスコードバイポ
ーラ構造である。かかる電流源の１つをＭ、１３とＱ１
３５に詳しく示す。ＦＥＴの逆電圧伝達比により与えら
れる合成インピーダンスの増加は、Ｍｌｌ、５のドレイ
ンで達成される１０’ボルトの初期電圧を可能にする。

同様に”＋０４とＭＴ０５は、非エピタキシャル法で作
成する時に問題になる分割縦／横ＰＮＰ’の固有の低い
インピーダンスをさけるので、プラスの供給からの（電
流）源についても同様な利点がある。

■ｂ補償は＋ＭｌｏＴ−＋ｏｓとＱ１００で一部示され
ている。

下のしきい値で動作するＰＭＯ８電流リフレクタにより
行なわれている。ダーリントンＮＰＮ４出力段は、出力
ＶＰＮＲＱｌ２゜に対して１１）ブースタを持っている
。Ｑ１２５．１２６と共にＭＩ０９１１０は・負の改行
でＱｌ、７のエミッタの電圧ｉＶＯＵＴが遅延させる時
出力へのペース駆動をブーストする。増幅器は。

１５００ｍｉｄ２の大きさで、５ｐｓで１０ｐｐｍに固
定される。

かかるＰ−型およびＮ−型ＭＯＳカスコードバイポーラ
電流源の構成図を示す。第７Ａ図に該デバイスの断面図
で、第７Ｂ図に平面図でそれぞれ示している。第７Ｃ図
は、各デバイスの電気回路をほぼ、第７Ａ図と第７Ｂ図
の構成素子に対応して示している。

第７Ａ図と第７Ｂ図の左側部分を参照する。

非エピタキシャルＰ−型基板に９通常のＮ−’７エル（
１００）を形成している。Ｎ−ウェルの左端にハ、ＰＭ
ＯＳテバイスのドレインとして働ら＜、一般に直線で輪
郭を囲んだ第１のＰ−型拡散層（１０２）がある。この
デバイスのソースは、その主要部分が方形のリングとし
て配されている第２のＰ−型拡散層（１０４）である。

ＰＭＯＳゲート１０６は、ドレインとソースの間に位置
している。

拡散層（１０４）の矩形環内には、横方向ＰＮＰ）ラン
ジスタのエミッタとして働らく、別の拡散層（＋０８）
がある。Ｎ−ウェルのＮ−型材料はこのトランジスタの
ベースとして働らき、ベースとの接続は８通常Ｕ−型の
層で、矩形環Ｐ−型型数散層１０４）を部分的に囲むよ
うに拡がったＮ＋拡散層（１０９）により行なわれてい
る。ＬＰＮＰのコレクタは拡散層（１０４）により構成
されている。したがって、この拡散層は、ＬＰＮＰのコ
レクタと。

ＰＭＯＳデバイスのソースの両方の機能を果していると
見なせる。

これらの機能の両方とも同じ拡散層で行なうので、ＰＭ
ＯＳソースとＰＮＰコレクタは、メタライゼーションで
ブリッジをかける必要もなく、互いに電気的に効果的に
接続している。すなわち。

第７Ｃ図の回路図で（１１０）に描かれている接続を作
るために、基板に金属層を加える必要はない。

Ｐ−型拡散層（１０４）に電極が付けられていないのは
、ＭＯＳ−バイポーラ電流源のソース／コレクタに外部
からの接続が必要ないためである。電極は、ＰＭＯＳト
ンインとＬＰＮＰ）ランジスタのベースおよびエミッタ
に付けられている。

該ＰＭＯＳ−バイポーラ電流源の特徴は、１つのＮ−ウ
ェル内に全回路が集積されていることであり、これはプ
ロセスを実行する上で非常に有利である。

第７Ａ図と第７Ｂ図の右側部分には、Ｎ−型拡散層（１
１６）’！ｚ含んでいるＰ−型拡散層を内部に持つ他の
Ｎ−ウェル拡散層が示されている。これら６要素は、そ
れぞれＮＰＮ）ランジスタのコレクタ、ベースおよびエ
ミッタとして機能する。

ベースおよびエミッタ電極（ｕｓ）、（１２０）は、接
続の必要から基板上部に形成されている。

Ｎ−ウェル（１１２）は、初めの拡散層と重なる耐拡散
層（１２２）により効果的に横方向に拡張されている。

Ｎ＋拡散層は、ゲート電極（１２４）沿いの領域まで達
し、ゲートの反対側には、さらにＮ＋拡散層（１２６）
が形成されている。後者の拡散層は、ＮＭＯＳデバイス
のドレインとして働ら（。このデバイスのソースは、Ｎ
−ウェル（１１２）も含めたＮ−型物質により形成され
ている。

よって、（本実施例では拡張部分（１２２）’に含めて
）Ｎ−ウェル（１１２）はＮＭＯＳデバイスのソースと
ＮＰＮ）ランジスタのコレクタ双方として働いている。

したがって、これら２つの要素は、第７Ｃ図で（１２８
）で示した電気的接続を、メタイゼーション層の必要な
しに効果的に行なっている。

Ｎ−ＭＯＳおよびＣＭＯＳの製造において１通常使用さ
れているものと同等の低抵抗ソース−ドレイン拡散であ
る拡散層（１２２）′ｆ：含めたことによって第７Ｃ図
で経路（１２８）で概略的に表わしたオーミック抵抗を
減することになり９合成構造の動作を高めている。本発
明の操作は、上記の他については（１２２）を省略して
も影響を受けない。

本発明の好ましい実施例につき上記に詳細に記述したが
、これは本発明を説明する目的で成されたものであって
本発明を制約するものではなく２本発明の請求範囲を実
施する間に本分野の専門家によって数々の修正改良が可
能である点に留意されたい。

【図面の簡単な説明】

第１図は１本発明による変換器の概略図である。 第２図は、電圧タッグセレクタスイッチの一部概略図で
ある。 第６図は、第２図に示したスイッチ部に対するスイッチ
制御線への信号の形成を部分的に示した表である。 第４図は、レジスタストリングのチップの配置を示す。 第５図は、関連するスイッチに接続されたレジスタスト
リングの部分図である。 第６図は、好ましい増幅器の回路図である。 第７Ａ、７Ｂおよび７Ｃ図は、非エピタキシャル法によ
り形成されたＮ−型およびＰ−型ＭＯ８−カスケードバ
イポーラ電流源の詳細を示している。 特許出願代理人弁理士関根秀太 １夜５ ＣＬＩｅｌｌｔＬＭα湯ｅｔｃｃｔｂｃｔｙｃａｔｃｔ
ｂｃｔｔａａｉｔｃｕｔｅｔａ１２ｔｓ−１１ｔｌ０６
０／ａ／０１７０００ＩＪｌｌ−１２２／Ｄ（ｊ６／０
０／０＃σ０ｌｔｚｓ−ｚｔｂｏｔｏＯ／５ｏｔｏｅｏ
ｔ。 １１＆−１１７ＤＬ００６／＃ＩＤＯＤ／Ｄ１１７−１
１８ａ／１１１１Ｄ／ＤＤ／ＯＪ／１１／１１！−／Ｚ
９００／０／（ＩＩ＃ＩＩ＃／ａ１７１３１−１５１（
ｊＤ／（ｊＯ／１１ａ／ａ／ＤσＩｎ−ｍＯ（ＪＩＩ／
／＃／（１０／ＩＪｌｌ０ｔｙｓ−ｚＪａａｏａ／０／
ｏｏｔｔｏｏ。 １！ｌ６−１３７／００σｔｔｔｔｏｏｏｏａｔｃｔｔ
エＣＬ１３ ＣＬ２二ＣＬＩＬ ｔＬＭ箆ＣＬＩＩ （４４ａｌＣＬＩＯ 愚グ４ アイπ 手続乎市正書（自発） 昭和６０年４月１７日 持二γ庁長官志賀学殿 １、事件の表示昭和６０年特許願第２８４８３号３、補
正をする者 事件との関係特許出願人 住所アメリカ合衆国マサチューセッツ州ノーウッドイン
ダストリアルパークルート１ 名称アナログデバイセスインコーホレーテッド代表者ジ
ョセフエムインセイ 国籍アメリカ合衆国 ４、代理人 住所１０７東京都港区北青山１丁目２番３号５、補正命
令の日付 自発 ６、補正により増加する発明の数０ ７、補正の対象 （１）特許出願人の代表者欄 （２）代理権を証する書面 （３）優先権証明書 （４）図面 ８、補正の内容 別紙のとおり（図面の内容には変更なし）９、添付書類
の目録 （１）適正願書１通 （２）図面１通 （３）委任状及び同訳文各１通 （４）優先権証明書及び同訳文各１通

Claims (1)

1. 【特許請求の範囲】 （１）第一段が抵抗タップが漸次的に異なる電圧レベル
   を表すように電圧源から通電されている。直列に接続さ
   れたレジスタ・ストリングから成る。二段カスケード接
   続ディジタル／アナログ変換器において。 該レジスタ・ストリングの一つおきのタップの第一グル
   ープにそれぞれ接続されている入力ターミナルと、出力
   ターミナルをもち。 入力ターミナルが連続する一つおきのタップに接続され
   ており、出力ターミナルが共通に接続されて第一のグル
   ープの出力ノードを形成している。第一と第二のスイッ
   チから成る。 一対になるように構成された第一スイッチ群と。 それぞれが該レジスタ・ストリングの一つおきのタップ
   内に第一タップグループによりインターリーブされてい
   る第二のタップグループに接続されている入力ターミナ
   ルと出力ターミナルをもち、入力ターミナルが連続した
   一つおきのタップに接続しており出力ターミナルが共通
   に接続されて第二の出力ノード群を形成するように第一
   と第二のスイッチの対となるように構成されている第二
   のスイッチ群と。 各スイッチが該第二のスイッチ群の該対の対応する一つ
   の対に関連しており、出力ターミナルが該第二スイッチ
   群の対応する対の出力ノードにそれぞれ接続しており、
   入力ターミナルが該第二スイッチ群の次に続く対の隣接
   する一つの入力ターミナルへ接続している。 入力および出力ターミナルを持つ第三のスイッチ群と。 コード・ピット・セットに従って、隣接スるタップのい
   ずれかの対を選択する該スイッチを制御するだめのスイ
   ッチ作動手段とから成り、上位桁コードピットに従って
   隣接するタップの対を選択しセグメント電圧を発生して
   該第二の変換段へ導いて下位桁コード・ピットに従って
   、補間を行う改良スイッチ配列。 （２）該変換器が単一のモノリシックＩＣチップ上に形
   成されていることを特徴とする特許請求範囲第１項に記
   載の変換器。 （＋ｑｌ該第二段が該第一段と同様のレジスタ・ストリ
   ングから成ることを特徴とする特許請求の範囲第（２）
   項に記載の変換器。 （４）該変換段が２５６−Ｒレジスタ・ストリングから
   成ることを特徴とする特許請求の範囲第（８）項に記載
   の変換器。 （５）第一段が、抵抗タップが漸次的に異なる電圧レベ
   ルを表すように電圧源により通電されている直列接続の
   レジスタ・ストリングから成り、該レジスタ・ストリン
   グは、それぞれ５ケのタップを表す４つのレジスタを持
   チ一つのグループの第５番目のタップが次に隣接するグ
   ループの第一番目のタップとなるように、連続した小グ
   ループに、小区分されている。二段カスケード接続のデ
   ィジタル／アナログ変換器において。 各対の入力ターミナルが該レジスタ・グループの対応す
   る一つの第二および第四のタップに、それぞれ接続され
   ており、各対の出力ターミナルが共通に接続されて第一
   の出力ツードグループを形成する。入力および出力ター
   ミナルをもつ第一および第二スイッチから成る第一のス
   イッチ対群と。 各対の入力ターミナルが該レジスタ群の対応する一つの
   第三番目と第五番目のタップにそれぞれ接続されており
   、各対の出力ターミナルが共通に接続されて出力ノード
   の第二群を形成する。入力と出力ターミナルをもつ第一
   と第二のスイッチから成る。第二のスイッチ対群と。 それぞれが該第二のスイッチ対群の対応する一つに関連
   しており、出力ターミナルが対応するスイッチ対の出力
   ノードへそれぞれ接続されており、各自の入力ターミナ
   ルが対応する第二スイッチ群に関連するレジスタ一群の
   第一のタップに接続されている。入力および出力ターミ
   ナルを持つ第三のスイッチ群と。 −４のコードピットに従って隣接するタップのいずれか
   の対を選択する。該スイッチを制御するだめのスイッチ
   作動手段とから成る。 上位桁コードピットに従って隣接するタップ対を選択し
   これによりセグメント電圧を発生させ下位桁ピットに従
   って補間するため上記電圧を第二変換段へと導く、改良
   スイッチ配置。 （６）該スイッチはすべて、単一のモノリシックＩＣチ
   ップ上にＮＭＯＳデバイスとして形成されていることを
   特徴とする特許請求の範囲第（５）項に記載の変換器。 （７）該レジスタ・ストリングが２５６のレジスタから
   成り、スイッチの該セットが２５６〜６４の中の−の選
   択を与え、該レジスタ・ストリングが更に三つのランク
   のセレクタ・スイッチから成り、外側のランク４〜１の
   中の−の選択を与え９次のランクが１６〜４の中の一つ
   の選択を与え、第三のランクが６４〜１６中の一つの選
   択を与えることを特徴とする特許請求の範囲第６項に記
   載の変換器。 （８）該レジスタ・ストリングが幾何学的に同質である
   。細長い金属薄膜としてチップ上に形成されていること
   を特徴とする特許請求の範囲第７項に記載の変換器。 （９）該薄膜がレジスタ内のメタライゼーションを必要
   とせず、該薄膜と一体に形成され、該薄膜の両側で横に
   坤びている複数の小突起がレジスタへの電圧タップとし
   て機能することを特徴とする特許請求の範囲第（８）項
   に記載の変換器。 （１０）第一段が、レジスタタップが漸次的に異る電圧
   レベルを表すように電圧源から通電されている直列接続
   のレジスタ・ストリングから成り、該レジスタ・ストリ
   ングが、接続可能なタップを持つ等しい数のレジスタの
   連続するグループに小区分されており、一つのグループ
   の端タップが次に隣接するグループの第一のタップとし
   て機能する。二段カスケード接続ディジタル／アナログ
   変換器において。 対応するレジスタ群の一つおきのタップの第一群の中の
   いずれかと接続して対応する出力ノード上に選択した電
   圧レベルを発生させる。それぞれが複数のスイッチから
   成る第一のスイッチ群と、対応するレジスタ群の一つお
   きのタップの第二のグループのいずれか一つと接続する
   。対応する出力ノード上に選択した電圧レベルを発生さ
   せる。それぞれが複数のスイッチから成る第二のスイッ
   チ群と。 該第−と第二の交互のターミナルのグループがインター
   リーブされた配置になっており。 該第二のスイッチ群の対応する一つにそれぞれ割り当て
   られており、出力ターミナルが割り当てられたスイッチ
   グループの出力ノードに接続されており、入力ターミナ
   ルが割り当てられたスイッチグループに対応するレジス
   タ・グループの端タップへ接続されている第三のスイッ
   チ群と。 上位桁のコードビットに従って隣接する電圧タップのい
   ずれかの対を選択することを許す、該スイッチを制御す
   るスイッナ作動手段とから成る二段カスケード接続デジ
   タル−アナログ変換器。 αＤ第１段が、レジスタの隣接するいずれかのタップの
   間の電圧をあられすセグメント電圧を発生させるスイッ
   チ選択システムに接続した２５６−Ｒレジスタストリン
   グからなり、対応するアナログシグナルに１６−ピッド
   ワードを変換する７ングルモノリシックＩＣチップの上
   に型成された二段カスケードデジタル−アナログ変換器
   において。 該レジスタストリングは、屈折しあるいは曲った模様に
   無関係な幾何学的均質成分として該ＩＣチップに型成さ
   れたクロム珪素の延びた幾何学的平板からなり。 該延びたストリップの端に電圧を加える部材 該延びた平板の両端にそって型成された複数の逆版スイ
   ッチ。 該ストリップの端にそって均等に間隙を置いた該スイッ
   チに接続する部材からなる二段カスケードデジタル−ア
   ナログ変換器。 ■該ストリップが、該ストリップの両端にそって等間隔
   で配置され２両端から横方向にのびている複数の小突起
   と一体的に形成されており、該小突起の外側端を該スイ
   ッチに接続する手段を含むことを特徴とする特許請求の
   範囲第（１１）項に記載の変換器。 α■該小突起の長さが少くとも幅の２倍であることを特
   徴とする特許請求の範囲第０２項に記載の変換器。