JPS639150A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS639150A JPS639150A JP15158186A JP15158186A JPS639150A JP S639150 A JPS639150 A JP S639150A JP 15158186 A JP15158186 A JP 15158186A JP 15158186 A JP15158186 A JP 15158186A JP S639150 A JPS639150 A JP S639150A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体装置の製造方法に関するもので、特にバ
イポーラ型半導体装置の製造方法に使用さｎるものであ
る。
イポーラ型半導体装置の製造方法に使用さｎるものであ
る。
（従来の技術）
従来のＮＰＮ型バイポーラ・トランジスタの製造方法を
第２図により説明する。まずＰ型（１００）基板１に高
濃度Ｎ型埋込み層３を形成し、約２Ｒｎの厚さのＰ皿エ
ピタキシャル層２を形成し、通常の方法でＮ型ウェル層
４を形成する。（第２図（ａ））次に選択酸化法等を用
いて、非素子領域に酸化膜１２を形成し、素子領域に酸
化膜５を形成し、イオン注入法で、選択的にＰ型ベース
層６を形成する。（第１図（ｂ））更に、前記酸化膜５
の一部を開孔し、多結晶シリコン層７を全面に形成し、
砒素などのＮ型不純物をイオン注入法等により導入し、
熱処理を行いＮ凰エミッタ層８を形成する。（第１図（
ｃ） ）写真食刻法等によシ、前記多結晶シリコン層７
をフォトレジストリをマスクとし部分的に工、チングし
、前記フォトレジスト９、前記酸化膜１２をマスクにし
て、イオン注入法等で高濃度Ｐ型外部ベース層１０を形
成する。更に拡散、イオン注入法等によりＮ型高濃度外
部コレクタ層１１を形成する。（第１図（ｅ））更に、
通常の方法によシ、配線層を形成するものである。
第２図により説明する。まずＰ型（１００）基板１に高
濃度Ｎ型埋込み層３を形成し、約２Ｒｎの厚さのＰ皿エ
ピタキシャル層２を形成し、通常の方法でＮ型ウェル層
４を形成する。（第２図（ａ））次に選択酸化法等を用
いて、非素子領域に酸化膜１２を形成し、素子領域に酸
化膜５を形成し、イオン注入法で、選択的にＰ型ベース
層６を形成する。（第１図（ｂ））更に、前記酸化膜５
の一部を開孔し、多結晶シリコン層７を全面に形成し、
砒素などのＮ型不純物をイオン注入法等により導入し、
熱処理を行いＮ凰エミッタ層８を形成する。（第１図（
ｃ） ）写真食刻法等によシ、前記多結晶シリコン層７
をフォトレジストリをマスクとし部分的に工、チングし
、前記フォトレジスト９、前記酸化膜１２をマスクにし
て、イオン注入法等で高濃度Ｐ型外部ベース層１０を形
成する。更に拡散、イオン注入法等によりＮ型高濃度外
部コレクタ層１１を形成する。（第１図（ｅ））更に、
通常の方法によシ、配線層を形成するものである。
（発明が解決しようとする問題点）
しかしながら上記外部コレクタ１１を取る為に、従来技
術では、ｐｏｃｔ５のようなＮ型不純物拡散又はＮ型不
純物イオン注入を行い、その後に拡散を行うなどの方法
を用いる。しかしながら、シリコン表面から埋込みコレ
クタ層３までの深さが約１μ工程度あるため、縦方向拡
散と同時に横方向拡散が生じるために、外部コレクタ層
１ノと外部ベース層１０の距離を１μｍ以上にしなけれ
ばならなかった。こｎは高集積化にとって極めて不利で
ある。
術では、ｐｏｃｔ５のようなＮ型不純物拡散又はＮ型不
純物イオン注入を行い、その後に拡散を行うなどの方法
を用いる。しかしながら、シリコン表面から埋込みコレ
クタ層３までの深さが約１μ工程度あるため、縦方向拡
散と同時に横方向拡散が生じるために、外部コレクタ層
１ノと外部ベース層１０の距離を１μｍ以上にしなけれ
ばならなかった。こｎは高集積化にとって極めて不利で
ある。
本発明は上記実情に鑑みてなさｎたもので、特にパイポ
ー５ｍ半導体集積回路において、外部ベース層と外部コ
レクタ層との間の距離を縮小することにより、集積度の
高いバイポーラ型半導体装置の製造方法を提供しようと
するものである。
ー５ｍ半導体集積回路において、外部ベース層と外部コ
レクタ層との間の距離を縮小することにより、集積度の
高いバイポーラ型半導体装置の製造方法を提供しようと
するものである。
［発明の構成］
（問題点を解決するための手段と作用）本発明は外部コ
レクタを形成するに際して、外部コレクタ領域のシリコ
ン基板を選択的に少くとも埋め込みコレクタ層に到達す
るまでエツチング除去する。次にＣＶＴ）Ｓｉ０２膜を
全面につけエッチバックを行なうという方法などで、前
記シリコン基板のエツチング除去部の側壁に絶縁膜（ｓ
ｔｏ２膜）を形成し、前記シリコン基板のエツチング除
去部に例えばＮ型シリコンを埋め込むか、シリコンを埋
め込んだあとで例えばＮ型化する。こｎにより外部コレ
クタ層が外部ベース層と絶縁膜を介して接触することが
可能となるため、外部コレクタ層と外部ペース層間を、
縮小することができ、高集積化に大きな効果が生じるも
のである。
レクタを形成するに際して、外部コレクタ領域のシリコ
ン基板を選択的に少くとも埋め込みコレクタ層に到達す
るまでエツチング除去する。次にＣＶＴ）Ｓｉ０２膜を
全面につけエッチバックを行なうという方法などで、前
記シリコン基板のエツチング除去部の側壁に絶縁膜（ｓ
ｔｏ２膜）を形成し、前記シリコン基板のエツチング除
去部に例えばＮ型シリコンを埋め込むか、シリコンを埋
め込んだあとで例えばＮ型化する。こｎにより外部コレ
クタ層が外部ベース層と絶縁膜を介して接触することが
可能となるため、外部コレクタ層と外部ペース層間を、
縮小することができ、高集積化に大きな効果が生じるも
のである。
（実施例）
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の工程説明図であり、第１図（ａ）に示さ
ｎる卯〈従来技術と同様の方法で、Ｐ型（１００）シリ
コン基板２ノ（第２図のシリコン基板１に対応）上に、
Ｎ型埋め込み層２３（第２図の３に対応）、Ｐ型エピタ
キシャル層２２（２に対応）、Ｎ型ウェル層２４（４に
対応）、酸化膜３２．２５（１２，５Ｖ？一対応）、Ｐ
型ベース層２６（６に対応）、多結晶シリコン層２７（
７に対応）、Ｎ型エミッタ、１２１ｊ（ＩＩに対応）、
外部ベース層３ｏ（１ｏに対応）を形成する。次に第１
図（ｂ）に示さｎる如く写真蝕刻法等を用い、選択的に
シリコン基板を少くともＮ型埋め込み層２３に達するま
で工、チングし、全面に熱酸化膜あるいは気相成長法な
どで酸化膜を形成した後、非等方エツチングにより工、
チングし、側壁酸化膜３３を形成する。更に第１図（ｅ
）に示さｎる如く選択エピタキシャル法等を用い、Ｎ型
シリコ７層３４を成長させる。最後に通常の工程により
層間膜・配線を行ない、バイポーラ素子を形成するもの
である。
図は同実施例の工程説明図であり、第１図（ａ）に示さ
ｎる卯〈従来技術と同様の方法で、Ｐ型（１００）シリ
コン基板２ノ（第２図のシリコン基板１に対応）上に、
Ｎ型埋め込み層２３（第２図の３に対応）、Ｐ型エピタ
キシャル層２２（２に対応）、Ｎ型ウェル層２４（４に
対応）、酸化膜３２．２５（１２，５Ｖ？一対応）、Ｐ
型ベース層２６（６に対応）、多結晶シリコン層２７（
７に対応）、Ｎ型エミッタ、１２１ｊ（ＩＩに対応）、
外部ベース層３ｏ（１ｏに対応）を形成する。次に第１
図（ｂ）に示さｎる如く写真蝕刻法等を用い、選択的に
シリコン基板を少くともＮ型埋め込み層２３に達するま
で工、チングし、全面に熱酸化膜あるいは気相成長法な
どで酸化膜を形成した後、非等方エツチングにより工、
チングし、側壁酸化膜３３を形成する。更に第１図（ｅ
）に示さｎる如く選択エピタキシャル法等を用い、Ｎ型
シリコ７層３４を成長させる。最後に通常の工程により
層間膜・配線を行ない、バイポーラ素子を形成するもの
である。
しかして第２図の従来技術では、外部コレクタ１１に拡
散を用いていたために、外部コレクタと外部ベース層１
０の距離を、横方向拡散を考、鑞して充分に取る必要が
あったため、高集積化の妨げとなっていた。こｎに対し
第１図の本発明では、外部コレクタ層３４が外部ベース
層３０と絶縁膜３３を介して接触させることが可能とな
るため、外部ベース層３０と外部コレクタ層３４間を縮
小することができ、高集積化に大きな効果を生じるもの
である。
散を用いていたために、外部コレクタと外部ベース層１
０の距離を、横方向拡散を考、鑞して充分に取る必要が
あったため、高集積化の妨げとなっていた。こｎに対し
第１図の本発明では、外部コレクタ層３４が外部ベース
層３０と絶縁膜３３を介して接触させることが可能とな
るため、外部ベース層３０と外部コレクタ層３４間を縮
小することができ、高集積化に大きな効果を生じるもの
である。
なお本発明は上記実施例に限らｎず種々の応用が可能で
ある。例えば本実施例ではＮＰＮ Ｗ ）ランジスタを
例にとったが、ＰＮＰ型トランジスタでも、本実施例の
Ｎｆｆ１をＰ型にＰ型をＮ型にすｎば作用効果は変わら
ない。また、前記側壁酸化膜３３は電気的絶縁性をもち
、不純物のバリアになる例えばナイトライドのような物
質であｎば作用効果は不変である。更にＮ型シリコン３
４は選択エピタキシャル技術を用いず、多結晶シリコン
を付着したのち、エツチングで形成することも可能であ
るし、シリコンだけでなく、前記Ｎ型埋め込み層２３と
オーム性接触をする物質なら作用効果は変わらない。本
実施例の前記Ｎｕシリコン層３４は、シリコン形成後Ｎ
型不純物を与えても作用効果は変わらないものである。
ある。例えば本実施例ではＮＰＮ Ｗ ）ランジスタを
例にとったが、ＰＮＰ型トランジスタでも、本実施例の
Ｎｆｆ１をＰ型にＰ型をＮ型にすｎば作用効果は変わら
ない。また、前記側壁酸化膜３３は電気的絶縁性をもち
、不純物のバリアになる例えばナイトライドのような物
質であｎば作用効果は不変である。更にＮ型シリコン３
４は選択エピタキシャル技術を用いず、多結晶シリコン
を付着したのち、エツチングで形成することも可能であ
るし、シリコンだけでなく、前記Ｎ型埋め込み層２３と
オーム性接触をする物質なら作用効果は変わらない。本
実施例の前記Ｎｕシリコン層３４は、シリコン形成後Ｎ
型不純物を与えても作用効果は変わらないものである。
［発明の効果］
以上説明した如く本発明によｎば、外部コレクタ層が外
部ベース層と絶縁膜を介して接触することが可能となる
ため、外部ベース層と外部コレクタ層間を縮小すること
ができ、高集積化に大きな効果を生じるものである。
部ベース層と絶縁膜を介して接触することが可能となる
ため、外部ベース層と外部コレクタ層間を縮小すること
ができ、高集積化に大きな効果を生じるものである。
第１図は本発明の一実施例の工程説明図、第２図は従来
の半導体装置の製造方法の工程説明図である。 ２１・・・Ｐ型シリコン基板、２２・・・ＰＭエピタキ
シャル層、２３・・・Ｎ１３埋め込み層、２４・・・Ｎ
型ウェル層、２５．３２・−・酸化膜、２６・・・Ｐ型
ベース層、２７・・・多結晶シリコン層、２８・・・Ｈ
１ｉエミッタ層、３０・・・外部ベース層、３３・・・
側壁酸化膜、３４・・・Ｎ型シリコン層。
の半導体装置の製造方法の工程説明図である。 ２１・・・Ｐ型シリコン基板、２２・・・ＰＭエピタキ
シャル層、２３・・・Ｎ１３埋め込み層、２４・・・Ｎ
型ウェル層、２５．３２・−・酸化膜、２６・・・Ｐ型
ベース層、２７・・・多結晶シリコン層、２８・・・Ｈ
１ｉエミッタ層、３０・・・外部ベース層、３３・・・
側壁酸化膜、３４・・・Ｎ型シリコン層。
Claims (6)
- （１）少くとも１つのバイポーラ型トランジスタを含む
半導体装置を製造するに当り、少くとも埋め込みコレク
タ層に到達するまでシリコン基板を選択的にエッチング
し、そのエッチング除去部の側壁に絶縁膜を形成し、前
記エッチング除去部にシリコンを埋め込む工程を具備す
ることを特徴とする半導体装置の製造方法。 - （２）前記絶縁膜がシリコン酸化物または窒化物である
ことを特徴とする特許請求の範囲第１項に記載の半導体
装置の製造方法。 - （３）前記シリコンを埋め込む工程が選択エピタキシャ
ル法であることを特徴とする特許請求の範囲第１項に記
載の半導体装置の製造方法。 - （４）前記シリコンを埋め込む工程が、全面にシリコン
または多結晶シリコンを形成し、その後エッチバックに
より選択的に埋め込むことを特徴とする特許請求の範囲
第１項に記載の半導体装置の製造方法。 - （５）前記選択的に埋め込むシリコンが既に不純物を含
むことを特徴とする特許請求の範囲第１項に記載の半導
体装置の製造方法。 - （６）前記シリコンを埋め込む工程の後、選択的に埋め
込まれたシリコンに選択的に不純物を与えることを特徴
とする特許請求の範囲第１項に記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15158186A JPS639150A (ja) | 1986-06-30 | 1986-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15158186A JPS639150A (ja) | 1986-06-30 | 1986-06-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS639150A true JPS639150A (ja) | 1988-01-14 |
Family
ID=15521644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15158186A Pending JPS639150A (ja) | 1986-06-30 | 1986-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS639150A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5358884A (en) * | 1992-09-11 | 1994-10-25 | Micron Technology, Inc. | Dual purpose collector contact and isolation scheme for advanced bicmos processes |
-
1986
- 1986-06-30 JP JP15158186A patent/JPS639150A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5358884A (en) * | 1992-09-11 | 1994-10-25 | Micron Technology, Inc. | Dual purpose collector contact and isolation scheme for advanced bicmos processes |
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