JPH01225161A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH01225161A
JPH01225161A JP63051032A JP5103288A JPH01225161A JP H01225161 A JPH01225161 A JP H01225161A JP 63051032 A JP63051032 A JP 63051032A JP 5103288 A JP5103288 A JP 5103288A JP H01225161 A JPH01225161 A JP H01225161A
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JP
Japan
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layer
type
buried layer
conductivity type
forming
Prior art date
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Pending
Application number
JP63051032A
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English (en)
Inventor
Atsushi Nakano
敦 中野
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NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にエピタキシ
アル層の厚さが薄い場合の縦型P N P 1−ランジ
スタと縦型NPNトランジスタの二つの異なる導電型ト
ランジスタを有する半導体装置の製造方法に関する。
〔従来の技術〕
近年、縦型PNP)ランジスタ等において、エピタキシ
アル層を2μm程度の薄い層で形成するようになり、そ
れに共なって、製造工程上問題が生じるようになってき
た。
第2図(a)〜(f)は従来の縦型P N P l−ラ
ンジスタと縦型NPN トランジスタの二つの異なる導
電型トランジスタを有する半導体装置の製造方法の一例
を説明するための工程順に示した半導体チップの断面図
である。
第2図(a>に示すように、P型の半導体基板1の表面
にシリコン酸化膜2を形成し、ホトリソグラフィー法に
より、パターニングする。次に、第2図(l〕)に示す
ように、縦型PNP)ランジスタのコレクタと、P型サ
ブストし−)・とを電気的に分離するための第1のN型
埋込層3を形成する9次に、酸素雰囲気下で押込をしな
2表、それによって形成された第1のN型埋込層3上の
シリコン酸化膜を除去する9次に、第2図(c)に示す
ように、P型埋込層7を形成する。次に、第2図(d)
に示すように、縦型NPNトランジスタに用いる第2の
N型埋込層3を形成する。次に、第2図(e)に示すよ
うに、シリコン酸化膜2を全面除去した後、N型エピタ
キシアル層4を成長させる。第2のN型埋込層3及びP
型埋込層7は、拡散により拡大する9次に、第2図(f
)に示すように、周知の方法により、絶縁領域11.P
型拡散領域12.13.N型拡散領域14.15゜17
、フィールド絶縁膜10.電f!16を形成することに
より、縦型P N P )−ランジスタと縦型NPNト
ランジスタの二つの異なる導電型l・ランジスタを有す
る半導体装置を形成していた。
〔発明が解決しようとする・課題〕
上述した従来の半導体装置の製造方法では、縦形PNP
トランジスタのコレクタとP型シリコン基板1とを電気
的に分離するために、縦型PNPトランジスタのP型埋
込層7下にN型埋込層3を形成している。
しかし、エピタキシアル層4の厚さが薄い場合、N型埋
込層3の不純物濃度を高くすると、N型埋込層3全木の
せり上がりが大きくなり、その上にあるP型埋込層7が
押し上げられ、体積が減少してしまうため、結果として
、P型埋込層7のコレクター抵抗が大きくなってしまう
。これを解決するため、P型埋込層7の不純物濃度を高
くすると、P型埋込層7のせり上がりも大きくなってし
まい、上層にあるエピタキシアル層4の厚さが薄いため
、エピタキシアル層4が押しのけられてしまう欠点があ
る6 上述した欠点を解決するためには、縦型PNPトランジ
スタ用のN型埋込層3の形成は、縦型NPNトランジス
タに用いるN型埋込層とは別に、低濃度で、基板へのせ
り下がりが深くなるように形成し、その上に低濃度のP
型埋込層7を形成する必要があるため、N型埋込層形成
工程のホトレジスI・回数が増えると共に、N型埋込層
3の濃度が低いため、P型埋込層7.N型埋込層3.P
型シリコン基板1をPNPとする寄生I・ランジスタに
流れ込む電流が大きくなるという欠点があった。
本発明の目的は、ホトレジストの回数を減らすと共に、
寄生トランジスタの影響を小さくすることが可能な半導
体装置の製造方法を提供することにある。
〔課題を解決するための手段〕
本発明の半導体装置の製造方法は、−導電型半導体基板
の一主面に選択的に逆導電型埋込層を形成する工程と、
前記一導電型半導体基板及び前記逆導電型埋込層上に第
1の逆導電型エピタキシアル層を形成する工程と、前記
第1の逆導電型エピタキシアル層上に第1の酸Cヒ膜を
形成する工程と、前記第1の酸化膜の前記逆導電型埋込
1層上に対応する部分のうち少なくとも一つの部分を選
択的に除去する工程と、前記逆導電型エピタキシフル層
を前記第1の酸化膜をマスクとして前記逆導電型埋込層
に達するまで異方性エツチングする工程と、エツチング
により露出した前記逆導電型埋込層の領域にイオン注入
して一導電型埋込層を形成する工程と、前記一導電型埋
込層及び前記第1の酸化膜上にそれぞれ第2の逆導電型
エピタキシアル層及び多結晶シリコン層を形成する工程
と、前記多結晶シリコン層がすべてシリコン酸化膜に変
1ヒするまで前記第2の逆導電型エピタキシアル層及び
前記多結晶シリコン層を酸化し第2の酸化膜を形成する
工程と、前記第1及び第2の酸化膜を除去する工程とを
含んで構成される。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
第1図(a)〜(h)は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
第1図(a)に示すように、P型の半導体基板1の表面
にシリコン酸化膜2を形成し、ホトリソグラフィー法に
より、バターニングする5次に、第1図(b)に示すよ
うに、開口部にN型の不純物としてヒ素を高濃度注入し
てN型埋込層3を形成した後、酸素雰囲気下で押込をす
る。次に、N型埋込N3上のシリコン酸fヒ膜を全面除
去した後、N型エピタキシアル層4を2.17tm成長
させる。N型埋込層3は、拡散により拡大する9次に、
第1図(c)に示すように、熱酸化後、縦型PNPトラ
ンジスタ形成部上のシリコン酸化膜5をホトレジスト法
により選択的にパターニングする。次に、第1図(d)
に示すように、シリコン酸fヒ膜5をマスクにして、置
方性ドライエツチングにより、N型エピタキシアル層4
を1.7μmエツチングし、N型埋込層3を露出させる
。その後、熱酸化を行ない、N型埋込層3の露出した表
面に薄いシリコン酸1ヒ膜6を形成する。次に、第1図
(e)に示すように、薄いシリコン酸化膜6を通してP
型不純物としてホウ素をイオン注入することにより、P
型埋込層7を形成する。なお、本発明では、薄いシリコ
ン酸化膜6を形成せず、直接イオン注入することら可能
である。次に、第1図(f)に示すように、シリコン酸
1ヒ膜6をフッ化水素酸で除去した後、N型エピタキシ
アル層8をシリコン酸化膜5と同じ高さまで成長させる
。この時、シリコン酸化膜5上にもエピタキシアル層が
成長するが、長すコン酸1ヒ膜上のため、多結晶シリコ
ンつとなる。P型埋込層7は、拡散により拡大する。次
に、熱酸fヒにより、N型エピタキシアル層8の表面に
シリコン酸1ヒ膜5と同じ厚さの酸1に膜を形成する。
一般に、多結晶シリコンと単結晶シリコンでは、多結晶
シリコンの方が酸1ヒ速度が速いため、上記酸化により
、多結晶シリコン9は全てシリコン酸化膜に変化する。
次に、第1図(g)に示すように、酸化終了後、フッ化
水素酸により、すべてのシリコン酸化膜を除去する。次
に、第1図(h)に示すように、まず絶縁領域11を形
成することにより、縦型PNPトランジスタ形成領域と
、縦型NPNトランジスタ形成領域とを分離する。次に
、周知の方法により、P型拡散領域13.コレクタ抵抗
を低くするためのN型拡散領域17.N型拡散領域15
.電極16を形成することにより、縦型NPNトランジ
スタを形成し、同時にP型拡散領域12.N型拡散領域
14.P型拡散領域13.抵抗を低くするためのN型拡
散領N15、電f!16を形成することにより、縦型P
NP トランジスタを形成する。以上の工程により、縦
型PNPトランジスタと縦型N P N l−ランジス
タの二つの異なる導電型トランジスタを有する半導体装
置を形成する。
〔発明の効果〕
以上説明したように本発明は、N型埋込層を形成後、エ
ピタキシアル層を成長させ、縮型PNPl・ランジスタ
を形成する領域のエピタキシアル層を異方性ドライエツ
チングによりN型埋込層に達するまでエツチングし、P
型不純物のイオン注入により、N型埋込層−FにP型埋
込層を形成した後、その上にN型エピタキシアル層を形
成することにより、P型埋込層はその下層にあるN型埋
込層の濃度に影響されずに形成することができ、N型埋
込層の濃度も高くすることができるため、寄生PNPト
ランジスタの影響も小さくすることができると共に、N
型埋込層の形成工程が一度ですむため、ホトレジスト回
数を減らすことができる効果がある。
【図面の簡単な説明】
第1図(a)〜(h)は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第2図(a
)〜(f)は従来の半導体装置の製造方法の一例を説明
するための工程順に示した半導体チップの断面図である
。 1・・・シリコン基板、2・・・シリコンPirt二膜
、3・・・N型埋込層、4・・・N型エピタキシアル層
、5.6・・・シリコン酸化膜、7・・・P型埋込層、
8・・・N型エピタキシアル層、9・・・多結晶シリコ
ン層、10・・・シリコン酸化膜、11・・・絶縁領域
、12.13・・・P型拡散領域、14,15.17・
・・N型拡散領域、16・・・電極。

Claims (1)

    【特許請求の範囲】
  1.  一導電型半導体基板の一主面に選択的に逆導電型埋込
    層を形成する工程と、前記一導電型半導体基板及び前記
    逆導電型埋込層上に第1の逆導電型エピタキシァル層を
    形成する工程と、前記第1の逆導電型エピタキシァル層
    上に第1の酸化膜を形成する工程と、前記第1の酸化膜
    の前記逆導電型埋込層上に対応する部分のうち少なくと
    も一つの部分を選択的に除去する工程と、前記逆導電型
    エピタキシァル層を前記第1の酸化膜をマスクとして前
    記逆導電型埋込層に達するまで異方性エッチングする工
    程と、エッチングにより露出した前記逆導電型埋込層の
    領域にイオン注入して一導電型埋込層を形成する工程と
    、前記一導電型埋込層及び前記第1の酸化膜上にそれぞ
    れ第2の逆導電型エピタキシァル層及び多結晶シリコン
    層を形成する工程と、前記多結晶シリコン層がすべてシ
    リコン酸化膜に変化するまで前記第2の逆導電型エピタ
    キシァル層及び前記多結晶シリコン層を酸化し第2の酸
    化膜を形成する工程と、前記第1及び第2の酸化膜を除
    去する工程とを含むことを特徴とする半導体装置の製造
    方法。
JP63051032A 1988-03-03 1988-03-03 半導体装置の製造方法 Pending JPH01225161A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007266109A (ja) * 2006-03-27 2007-10-11 Mitsumi Electric Co Ltd 半導体装置の製造方法

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* Cited by examiner, † Cited by third party
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JP2007266109A (ja) * 2006-03-27 2007-10-11 Mitsumi Electric Co Ltd 半導体装置の製造方法

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