JPS6315752B2 - - Google Patents
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- JPS6315752B2 JPS6315752B2 JP57003119A JP311982A JPS6315752B2 JP S6315752 B2 JPS6315752 B2 JP S6315752B2 JP 57003119 A JP57003119 A JP 57003119A JP 311982 A JP311982 A JP 311982A JP S6315752 B2 JPS6315752 B2 JP S6315752B2
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- emitter
- silicon semiconductor
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Ceramic Engineering (AREA)
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- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、トランジスタ等の半導体装置の製造
方法に関するものである。
方法に関するものである。
シヤロウ・ジヤンクシヨンを有するバイポーラ
型トランジスタをプレーナ法により製造する場
合、普通次のような工程が使われることが多い。
型トランジスタをプレーナ法により製造する場
合、普通次のような工程が使われることが多い。
即ち、第１図の如く、Ｐ型のシリコン（Si）半
導体基板S′上に埋込層形成のための不純物拡散を
行なつた後エピタキシヤル層１′を成長させ、該
エピタキシヤル層１′にアイソレーシヨン領域
I′とＰ領域２′を選択拡散により形成する。なお
エピタキシヤル層１′上には拡散の際に二酸化シ
リコン（SiO2）膜３″が生じる。次に第２図の如
く、二酸化シリコン（SiO2）膜３′，３″上にナ
トリウム（Na）などの汚染を防止するための窒
化膜（Si3N4）５′を設けた後、更にその上に
CVD法により二酸化シリコン（SiO2）膜６′を設
ける。次にフオトレジスト法により、コレクタ、
ベース、エミツタ各電極形成領域上の二酸化シリ
コン（SiO2）膜６′を除去した後、この二酸化シ
リコン（SiO2）膜６′をマスクとして熱燐酸
（H3PO4）により窒化膜（Si3N4）５′をエツチン
グする（第３図参照）。次にフオトレジスト法に
よりコレクタ電極形成領域７′とエミツタ電極形
成領域８′上の二酸化シリコン（SiO2）膜３′，
３″を除去する（第４図）。このときコレクタ電極
形成領域７′とエミツタ電極形成領域８′上の二酸
化シリコン（SiO2）膜６′にあけた窓を少し広く
エツチングすることができる。続いて第５図の如
くウエハー全面にポリシリコン（Poly−Si）層
９′と不純物拡散源となるPSG（燐硅酸ガラス）
またはAsSG（砒素硅酸ガラス）１０′を被着した
後、ウエハー全体を加熱してPSGあるいはAsSG
１０′中の不純物をポリシリコン（Poly−Si）層
９′を通して拡散せしめ、エミツタ領域１１′とコ
レクタコンタクト領域１２′を形成する。次に
PSGあるいはAsSG１０′を除去した後、ベース
電極形成領域上のポリシリコン層９′と二酸化シ
リコン（SiO2）層３′をフオトレジスト法により
除去し、全面にアルミニウム（Al）を蒸着し、
シンタリングの後、配線パターニングを行なつて
第６図の如く、エミツタ電極１３′、コレクタ電
極１４′、ベース電極１５′を形成する。
導体基板S′上に埋込層形成のための不純物拡散を
行なつた後エピタキシヤル層１′を成長させ、該
エピタキシヤル層１′にアイソレーシヨン領域
I′とＰ領域２′を選択拡散により形成する。なお
エピタキシヤル層１′上には拡散の際に二酸化シ
リコン（SiO2）膜３″が生じる。次に第２図の如
く、二酸化シリコン（SiO2）膜３′，３″上にナ
トリウム（Na）などの汚染を防止するための窒
化膜（Si3N4）５′を設けた後、更にその上に
CVD法により二酸化シリコン（SiO2）膜６′を設
ける。次にフオトレジスト法により、コレクタ、
ベース、エミツタ各電極形成領域上の二酸化シリ
コン（SiO2）膜６′を除去した後、この二酸化シ
リコン（SiO2）膜６′をマスクとして熱燐酸
（H3PO4）により窒化膜（Si3N4）５′をエツチン
グする（第３図参照）。次にフオトレジスト法に
よりコレクタ電極形成領域７′とエミツタ電極形
成領域８′上の二酸化シリコン（SiO2）膜３′，
３″を除去する（第４図）。このときコレクタ電極
形成領域７′とエミツタ電極形成領域８′上の二酸
化シリコン（SiO2）膜６′にあけた窓を少し広く
エツチングすることができる。続いて第５図の如
くウエハー全面にポリシリコン（Poly−Si）層
９′と不純物拡散源となるPSG（燐硅酸ガラス）
またはAsSG（砒素硅酸ガラス）１０′を被着した
後、ウエハー全体を加熱してPSGあるいはAsSG
１０′中の不純物をポリシリコン（Poly−Si）層
９′を通して拡散せしめ、エミツタ領域１１′とコ
レクタコンタクト領域１２′を形成する。次に
PSGあるいはAsSG１０′を除去した後、ベース
電極形成領域上のポリシリコン層９′と二酸化シ
リコン（SiO2）層３′をフオトレジスト法により
除去し、全面にアルミニウム（Al）を蒸着し、
シンタリングの後、配線パターニングを行なつて
第６図の如く、エミツタ電極１３′、コレクタ電
極１４′、ベース電極１５′を形成する。
この製造方法によつて製造されたバイポーラ型
トランジスタは、エミツタ電極形成時にエミツタ
電極１３′とエミツタ領域１１′との間にポリシリ
コン（Poly−Si）層９′を介在させているので、
エミツタ電極１３′とエミツタ領域１１′間のオー
ミツクな接続を形成させる際のシンタリングにお
いて、電極を形成している金属とシリコン（Si）
との合金化された領域がエミツタ領域１１′内に
深く喰い込むことがなく、エミツタ・ベース間の
Ｐ−Ｎ接合が破壊されるようなことがないが、上
記二酸化シリコン（SiO2）膜６′，３′，３″をエ
ツチングする際、窒化膜（Si3N4）５′下の二酸
化シリコン（SiO2）膜３′，３″がアンダーカツ
トされる（第４図の２０′及び第６図の２１′で示
す）ため、第６図の如く電極を形成するアルミニ
ウム（Al）がアンダーカツト部分で断線すると
いう欠点がある。また上記方法は窒化膜
（Si3N4）を被着する工程を含んでいるため、ト
ランジスタの製造工程が複雑となる欠点も有して
いる。
トランジスタは、エミツタ電極形成時にエミツタ
電極１３′とエミツタ領域１１′との間にポリシリ
コン（Poly−Si）層９′を介在させているので、
エミツタ電極１３′とエミツタ領域１１′間のオー
ミツクな接続を形成させる際のシンタリングにお
いて、電極を形成している金属とシリコン（Si）
との合金化された領域がエミツタ領域１１′内に
深く喰い込むことがなく、エミツタ・ベース間の
Ｐ−Ｎ接合が破壊されるようなことがないが、上
記二酸化シリコン（SiO2）膜６′，３′，３″をエ
ツチングする際、窒化膜（Si3N4）５′下の二酸
化シリコン（SiO2）膜３′，３″がアンダーカツ
トされる（第４図の２０′及び第６図の２１′で示
す）ため、第６図の如く電極を形成するアルミニ
ウム（Al）がアンダーカツト部分で断線すると
いう欠点がある。また上記方法は窒化膜
（Si3N4）を被着する工程を含んでいるため、ト
ランジスタの製造工程が複雑となる欠点も有して
いる。
本発明は上述の如き欠点を改善したものであ
り、その目的は、配線用金属が断線を起さず、且
つ工程が簡単な半導体装置の製造方法を提供する
ことにある。以下実施例について詳細に説明す
る。
り、その目的は、配線用金属が断線を起さず、且
つ工程が簡単な半導体装置の製造方法を提供する
ことにある。以下実施例について詳細に説明す
る。
第７図乃至第１０図は本発明の実施例の工程説
明図であり、先ず第７図に示したように、P-型
のシリコン（Si）半導体基板Ｓ上に埋込層ＢとＮ
型のエピタキシヤル層１とアイソレーシヨン領域
Ｉを設けたシリコン（Si）半導体基板２全面に二
酸化シリコン（SiO2）膜等からなる第１のマス
ク材３を熱酸化法により形成した後該二酸化シリ
コン（SiO2）膜からなるマスク材３に窓をあけ、
不純物拡散を行なつてＰ型のベース領域４を形成
する。なお、この不純物拡散の際Ｐ領域４上に二
酸化シリコン（SiO2）薄膜が成長するが、この
薄膜も後の拡散工程の際のマスク材として利用す
る。
明図であり、先ず第７図に示したように、P-型
のシリコン（Si）半導体基板Ｓ上に埋込層ＢとＮ
型のエピタキシヤル層１とアイソレーシヨン領域
Ｉを設けたシリコン（Si）半導体基板２全面に二
酸化シリコン（SiO2）膜等からなる第１のマス
ク材３を熱酸化法により形成した後該二酸化シリ
コン（SiO2）膜からなるマスク材３に窓をあけ、
不純物拡散を行なつてＰ型のベース領域４を形成
する。なお、この不純物拡散の際Ｐ領域４上に二
酸化シリコン（SiO2）薄膜が成長するが、この
薄膜も後の拡散工程の際のマスク材として利用す
る。
次に第８図の如くフオトレジスト技術を用いて
二酸化シリコン（SiO2）薄膜からなるマスク材
３にコレクタコンタクト拡散窓５、ベース電極窓
６、エミツタ領域拡散窓７をあけた後全面にシリ
コン半導体薄膜即ちノンドープのポリシリコン層
８を成長させ、更にその上にノンドープの二酸化
シリコン（SiO2）膜等からなる第２のマスク材
９を熱酸化法あるいはCVD法により形成する。
二酸化シリコン（SiO2）薄膜からなるマスク材
３にコレクタコンタクト拡散窓５、ベース電極窓
６、エミツタ領域拡散窓７をあけた後全面にシリ
コン半導体薄膜即ちノンドープのポリシリコン層
８を成長させ、更にその上にノンドープの二酸化
シリコン（SiO2）膜等からなる第２のマスク材
９を熱酸化法あるいはCVD法により形成する。
次に第９図の如のフオトレジスト法を用いてベ
ース電極上を残して他の部分の二酸化シリコン
（SiO2）膜等からなる第２のマスク材９を除去す
る。なお、半導体基板表面のコンタミネーシヨン
防止等を考慮すれば、エミツタ領域とコレクタコ
ンタクト領域上の二酸化シリコン（SiO2）膜か
らなる第２のマスク材９のみを除去するのが望ま
しい。次に半導体基板２全面に不純物源となる
PSG（燐硅酸ガラス）１０を被着した後加熱処理
してPSG１０の中に含まれる不純物（燐）をポ
リシリコン層８を通してシリコン半導体基板２に
拡散させ、Ｐ型のベース領域４の中にN+型のエ
ミツタ領域１１とエピタキシヤル層１の中にN+
型のコレクタコンタクト領域１２を形成する。次
にPSG１０とベース領域４上の第２のマスク材
９を除去した後全面にアルミニウム（Al）を蒸
着し、パターニングを行なつて第１０図に示すよ
うに、アルミニウム（Al）の薄膜１３のパター
ンを形成し、その薄膜１３をマスクとしてポリシ
リコン層８をパターニングし、アルミニウム
（Al）の薄膜１３の下のポリシリコン層８１を残
し、パターニングされたアルミニウム（Al）の
薄膜１３でマスクされていない部分のポリシリコ
ン層を除去し、シンタリングを行なつて、エミツ
タ電極１４、ベース電極１５、コレクタ電極１６
を形成する。
ース電極上を残して他の部分の二酸化シリコン
（SiO2）膜等からなる第２のマスク材９を除去す
る。なお、半導体基板表面のコンタミネーシヨン
防止等を考慮すれば、エミツタ領域とコレクタコ
ンタクト領域上の二酸化シリコン（SiO2）膜か
らなる第２のマスク材９のみを除去するのが望ま
しい。次に半導体基板２全面に不純物源となる
PSG（燐硅酸ガラス）１０を被着した後加熱処理
してPSG１０の中に含まれる不純物（燐）をポ
リシリコン層８を通してシリコン半導体基板２に
拡散させ、Ｐ型のベース領域４の中にN+型のエ
ミツタ領域１１とエピタキシヤル層１の中にN+
型のコレクタコンタクト領域１２を形成する。次
にPSG１０とベース領域４上の第２のマスク材
９を除去した後全面にアルミニウム（Al）を蒸
着し、パターニングを行なつて第１０図に示すよ
うに、アルミニウム（Al）の薄膜１３のパター
ンを形成し、その薄膜１３をマスクとしてポリシ
リコン層８をパターニングし、アルミニウム
（Al）の薄膜１３の下のポリシリコン層８１を残
し、パターニングされたアルミニウム（Al）の
薄膜１３でマスクされていない部分のポリシリコ
ン層を除去し、シンタリングを行なつて、エミツ
タ電極１４、ベース電極１５、コレクタ電極１６
を形成する。
上記第７図においてＰ領域４のベース電極を形
成する部分に、点線で示すようなP+型の補償拡
散領域１７を設けてベース領域とベース電極との
間のオーミツクコンタクト形成を容易にすること
ができる。このようにベース電極を形成する表面
が高濃度である程、ノンドープのポリシリコン層
８中への不純物のはい上りが多く、コンタクトの
直列抵抗を低下することができる。また、第９図
においてシリコン（Si）半導体基板にPSGを被着
することなく通常の気相拡散や真空カプセル法な
ど他の周知の不純物拡散方法を用いてエミツタ領
域とコレクタコンタクト領域を形成してもよい。
成する部分に、点線で示すようなP+型の補償拡
散領域１７を設けてベース領域とベース電極との
間のオーミツクコンタクト形成を容易にすること
ができる。このようにベース電極を形成する表面
が高濃度である程、ノンドープのポリシリコン層
８中への不純物のはい上りが多く、コンタクトの
直列抵抗を低下することができる。また、第９図
においてシリコン（Si）半導体基板にPSGを被着
することなく通常の気相拡散や真空カプセル法な
ど他の周知の不純物拡散方法を用いてエミツタ領
域とコレクタコンタクト領域を形成してもよい。
以上説明したように、本発明によれば二酸化シ
リコン（SiO2）膜と窒化膜（Si3N4）との多層構
造によるマスク材を用いないので、窓あけ工程に
おいてアンダーカツトが生ぜず、従つて配線がア
ンダーカツト部分で断線するようなことがない。
又ポリシリコン層８等のシリコン半導体薄膜は、
アルミニウムの薄膜１３等の金属薄膜をパターニ
ングした後、その金属薄膜をマスクとして、シリ
コン半導体薄膜をパターニングするものであるか
ら、シリコン半導体薄膜のパターニングも容易に
行なうことができる。又エミツタ領域上にシリコ
ン半導体薄膜を介してエミツタ電極を形成するよ
うにしたので、シンタリング工程において、電極
形成金属とシリコン半導体の合金化領域がエミツ
タ領域に深く喰い込むようなこともなく、エミツ
タ電極下のシヤロウジヤンクシヨンを保護するこ
とができる。それに加えて、選択拡散に種々の方
法を適用できる利点があり、バイポーラトランジ
スタの製造工程が従来の製造方法に比べて大幅に
単純化される利点がある。
リコン（SiO2）膜と窒化膜（Si3N4）との多層構
造によるマスク材を用いないので、窓あけ工程に
おいてアンダーカツトが生ぜず、従つて配線がア
ンダーカツト部分で断線するようなことがない。
又ポリシリコン層８等のシリコン半導体薄膜は、
アルミニウムの薄膜１３等の金属薄膜をパターニ
ングした後、その金属薄膜をマスクとして、シリ
コン半導体薄膜をパターニングするものであるか
ら、シリコン半導体薄膜のパターニングも容易に
行なうことができる。又エミツタ領域上にシリコ
ン半導体薄膜を介してエミツタ電極を形成するよ
うにしたので、シンタリング工程において、電極
形成金属とシリコン半導体の合金化領域がエミツ
タ領域に深く喰い込むようなこともなく、エミツ
タ電極下のシヤロウジヤンクシヨンを保護するこ
とができる。それに加えて、選択拡散に種々の方
法を適用できる利点があり、バイポーラトランジ
スタの製造工程が従来の製造方法に比べて大幅に
単純化される利点がある。
第１図乃至第６図は従来の製造方法を示す製造
工程断面図、第７図乃至第１０図は本発明の実施
例を示す製造工程断面図である。 図において、１はエピタキシヤル層、２はシリ
コン半導体基板、３は第１のマスク材、４はベー
ス領域、５はコレクタコンタクト拡散窓、６はベ
ース電極窓、７はエミツタ領域拡散窓、８はポリ
シリコン層、９は第２のマスク材、１０はPSG、
１４はエミツタ電極、１５はベース電極、１６は
コレクタ電極である。
工程断面図、第７図乃至第１０図は本発明の実施
例を示す製造工程断面図である。 図において、１はエピタキシヤル層、２はシリ
コン半導体基板、３は第１のマスク材、４はベー
ス領域、５はコレクタコンタクト拡散窓、６はベ
ース電極窓、７はエミツタ領域拡散窓、８はポリ
シリコン層、９は第２のマスク材、１０はPSG、
１４はエミツタ電極、１５はベース電極、１６は
コレクタ電極である。
Claims (1)
- １ ベース拡散を終了した半導体基板を覆う表面
絶縁膜に、エミツタ電極、ベース電極、コレクタ
電極用の各電極窓を設け、この後、該各電極窓内
の半導体基板部分に接触してシリコン半導体薄膜
を前記表面絶縁膜上に形成し、次いでベース電極
窓上を覆い且つエミツタ電極窓、コレクタ電極窓
上及びそれらの周囲領域を覆わないマスク材を前
記シリコン半導体薄膜上に形成し、ベース拡散領
域内にエミツタ領域並びにコレクタ電極下となる
半導体基板に拡散領域を設けることにより、エミ
ツタ電極窓及びコレクタ電極窓内のシリコン半導
体薄膜を導電性とすると共に、ベース電極窓内の
シリコン半導体薄膜を半導体基板側からの不純物
ドープにより導電性とし、前記マスク材の除去
後、シリコン半導体薄膜表面上に金属薄膜を被着
してパターニングを行ない、パターニグされた金
属薄膜以外の露出したシリコン半導体薄膜を、パ
ターニングされた金属薄膜をマスクとして除去す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP311982A JPS57136366A (en) | 1982-01-11 | 1982-01-11 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP311982A JPS57136366A (en) | 1982-01-11 | 1982-01-11 | Manufacture of semiconductor device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5152075A Division JPS51127681A (en) | 1975-04-30 | 1975-04-30 | Manufacturing process of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57136366A JPS57136366A (en) | 1982-08-23 |
| JPS6315752B2 true JPS6315752B2 (ja) | 1988-04-06 |
Family
ID=11548464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP311982A Granted JPS57136366A (en) | 1982-01-11 | 1982-01-11 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57136366A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2659798B2 (ja) * | 1989-04-19 | 1997-09-30 | 株式会社東芝 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5615590A (en) * | 1979-07-18 | 1981-02-14 | Matsushita Electric Ind Co Ltd | Sheathed heater with safety element |
-
1982
- 1982-01-11 JP JP311982A patent/JPS57136366A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5615590A (en) * | 1979-07-18 | 1981-02-14 | Matsushita Electric Ind Co Ltd | Sheathed heater with safety element |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57136366A (en) | 1982-08-23 |
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