JPS6388669A - Ｃｐｕ間通信装置 - Google Patents
Ｃｐｕ間通信装置Info
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- JPS6388669A JPS6388669A JP23355086A JP23355086A JPS6388669A JP S6388669 A JPS6388669 A JP S6388669A JP 23355086 A JP23355086 A JP 23355086A JP 23355086 A JP23355086 A JP 23355086A JP S6388669 A JPS6388669 A JP S6388669A
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- JP
- Japan
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- cpu
- reception
- data
- interruption
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Links
- 238000004891 communication Methods 0.000 title claims abstract description 14
- 230000005540 biological transmission Effects 0.000 abstract description 4
- 230000015654 memory Effects 0.000 description 17
- 238000010586 diagram Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 240000007320 Pinus strobus Species 0.000 description 2
- 241001212789 Dynamis Species 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＣＰＵ間通信装置に関する。
従来の技術
従来この種の装置は、第２図に示すようにそれぞれ２つ
のＣＰ Ｕ （ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ
ｕｎｉｔ）ＡＸＢに接続されたＣＰＵバスｌａ、ｌｂ
と、ＣＰＵＡｓＢからそれぞれＣＰＵバスｌａ、１１）
を介して伝送されたデータを一時蓄積するＦＩＦＯ（ｆ
ｉｒｓｔ−ｉｎ ｆｉｒｓｔ−ｏｕｔ）メモリ２ａ％２
ｂよシ概略構成されている。
のＣＰ Ｕ （ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ
ｕｎｉｔ）ＡＸＢに接続されたＣＰＵバスｌａ、ｌｂ
と、ＣＰＵＡｓＢからそれぞれＣＰＵバスｌａ、１１）
を介して伝送されたデータを一時蓄積するＦＩＦＯ（ｆ
ｉｒｓｔ−ｉｎ ｆｉｒｓｔ−ｏｕｔ）メモリ２ａ％２
ｂよシ概略構成されている。
上記構成において、一方のＣＰＵＢから他方のＣＰＵＡ
にデータを伝送する場合、まずＣＰＵＢは、ＣＰＵバス
１ｂからアドレスバス３ｂを介してＦＩＦＯメモリ２ｂ
のアドレスを指定し、次いでクロックライン５ｂを介し
てＦＩＦＯメモリ２ｂにクロックＣＫを出力することに
より、データバス４ｂを介してＦＩＦＯメモリ２ｂにデ
ータを書き込む。この書き込みは、ＦＩＦＯメモリ２ｂ
からライン６ｂを介してＣＰＵＢに対し、空き信号ＥＭ
Ｐが出力されているときに実行され、ＦＩＦＯメモリ２
ｂに空きがないときには実行されない。ＦＩＦＯメモＩ
Ｊ ２ ｂはデータが書き込まれると、ＣＰＵＡに対し
ライン７ｂを介してデータ有りを示す論理和信号ＯＲを
出力する。
にデータを伝送する場合、まずＣＰＵＢは、ＣＰＵバス
１ｂからアドレスバス３ｂを介してＦＩＦＯメモリ２ｂ
のアドレスを指定し、次いでクロックライン５ｂを介し
てＦＩＦＯメモリ２ｂにクロックＣＫを出力することに
より、データバス４ｂを介してＦＩＦＯメモリ２ｂにデ
ータを書き込む。この書き込みは、ＦＩＦＯメモリ２ｂ
からライン６ｂを介してＣＰＵＢに対し、空き信号ＥＭ
Ｐが出力されているときに実行され、ＦＩＦＯメモリ２
ｂに空きがないときには実行されない。ＦＩＦＯメモＩ
Ｊ ２ ｂはデータが書き込まれると、ＣＰＵＡに対し
ライン７ｂを介してデータ有りを示す論理和信号ＯＲを
出力する。
信号ＯＲを検出したＣ Ｐ Ｕ ＡばＣＰＵバス１３゜
アドレスバス８ｂを介し、ＦＩＦＯメモＩＪ ２ ｂ
ニ対してアドレスを指定し、次いでクロノクライン９ｂ
を介してクロックＣＫを出力し、ライ７７ｂを介した信
号ＯＲがデータ無しになるまでＰＩＦＣ）ノモ＋） ２
ｂ内のデータをデータバス１０ｂを介して取り込む。
アドレスバス８ｂを介し、ＦＩＦＯメモＩＪ ２ ｂ
ニ対してアドレスを指定し、次いでクロノクライン９ｂ
を介してクロックＣＫを出力し、ライ７７ｂを介した信
号ＯＲがデータ無しになるまでＰＩＦＣ）ノモ＋） ２
ｂ内のデータをデータバス１０ｂを介して取り込む。
ＦＩＦＯメモリ２ａ、２ｂはそれぞれ、データの方向が
〜方向でちるために’ｖ ＣＰＵＡからＣＰＵＢ−＼の
データ伝送は、ＦＩＦＯメモリ２ｂと同様な構成のＦＩ
ＦＯメモ’Ｊ ２ ａを介して行われる。
〜方向でちるために’ｖ ＣＰＵＡからＣＰＵＢ−＼の
データ伝送は、ＦＩＦＯメモリ２ｂと同様な構成のＦＩ
ＦＯメモ’Ｊ ２ ａを介して行われる。
上記の如く、データを送信するＣ Ｐ Ｕは、受信側の
ＣＰＵの動作に関係なくＦＩＦＯメモリにデータを格納
している１゜ 発明が解決しようとする問題点 しかＬ２ながら、かかる構成によれば、ＣＰＵ間の双方
向のデータ通信を実現するために、２系統のＦＩＦＯメ
モリ、アドレスバス、データバス等が必要となり、回路
構成が複雑となるという問題点がある。
ＣＰＵの動作に関係なくＦＩＦＯメモリにデータを格納
している１゜ 発明が解決しようとする問題点 しかＬ２ながら、かかる構成によれば、ＣＰＵ間の双方
向のデータ通信を実現するために、２系統のＦＩＦＯメ
モリ、アドレスバス、データバス等が必要となり、回路
構成が複雑となるという問題点がある。
４ タ、ＦＩＦＯメモリを用いているだめに、各ＣＰＵ
はお互いに非同期で動作ｌ−ており、ＦＩＦＯメモリに
書き込１れたデータを解析した後、相手側ＣＰＵに応答
を返し、相手側ＣＰＵの処理をリアルタイムで検出する
ことができず、したがってハンドシェーク′Ａ信でない
だめに通信が不確実であるという問題点がある。
はお互いに非同期で動作ｌ−ており、ＦＩＦＯメモリに
書き込１れたデータを解析した後、相手側ＣＰＵに応答
を返し、相手側ＣＰＵの処理をリアルタイムで検出する
ことができず、したがってハンドシェーク′Ａ信でない
だめに通信が不確実であるという問題点がある。
更に、コマンド等の処理もＩ” Ｕ Ｆ Ｏメモリに複
数個書き込まれるために、ソフトウェアがシーケンシャ
ルにならず、ソフトウェア処理の負担が犬きくなるとい
う問題点がある。
数個書き込まれるために、ソフトウェアがシーケンシャ
ルにならず、ソフトウェア処理の負担が犬きくなるとい
う問題点がある。
また、ＦＩＦＯメモリの容量に限界があるために、コマ
ンド体系を自由に設定することができないという問題点
がある。
ンド体系を自由に設定することができないという問題点
がある。
本発明は上記問題点に鑑み、簡単な回路構成で相手側の
処理をリアルタイムで検出することができ、またコマン
ド体系を自由に設定することができるＣＰＵ間通信装置
を提供することを目的とする。
処理をリアルタイムで検出することができ、またコマン
ド体系を自由に設定することができるＣＰＵ間通信装置
を提供することを目的とする。
問題点を解決するための手段
本発明は上記問題点を解決するために、ＣＰＵ間のデー
タを蓄積するＤＲＡＭと、送信側ＣＰＵから受信側ＣＩ
） Ｕに対する割り込み要求信号を発生する手段と、受
信側ＣＰＵから送信側ＣＰＵに対する割り込み受付信号
を発生する手段と、受信側ＣＰＵの割り込み受付状態を
検出する手段とを備えたことを特徴とする。
タを蓄積するＤＲＡＭと、送信側ＣＰＵから受信側ＣＩ
） Ｕに対する割り込み要求信号を発生する手段と、受
信側ＣＰＵから送信側ＣＰＵに対する割り込み受付信号
を発生する手段と、受信側ＣＰＵの割り込み受付状態を
検出する手段とを備えたことを特徴とする。
作用
本発明は上記構成により、送信側ＣＰＵはデータを伝送
する場合、ｒ）ＲＡＭに書き込み、受信側に対し割り込
み要求信号を発生させる。この場合、Ｄ ＲＡＭの容量
が大きいために、コマンド形式は自由に設定することが
できる。
する場合、ｒ）ＲＡＭに書き込み、受信側に対し割り込
み要求信号を発生させる。この場合、Ｄ ＲＡＭの容量
が大きいために、コマンド形式は自由に設定することが
できる。
割り込み要求を受は付けた受信側ＣＰＵは、割り込み受
付信号を発生させ、割り込み要求した送信側ＣＰＵは受
信側ＣＰＵの割り込み受付状態をポーリングする。
付信号を発生させ、割り込み要求した送信側ＣＰＵは受
信側ＣＰＵの割り込み受付状態をポーリングする。
したがって、送信側ＣＩ） Ｕは受信側ＣＰＵの割り込
み受付状態をリアルタイムで確認することが可能となる
。
み受付状態をリアルタイムで確認することが可能となる
。
実施例
以下、図面を参照して本発明の詳細な説明する。第１図
は、本発明に係るＣＰＵ間通信装置の一実施例を示すブ
ロック図であり、双方向の通信を行うＣＰＵＡＸ Ｂに
それぞれ接続されたＣＰＵバス２１ａ、、２１ｂを介し
て後述する種々の信号が入出力される。
は、本発明に係るＣＰＵ間通信装置の一実施例を示すブ
ロック図であり、双方向の通信を行うＣＰＵＡＸ Ｂに
それぞれ接続されたＣＰＵバス２１ａ、、２１ｂを介し
て後述する種々の信号が入出力される。
第１図上段において、２２ａ、２２ｂはそれぞれＣＰ
Ｕバス２１ａ、、２１ｂからのアドレスバスであり、２
３ ａ 、 Ｚ３ ｂはそれぞれ、アドレスバス２２ａ
、、 ２２ｂを介して入力されたアドレスをデコードす
るアドレスデコーダ回路であり、２４ａ、２４ｂはそれ
ぞれ、書き込み信号Ｗ Ｒ１いＷＲＩｂと、アドレスデ
コーダ回路２．３ａＸＺ３ｂからのアドレスデータと、
データライン：２５ａ、Ｚ５ｂのデータとの論理積演算
を行って受信側のＣＰＵに対し割り込み要求信号を出力
するアンドゲートであり、２６ ａ −、２６ｂはそれ
ぞれ、書き込み信号ＷＲ，ユ、ＷＲＩｂと、アドレスデ
コーダ回路２３ａ、、、２３ｂからのアドレスデータと
、データライン２５ ａ −、２５ｂのデータとの論理
積演算を行って送信側のＣＰＵに対し割り込み受付信号
を出力するアントゲ−トである。
Ｕバス２１ａ、、２１ｂからのアドレスバスであり、２
３ ａ 、 Ｚ３ ｂはそれぞれ、アドレスバス２２ａ
、、 ２２ｂを介して入力されたアドレスをデコードす
るアドレスデコーダ回路であり、２４ａ、２４ｂはそれ
ぞれ、書き込み信号Ｗ Ｒ１いＷＲＩｂと、アドレスデ
コーダ回路２．３ａＸＺ３ｂからのアドレスデータと、
データライン：２５ａ、Ｚ５ｂのデータとの論理積演算
を行って受信側のＣＰＵに対し割り込み要求信号を出力
するアンドゲートであり、２６ ａ −、２６ｂはそれ
ぞれ、書き込み信号ＷＲ，ユ、ＷＲＩｂと、アドレスデ
コーダ回路２３ａ、、、２３ｂからのアドレスデータと
、データライン２５ ａ −、２５ｂのデータとの論理
積演算を行って送信側のＣＰＵに対し割り込み受付信号
を出力するアントゲ−トである。
また、２７ａｓ２７ｂはそれぞれ、アンドゲート２４ａ
１２ｚ４ｂからの割シ込み要求信号またはアントゲ）２
６ｂ、２６ａからの割り込み受付信号をクロノＣＫａ、
ＣＫｂにより取り込み、まだ出力するラッチであり、２
８ ａ ％ ＺＳ ｂはそれぞれ、ストローブ５ＴＢａ
、５ＴＢｂによりラッチ２７ ａ、 、 ２７ ｂから
の信号を検出して受信側のＣＰＵの割り込み受月状態を
検出するだめのトラステートバッファである。
１２ｚ４ｂからの割シ込み要求信号またはアントゲ）２
６ｂ、２６ａからの割り込み受付信号をクロノＣＫａ、
ＣＫｂにより取り込み、まだ出力するラッチであり、２
８ ａ ％ ＺＳ ｂはそれぞれ、ストローブ５ＴＢａ
、５ＴＢｂによりラッチ２７ ａ、 、 ２７ ｂから
の信号を検出して受信側のＣＰＵの割り込み受月状態を
検出するだめのトラステートバッファである。
第１図下段において、３５は、ＣＰＵＡＸＢからのデー
タを記憶するだめのＤＲＡＭ （ｄｙｎａｍｉｃ ｒａ
ｎｄｏｍａｃｃｅｓｓ ｍｅｍｏｒｙ） 、３６は、Ｃ
ＰＵＡ、ＢからＤＲＡＭ：３５に対するデータの同時書
込み又は同時読み出しが発生した場合の調停を行ったり
、ＤＲＡＭ３５に対するタイミング等を発生するだめの
２ボ一トＤＲＡＭコントローラである。
タを記憶するだめのＤＲＡＭ （ｄｙｎａｍｉｃ ｒａ
ｎｄｏｍａｃｃｅｓｓ ｍｅｍｏｒｙ） 、３６は、Ｃ
ＰＵＡ、ＢからＤＲＡＭ：３５に対するデータの同時書
込み又は同時読み出しが発生した場合の調停を行ったり
、ＤＲＡＭ３５に対するタイミング等を発生するだめの
２ボ一トＤＲＡＭコントローラである。
また、３７ａ、３７ｂはそれぞれ、ＣＰＵＡ、Ｂからの
書き込み信号Ｗ Ｒ２ａ、ＷＲ２ｂ のラインであり
、３８ ａ ％ ３８ｂばそれぞれ、ＣＰＵＡＸＢから
の読み出し信号ＲＤ−，ＲＤｂのラインであシ、３９ａ
、３９ｂはそれぞれ、ＣＰＵＡＸＢからのアドレスバス
であり、４０ａ、４０ｂはそれぞれ、ＣＰＵＡ、ＢとＤ
ＲＡＭ３．５との間のデータバスである。
書き込み信号Ｗ Ｒ２ａ、ＷＲ２ｂ のラインであり
、３８ ａ ％ ３８ｂばそれぞれ、ＣＰＵＡＸＢから
の読み出し信号ＲＤ−，ＲＤｂのラインであシ、３９ａ
、３９ｂはそれぞれ、ＣＰＵＡＸＢからのアドレスバス
であり、４０ａ、４０ｂはそれぞれ、ＣＰＵＡ、ＢとＤ
ＲＡＭ３．５との間のデータバスである。
すなわち、このＣＰＵ間通信装置は、Ｄ ＲＡ Ｍあと
２ポートＤ ＲＡ Ｍコントコーラを除く各部（」が一
対の対称的な回路構成となっている。
２ポートＤ ＲＡ Ｍコントコーラを除く各部（」が一
対の対称的な回路構成となっている。
次に、上記構成に係る実施例の動作を、データをＣＰＵ
ＡからＣＰＵＢに伝送する場合について説明する。
ＡからＣＰＵＢに伝送する場合について説明する。
先ず、送信側のＣＰＵＡは第１図下段に示すように、Ｃ
ＰＵバス２１ａｌのアドレスバス３９ａにアドレスに出
力するとともにデータバス・１０ａにデータを七ノトシ
、書き込み信号ＷＲ２Ａにより２ポートＤ ＲＡ Ｍコ
ントローラ３６を介してＤＲＡＭ３５にデータを蓄積さ
せる。
ＰＵバス２１ａｌのアドレスバス３９ａにアドレスに出
力するとともにデータバス・１０ａにデータを七ノトシ
、書き込み信号ＷＲ２Ａにより２ポートＤ ＲＡ Ｍコ
ントローラ３６を介してＤＲＡＭ３５にデータを蓄積さ
せる。
上記のデータ蓄積後、ＣＰＵＡは第１図上段に示すよう
に、ＣＰＵバス２１ａ上のアドレスバス２２ａに所定の
アドレスを出力し、その後データをデータライン５ａに
設定するとともに所定の書き込み信号ＷＲ，，を出力す
る。
に、ＣＰＵバス２１ａ上のアドレスバス２２ａに所定の
アドレスを出力し、その後データをデータライン５ａに
設定するとともに所定の書き込み信号ＷＲ，，を出力す
る。
アドレスバス２２ ａのアドレスはアドレスデコーダ回
路２３ａによりデコードされ、書き込み信号ＷＲ１３及
びケータライン２５ａのデータとともにアンドゲート２
４ａに入力されて論理積演算され、割り込み要求セット
信号がラッチ２７ａに取り込まれる。
路２３ａによりデコードされ、書き込み信号ＷＲ１３及
びケータライン２５ａのデータとともにアンドゲート２
４ａに入力されて論理積演算され、割り込み要求セット
信号がラッチ２７ａに取り込まれる。
ランチ２７ａは、クロックＣＫａ により割り込み要求
信号を受信側のＣＰＵＢのＣＰＵバス２１ｂに出力する
。
信号を受信側のＣＰＵＢのＣＰＵバス２１ｂに出力する
。
割り込み要求信号を受信したＣＰＵＢは、後述するよう
にＤ ＲＡ Ｍ ３５に蓄積されたデータを読み出すモ
ードを実行する。
にＤ ＲＡ Ｍ ３５に蓄積されたデータを読み出すモ
ードを実行する。
先ず、ＣＰＵＢは第１図下段に示すように、ＣＰＵバス
２１ｂ上のアドレスバス３９ｂに所定のアドレスを出力
し、次にライン３８ｂを介して読み出し信号ＲＤ ｂを
出力することにより、Ｄ ＲＡ Ｍ ３５内のデータを
データバス４０ｂを介して読み出す。
２１ｂ上のアドレスバス３９ｂに所定のアドレスを出力
し、次にライン３８ｂを介して読み出し信号ＲＤ ｂを
出力することにより、Ｄ ＲＡ Ｍ ３５内のデータを
データバス４０ｂを介して読み出す。
上記のデータ読み出し後、ＣＰＵＢは第１図上段に示す
ように、ＣＰＵバス２１ｂ上のアドレスバス２２１）に
所定のアドレスを出力し、その後データをデータライン
５ｂに設定するとともに書き込み信号ＷＲ＋ｂを出力す
る。
ように、ＣＰＵバス２１ｂ上のアドレスバス２２１）に
所定のアドレスを出力し、その後データをデータライン
５ｂに設定するとともに書き込み信号ＷＲ＋ｂを出力す
る。
アドレスバス２２ｂのアドレスはアドレスデコーダ回路
Ｚ３ｂによりデコードされ、書き込み信号ＷＲ１ｂ及び
データライン５ｂのデータとともにアンドゲート２６
ｂに入力されて論理積演算され、割り込み受付信号がラ
ッチ２７ａに取り込まれる。ラッチ２７ａは、クロック
ＣＫａ により割り込み要求信号を反転させる。
Ｚ３ｂによりデコードされ、書き込み信号ＷＲ１ｂ及び
データライン５ｂのデータとともにアンドゲート２６
ｂに入力されて論理積演算され、割り込み受付信号がラ
ッチ２７ａに取り込まれる。ラッチ２７ａは、クロック
ＣＫａ により割り込み要求信号を反転させる。
送信側のＣＰ Ｕ Ａは、ＣＰＵバス２１ａを介してス
トローブ５ＴＢａを出力することにより、トライステー
）”バッファ２８ａを介してデータライン２５ａにおけ
る割り込み受付状態を監視し、受信側のＣＰＵＢからの
割り込み受付を確認すると次の情報を再セットする。
トローブ５ＴＢａを出力することにより、トライステー
）”バッファ２８ａを介してデータライン２５ａにおけ
る割り込み受付状態を監視し、受信側のＣＰＵＢからの
割り込み受付を確認すると次の情報を再セットする。
発明の詳細
な説明１〜だように本発明は、ＣＰＵ間のデータを蓄積
するＤＲＡＭと、送信側ＣＰＵから受信側ＣＰＵに対す
る割シ込み要求信号を発生する手段と、受信側ＣＰＵか
ら送信側ＣＰＵに対する割り込み受付信号を発生する手
段と、受信側ＣＰＵの割り込み受付状態を検出する手段
とを備えたので、ＤＲＡＭの容量が大きいためにコマン
ド形式を自由に設定することができ、また、送信側ｃＰ
Ｕは受信側ＣＰＵの割り込み受旬状態をリアルタイムで
確認する・−とができ、シ、たがってハンドシェーキン
グ通信が可能となる。
するＤＲＡＭと、送信側ＣＰＵから受信側ＣＰＵに対す
る割シ込み要求信号を発生する手段と、受信側ＣＰＵか
ら送信側ＣＰＵに対する割り込み受付信号を発生する手
段と、受信側ＣＰＵの割り込み受付状態を検出する手段
とを備えたので、ＤＲＡＭの容量が大きいためにコマン
ド形式を自由に設定することができ、また、送信側ｃＰ
Ｕは受信側ＣＰＵの割り込み受旬状態をリアルタイムで
確認する・−とができ、シ、たがってハンドシェーキン
グ通信が可能となる。
第１図は、本発明に係るＣＰＵ間通信装置の一実施例を
示−しブ１」ツク図、第２図は、従来例を示すブロック
図である。 Ａｓ Ｂ−ＣＰＵ （ｃｅｎｔｒａｌ ｐｒｏｃｅｓ
ｓｉｎｇｕｎｉｔ） Ｘ２１ ａ 、 ２１ ｂ −Ｃ
Ｐ Ｕバス、２３ａ ％ Ｚ３ ｂ ・”アドレスデコ
ーダ回路、２４ａ、、 ２４ｂｓ ２６ａ、、 ２６ｂ
”゛アントゲー） 、２−７ ａ 、 ２７ ｂ−ラッ
チ、２８ａ、２８ｂ−）ライステートバッファ、３５−
Ｄ ＲＡ Ｍ （ｄｙｎａｍｉ ｃｒａｎｄｏｍ
ａｃｃｅｓ Ｓ ｍｅｍｏｒｙ ） 、 ３６−
２ ボー ト Ｄ ＲＡＭコントローラ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図
示−しブ１」ツク図、第２図は、従来例を示すブロック
図である。 Ａｓ Ｂ−ＣＰＵ （ｃｅｎｔｒａｌ ｐｒｏｃｅｓ
ｓｉｎｇｕｎｉｔ） Ｘ２１ ａ 、 ２１ ｂ −Ｃ
Ｐ Ｕバス、２３ａ ％ Ｚ３ ｂ ・”アドレスデコ
ーダ回路、２４ａ、、 ２４ｂｓ ２６ａ、、 ２６ｂ
”゛アントゲー） 、２−７ ａ 、 ２７ ｂ−ラッ
チ、２８ａ、２８ｂ−）ライステートバッファ、３５−
Ｄ ＲＡ Ｍ （ｄｙｎａｍｉ ｃｒａｎｄｏｍ
ａｃｃｅｓ Ｓ ｍｅｍｏｒｙ ） 、 ３６−
２ ボー ト Ｄ ＲＡＭコントローラ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図
Claims (1)
- ＣＰＵ間のデータを蓄積するＤＲＡＭと、送信側ＣＰＵ
から受信側ＣＰＵに対する割り込み要求信号を発生する
手段と、受信側ＣＰＵから送信側ＣＰＵに対する割り込
み受付信号を発生する手段と、受信側ＣＰＵの割り込み
受付状態を検出する手段とを有するＣＰＵ間通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23355086A JPS6388669A (ja) | 1986-10-01 | 1986-10-01 | Ｃｐｕ間通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23355086A JPS6388669A (ja) | 1986-10-01 | 1986-10-01 | Ｃｐｕ間通信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6388669A true JPS6388669A (ja) | 1988-04-19 |
Family
ID=16956817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23355086A Pending JPS6388669A (ja) | 1986-10-01 | 1986-10-01 | Ｃｐｕ間通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6388669A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0366361A2 (en) * | 1988-10-24 | 1990-05-02 | NCR International, Inc. | Hierarchical multiple bus computer system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61166666A (ja) * | 1985-01-18 | 1986-07-28 | Nec Corp | 情報処理システム |
-
1986
- 1986-10-01 JP JP23355086A patent/JPS6388669A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61166666A (ja) * | 1985-01-18 | 1986-07-28 | Nec Corp | 情報処理システム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0366361A2 (en) * | 1988-10-24 | 1990-05-02 | NCR International, Inc. | Hierarchical multiple bus computer system |
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