JPS6027976A - 先入先出メモリ装置 - Google Patents
先入先出メモリ装置Info
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- JPS6027976A JPS6027976A JP58136982A JP13698283A JPS6027976A JP S6027976 A JPS6027976 A JP S6027976A JP 58136982 A JP58136982 A JP 58136982A JP 13698283 A JP13698283 A JP 13698283A JP S6027976 A JPS6027976 A JP S6027976A
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- JP
- Japan
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- data
- data segment
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Computer Hardware Design (AREA)
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- Software Systems (AREA)
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- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Memory System (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、複数個のデータ処理装置間のデータの転送手
段に用いる先入先出メモリ装置に関するものである。
段に用いる先入先出メモリ装置に関するものである。
従来例の構成とその問題点
近年、半導体技術の進歩により、マイクロプロセッサが
、非常に安価になって来た。そこで、複数のマイクロプ
ロセッサを用いて並列にデータ処理を行なうこと忙より
、システムとしての処理性能を高める構造、すなわちマ
ルチプロセッサ構造をとることが、容易に可能となって
来た。マルチプロセッサにおいては、プロセラザ間でデ
ータのやりとりを高速に行なう必要があり、いくつかの
データ転送手段がとられる。
、非常に安価になって来た。そこで、複数のマイクロプ
ロセッサを用いて並列にデータ処理を行なうこと忙より
、システムとしての処理性能を高める構造、すなわちマ
ルチプロセッサ構造をとることが、容易に可能となって
来た。マルチプロセッサにおいては、プロセラザ間でデ
ータのやりとりを高速に行なう必要があり、いくつかの
データ転送手段がとられる。
以下に、プロ士ソサ間データ１服送手段の第１の従来例
について説明する。
について説明する。
第１図は従来のプロセッサ間データ転送手段である共有
メモリ装置を用いたマルチプロセッサの構成を示すもの
であり、１，２は中央演算処理装置′＆（以下ＣＰＵと
称す）、３，４はローカルメモリ装置、８は共有メモリ
装置、５は共有バスＣＢのアクセス調停を行なうバスア
ービタ、６，７は各ローカルバスと共有バスの結合／切
断を行なうバッファである。以下に、その動作について
説明する。ＣＰＵ１は、ＣＰＵ２に対して転送したいデ
ータを共有メモリ装置８に格納し、ＣＰＵ２はデータが
桑備でさたことを確認して、所定のデータをローカルメ
モリ装置４に取り込み、それに基づいて処理を開始する
。この方式を使うと、共有メモリに対するアクセス競合
の調停制御を行なうためのハードウェア量の増大、また
、転送すべきデータセグメントをソフトウェアで管理す
ることによる性能低下が、避けられないという欠点があ
る。
メモリ装置を用いたマルチプロセッサの構成を示すもの
であり、１，２は中央演算処理装置′＆（以下ＣＰＵと
称す）、３，４はローカルメモリ装置、８は共有メモリ
装置、５は共有バスＣＢのアクセス調停を行なうバスア
ービタ、６，７は各ローカルバスと共有バスの結合／切
断を行なうバッファである。以下に、その動作について
説明する。ＣＰＵ１は、ＣＰＵ２に対して転送したいデ
ータを共有メモリ装置８に格納し、ＣＰＵ２はデータが
桑備でさたことを確認して、所定のデータをローカルメ
モリ装置４に取り込み、それに基づいて処理を開始する
。この方式を使うと、共有メモリに対するアクセス競合
の調停制御を行なうためのハードウェア量の増大、また
、転送すべきデータセグメントをソフトウェアで管理す
ることによる性能低下が、避けられないという欠点があ
る。
次に、プロセッサ間データ転送手段の第２の従来例につ
いて説明する。第２図は、従来のプロセッサ間データ転
送手段である先入先出メモリ装置を用すだマルチプロセ
ッサの構成を示すものであり、１，２はｃｐｕ、ｇ、１
０はメモリ装置、１１は従来の先入先出メモリ装置で、
ＣＰＵ１用のバスとＣＰＵ２用のバスの間に介在する。
いて説明する。第２図は、従来のプロセッサ間データ転
送手段である先入先出メモリ装置を用すだマルチプロセ
ッサの構成を示すものであり、１，２はｃｐｕ、ｇ、１
０はメモリ装置、１１は従来の先入先出メモリ装置で、
ＣＰＵ１用のバスとＣＰＵ２用のバスの間に介在する。
以下その動作について説明する。
ＣＰＵ１は、ＣＰＵ２に対して、転送したいデータを、
先入先出装置１１か、満杯でないことを確認して、その
入力端に順次書込む。ＣＰＵ２は先入先出メモリ装置が
、空でない場合、その出方端からデータを１語ずつ順次
読出し、これらのデータに基づき処理を開始する。
先入先出装置１１か、満杯でないことを確認して、その
入力端に順次書込む。ＣＰＵ２は先入先出メモリ装置が
、空でない場合、その出方端からデータを１語ずつ順次
読出し、これらのデータに基づき処理を開始する。
上記の構成では、データ転送の方向性をノ・−ドウエア
的に固定化することにより、第１の従来例の欠点である
・・−ドウエア量の増大、データ授受のソフトウェア管
理による性能低下という問題を解消しているが、先入先
出メモリ装置本来の［書込んだ順序でのみ読出し＝Ｉ能
」という特徴から次のような欠点を有する。すなわちＣ
ＰＵ２の処理眼位となる入力データが複数語である場合
、複数語の人力データを任意の順で読出せないため、Ｃ
ＰＵ２は、先入先出メモリ装置１１の内容をランダムア
クセス可能なメモリ１０に一旦転送し、それらについて
処理を施す方法がとられるため転送手続きによる性ｉヒ
劣下か生じる。
的に固定化することにより、第１の従来例の欠点である
・・−ドウエア量の増大、データ授受のソフトウェア管
理による性能低下という問題を解消しているが、先入先
出メモリ装置本来の［書込んだ順序でのみ読出し＝Ｉ能
」という特徴から次のような欠点を有する。すなわちＣ
ＰＵ２の処理眼位となる入力データが複数語である場合
、複数語の人力データを任意の順で読出せないため、Ｃ
ＰＵ２は、先入先出メモリ装置１１の内容をランダムア
クセス可能なメモリ１０に一旦転送し、それらについて
処理を施す方法がとられるため転送手続きによる性ｉヒ
劣下か生じる。
発明の目的
本発明は、上記従来の問題点を解消するもので、マルチ
プロセッサ間データ転送に要するハードウェア散を少な
くおさえ、高速に転送が行なえて、なおかつ１データセ
グメント内のデータアクセスに関しては、ランダムアク
セス可能な先入先出メモリ装置を提供することを目的と
する。
プロセッサ間データ転送に要するハードウェア散を少な
くおさえ、高速に転送が行なえて、なおかつ１データセ
グメント内のデータアクセスに関しては、ランダムアク
セス可能な先入先出メモリ装置を提供することを目的と
する。
発明の構成
本発明は、データ処理装置間のデータ転送を行なうため
に、データの読出し、書込みのできるＲＡＭと次にＲＡ
Ｍより読出す先頭アドレスを記憶する機能をもつ先頭デ
ータセグメントレジスタと次にＲＡＭより書込む最終ア
ドレスを記憶する機能をもつ最終データセグメントレジ
スタとＲＡＭのデータか満杯であるか否か、空であるか
否かの状態を示す状態管理回路を備えた先入先出メモリ
装置であり１データセグメント内のデータの書込みとデ
ータの読出しを、独立にアトレジスゲ可能にすることに
より、転送データの作成、参照を効率的に行なうことの
できるものである。
に、データの読出し、書込みのできるＲＡＭと次にＲＡ
Ｍより読出す先頭アドレスを記憶する機能をもつ先頭デ
ータセグメントレジスタと次にＲＡＭより書込む最終ア
ドレスを記憶する機能をもつ最終データセグメントレジ
スタとＲＡＭのデータか満杯であるか否か、空であるか
否かの状態を示す状態管理回路を備えた先入先出メモリ
装置であり１データセグメント内のデータの書込みとデ
ータの読出しを、独立にアトレジスゲ可能にすることに
より、転送データの作成、参照を効率的に行なうことの
できるものである。
実施例の説明
第３図は、本発明の一実施例における先入先出メモリ装
置のＲＡＭのアドレスの指定方法を説明するための図で
ある。第３図ａは、先入先出メモリ装置のＲＡＭの構造
を示したもので、このＲＡＭは自身を２ｎ語（ただし、
ｎ〉１）のメモリを持った２ｍ個のデータセグメントに
分けて、データを格納する。第３図すは、アドレス線に
よるアドレスの指定の叱方を示したもので、上位ｍビッ
トで、データセグメントアドレスを指定して、下位ｎビ
ットで、データセクメント内アドレスヲ指定する。
置のＲＡＭのアドレスの指定方法を説明するための図で
ある。第３図ａは、先入先出メモリ装置のＲＡＭの構造
を示したもので、このＲＡＭは自身を２ｎ語（ただし、
ｎ〉１）のメモリを持った２ｍ個のデータセグメントに
分けて、データを格納する。第３図すは、アドレス線に
よるアドレスの指定の叱方を示したもので、上位ｍビッ
トで、データセグメントアドレスを指定して、下位ｎビ
ットで、データセクメント内アドレスヲ指定する。
第４図は、本発明の一実施例の先人先出メモリ装置を示
すものである。第４図において、１はデータ送信側のＣ
ＰＵ、２はデータ受信側のＣＰＵ。
すものである。第４図において、１はデータ送信側のＣ
ＰＵ、２はデータ受信側のＣＰＵ。
２０（，１２ｍ＋” ｉ）記ｔａ容ｆｆｉ ヲ持ツｉ（
ＡＭ、 １２ ｔｒｉＣＰＵｌかＲＡＭ２０にデータを
書、込むために、チップセレクト信号を作り出すアドレ
スデコーダ、１３はＣＰＵ２がＲＡＭ２０のデータを読
出すために、チップセレクト信号を作り出すアドレスデ
コーダ、１４はデータの書込み、読出しのタイミングを
制御するＲ／Ｗ制却回路、１６ばＣＰＵ１とＣＰＵ２か
ら出力される二つのｎビットのアト−レス情報のうちの
一つを選択するアドレスセレクタ（以下、５ＥＬＡと称
す）、１７はＲＡＭ２０をＣＰＵ１とＣＰＵ２のいずれ
のデータバスに接続するかを選択するデータセレクタ（
以下、５ＥＬＤト称ス）、１５はデータセグメントアド
レスを指定するｍビットのアドレス情報を出力し、又Ｒ
ＡＭ２０のデータが、空であるか、満杯であるかを判断
して、データの書込み、読出しを制御するデータ転送制
御回路である。１８はＲＡＭ２０のデータか満杯である
かないかを示すフル状態フラグ（以下、ＦＵＬＦと称す
）、１９はＲＡＭ２０のデータが空であるかないかを示
す空状態フラグ（以下ＥＭＰＦと称す）である。
ＡＭ、 １２ ｔｒｉＣＰＵｌかＲＡＭ２０にデータを
書、込むために、チップセレクト信号を作り出すアドレ
スデコーダ、１３はＣＰＵ２がＲＡＭ２０のデータを読
出すために、チップセレクト信号を作り出すアドレスデ
コーダ、１４はデータの書込み、読出しのタイミングを
制御するＲ／Ｗ制却回路、１６ばＣＰＵ１とＣＰＵ２か
ら出力される二つのｎビットのアト−レス情報のうちの
一つを選択するアドレスセレクタ（以下、５ＥＬＡと称
す）、１７はＲＡＭ２０をＣＰＵ１とＣＰＵ２のいずれ
のデータバスに接続するかを選択するデータセレクタ（
以下、５ＥＬＤト称ス）、１５はデータセグメントアド
レスを指定するｍビットのアドレス情報を出力し、又Ｒ
ＡＭ２０のデータが、空であるか、満杯であるかを判断
して、データの書込み、読出しを制御するデータ転送制
御回路である。１８はＲＡＭ２０のデータか満杯である
かないかを示すフル状態フラグ（以下、ＦＵＬＦと称す
）、１９はＲＡＭ２０のデータが空であるかないかを示
す空状態フラグ（以下ＥＭＰＦと称す）である。
以上のように、構成されたこの実施例の先入先出メモリ
装置について以下その動作を説明する。
装置について以下その動作を説明する。
ＣＰＵ１は、転送すべきデータが発生した場合本先入先
出メモリ装置が、満杯であるかどうかを示すＦＵＬＦｌ
ｇの出力信号であるＦＵＬ信号を調べて満杯でない場合
、書込み信号ＷＲをアクティブニジて、アドレスレコー
ダ１２にアドレス情報を送りＣ８１信号をアクティブに
する。また、Ｒ／Ｗ制御回路１４は、ＣＰＵ２が本先入
先出メモリ装置をアクセス状態である時に出力されるＣ
８２信号がアクティブでない場合、ＷＴ倍信号アクティ
ブにする。そして、ＷＴ倍信号データ転送制御回路１５
に入力された時に出力されるｍビットのデータセグメン
トアドレス情報と、ＣＰＵ１か任意に５ＥＬＡ１６を通
してデータセグメント内アドレスを指定するｎビットの
アドレス情報との計（ｍ＋ｎ）ビットのアドレス情報を
ＲＡＭ２０に印加して、５ＥＬＤ１７を通して書込みデ
ータを送る。その後、ＣＰＵ１ばＲ／Ｗ制却回路１４よ
りＡＫ倍信号受けたら書込みをやめる。
出メモリ装置が、満杯であるかどうかを示すＦＵＬＦｌ
ｇの出力信号であるＦＵＬ信号を調べて満杯でない場合
、書込み信号ＷＲをアクティブニジて、アドレスレコー
ダ１２にアドレス情報を送りＣ８１信号をアクティブに
する。また、Ｒ／Ｗ制御回路１４は、ＣＰＵ２が本先入
先出メモリ装置をアクセス状態である時に出力されるＣ
８２信号がアクティブでない場合、ＷＴ倍信号アクティ
ブにする。そして、ＷＴ倍信号データ転送制御回路１５
に入力された時に出力されるｍビットのデータセグメン
トアドレス情報と、ＣＰＵ１か任意に５ＥＬＡ１６を通
してデータセグメント内アドレスを指定するｎビットの
アドレス情報との計（ｍ＋ｎ）ビットのアドレス情報を
ＲＡＭ２０に印加して、５ＥＬＤ１７を通して書込みデ
ータを送る。その後、ＣＰＵ１ばＲ／Ｗ制却回路１４よ
りＡＫ倍信号受けたら書込みをやめる。
ＣＰＵ１はｎビットのアドレス情報によりデータセグメ
ント内メモリに、ランダムに１込む。
ント内メモリに、ランダムに１込む。
次に、ＣＰＵ２が、転送データを必要とする場合、本先
入先出メモリ装置が、空状態であるか否かを示すＥＭＰ
ｌ ９の出力信号であるＥＭＰを調べて、空でない場合
読出し信号ＲＤ倍信号アクティブにして、アドレスデコ
ーダ１３にアドレス情報を送り、Ｃ８２信号をアクティ
ブにする。またＲ／Ｗ制御回路１４は、ＣＰＵ１が本先
入先出メモリ装置にアクセス状態である時に出力される
Ｃ３１がアクティブでない場合、ＯＥ倍信号アクティブ
する。そして、ＯＥ倍信号、データ転送制御部１５に入
力された時に出力されるｍビットのデータセグメントア
ドレス情報とＣＰＵ２が任意に５ＥＬＡ１６を通してデ
ータセグメント内アドレスを指定するｎビットのアドレ
ス情報の計（ｍ＋ｎ）ビットのアドレス情報をＲＡＭ２
０に印加して、５ＥＬＤ１７を通してデータを読出す。
入先出メモリ装置が、空状態であるか否かを示すＥＭＰ
ｌ ９の出力信号であるＥＭＰを調べて、空でない場合
読出し信号ＲＤ倍信号アクティブにして、アドレスデコ
ーダ１３にアドレス情報を送り、Ｃ８２信号をアクティ
ブにする。またＲ／Ｗ制御回路１４は、ＣＰＵ１が本先
入先出メモリ装置にアクセス状態である時に出力される
Ｃ３１がアクティブでない場合、ＯＥ倍信号アクティブ
する。そして、ＯＥ倍信号、データ転送制御部１５に入
力された時に出力されるｍビットのデータセグメントア
ドレス情報とＣＰＵ２が任意に５ＥＬＡ１６を通してデ
ータセグメント内アドレスを指定するｎビットのアドレ
ス情報の計（ｍ＋ｎ）ビットのアドレス情報をＲＡＭ２
０に印加して、５ＥＬＤ１７を通してデータを読出す。
その後、ＣＰＵ２はＲ／Ｗ制御回路１４はＡＫ倍信号受
けたら読出しをやめる。ＣＰＵ２はｎビットのアドレス
情報によりデータセグメント内メモリよりランダムに読
出す。
けたら読出しをやめる。ＣＰＵ２はｎビットのアドレス
情報によりデータセグメント内メモリよりランダムに読
出す。
第５図は前記実施例におけるデータ転送制御回路１５の
ブロック図を示したものである。２１はデータが書込ま
れるたびに１加算する２ｎ進カウンタであり、２２はデ
ータが読出されるたびに１加算する２ｎ進カウンタであ
る。２３はデータセグメントの最終アドレス（以下、Ｅ
ＮＤアドレス）を示している最終データセグメントレジ
スタ（以下、ＥＮＤＡＤＨレジスタと称す）であり、２
４はデータセグメントの先頭アドレス（以下、ＴｏＰア
ドレスと称す）を示している先頭データセグメントレジ
スタ（以下、ＴＯＰＡＤＨレジスタと称す）である。Ｅ
ＮＤアドレスは次に書込むデータセグメントアドレスの
ことであり、ＴＯＰアドレスは、次に読出すデータセグ
メントアドレスを示している。２６はＥＮＤアドレスと
ＴＯＰアドレスのどちらをＲＡＭ２０に印加するかを選
択するＳＥＬである。２５はＲＡＭ２０のデータが空で
あるか満杯であるかを示すＦＵＬ信号とＥＮＤ信号を生
成する状態管理回路である。
ブロック図を示したものである。２１はデータが書込ま
れるたびに１加算する２ｎ進カウンタであり、２２はデ
ータが読出されるたびに１加算する２ｎ進カウンタであ
る。２３はデータセグメントの最終アドレス（以下、Ｅ
ＮＤアドレス）を示している最終データセグメントレジ
スタ（以下、ＥＮＤＡＤＨレジスタと称す）であり、２
４はデータセグメントの先頭アドレス（以下、ＴｏＰア
ドレスと称す）を示している先頭データセグメントレジ
スタ（以下、ＴＯＰＡＤＨレジスタと称す）である。Ｅ
ＮＤアドレスは次に書込むデータセグメントアドレスの
ことであり、ＴＯＰアドレスは、次に読出すデータセグ
メントアドレスを示している。２６はＥＮＤアドレスと
ＴＯＰアドレスのどちらをＲＡＭ２０に印加するかを選
択するＳＥＬである。２５はＲＡＭ２０のデータが空で
あるか満杯であるかを示すＦＵＬ信号とＥＮＤ信号を生
成する状態管理回路である。
以上のように構成された本実施例のデータ転送制御回路
１５について、その動作を説明する。
１５について、その動作を説明する。
ＷＴ倍信号アクティブになるたびに、５ＥＬ２６よりＥ
ＮＤＡＤＲレジスタ２３の出力を選択してＲＡ Ｍ ２
０ ｉＣｍビットのアドレス情報を送り同時に２ｎ進カ
ウンタ２１を１加算していき、桁上げか生じて１データ
セグメント内のデータが、満杯になると１データセグメ
ント書込み終了信号（以下、０ＶＦＥ信号と称す）が出
力されて、ＥＮＤＡＤＨレジスタ２３を１加算する。同
じように、○Ｅ倍信号、アクティブになるたびに２ｎ進
カウンタ２２を１加算していき、桁上げが生じて１デー
タセグメント内のデータをすべて続出する１データセグ
メント読出し終了終号（以下、０ＶＦＴ他号と称す）が
出力されてＴＯＰＡＤＨレジスタ２４の内容を１加算す
る。そして、ＥＭＰ、ＦＵＬ信号生成ブロック２５で、
ＴＯＰアドレスとＥＮＤアドレスの条件より状態管理回
路２５でデータが空状態であることを示すＥＭＰ信号と
データが満杯状態であることを示すＦ’ＵＬ信号を出力
する。
ＮＤＡＤＲレジスタ２３の出力を選択してＲＡ Ｍ ２
０ ｉＣｍビットのアドレス情報を送り同時に２ｎ進カ
ウンタ２１を１加算していき、桁上げか生じて１データ
セグメント内のデータが、満杯になると１データセグメ
ント書込み終了信号（以下、０ＶＦＥ信号と称す）が出
力されて、ＥＮＤＡＤＨレジスタ２３を１加算する。同
じように、○Ｅ倍信号、アクティブになるたびに２ｎ進
カウンタ２２を１加算していき、桁上げが生じて１デー
タセグメント内のデータをすべて続出する１データセグ
メント読出し終了終号（以下、０ＶＦＴ他号と称す）が
出力されてＴＯＰＡＤＨレジスタ２４の内容を１加算す
る。そして、ＥＭＰ、ＦＵＬ信号生成ブロック２５で、
ＴＯＰアドレスとＥＮＤアドレスの条件より状態管理回
路２５でデータが空状態であることを示すＥＭＰ信号と
データが満杯状態であることを示すＦ’ＵＬ信号を出力
する。
第６図、第７図は、状態管理回路２５の２つの実施例を
示したものである。
示したものである。
第６図はＲＡＭ２０のデータの有無によってＥＭＰ。
ＦＵＬ信号を生成する例であり、２７はＲ−Ｓフリップ
フロップ、２８はＴＯＰアドレスとＥ Ｎ Ｄアドレス
の値を比較するＴＯＰ−ＥＮＤ比較回路である。以下そ
の動作について説明すると、データをＣＰＵ２が読んで
、ＲＤ倍信号アクティブになった際に、ＴｏＰアドレス
とＥＮＤアドレスが等しい時にＥＭＰ信号を出力し、逆
にＣＰＵ１がデータを書込んでＷＲ倍信号アクティブに
なった際Ｖこ、ＴＯＰアドレスとＥＮＤアドレスが等し
い時に、ＦＵＬ信号を出力する。第７図の例は、Ｔｏ
ＰＡＤＨレジスタ、ＥＮＤＡＤｉ（レジスタに同図（ａ
）に示すように、アドレスか２ｍを越えてＱになる度に
反転するようなキャリーフラグＣＴ、Ｃｅ を設ける。
フロップ、２８はＴＯＰアドレスとＥ Ｎ Ｄアドレス
の値を比較するＴＯＰ−ＥＮＤ比較回路である。以下そ
の動作について説明すると、データをＣＰＵ２が読んで
、ＲＤ倍信号アクティブになった際に、ＴｏＰアドレス
とＥＮＤアドレスが等しい時にＥＭＰ信号を出力し、逆
にＣＰＵ１がデータを書込んでＷＲ倍信号アクティブに
なった際Ｖこ、ＴＯＰアドレスとＥＮＤアドレスが等し
い時に、ＦＵＬ信号を出力する。第７図の例は、Ｔｏ
ＰＡＤＨレジスタ、ＥＮＤＡＤｉ（レジスタに同図（ａ
）に示すように、アドレスか２ｍを越えてＱになる度に
反転するようなキャリーフラグＣＴ、Ｃｅ を設ける。
初期状態は、ＣＴもＣｅもＯにしておく。
同図（ｂ）に示すように、キャリーフラグＣＴとＣｅが
等しい時に、ＴＱＰアドレスとＥＮＤアドレスか等しけ
れば、ＥＭＰ信号を出力し、Ｃ・ｒとＣｅが異なりＴＯ
ＰアドレスとＥＮＤアドレスが等しい時には、ＦＵＬ信
号を出力する。
等しい時に、ＴＱＰアドレスとＥＮＤアドレスか等しけ
れば、ＥＭＰ信号を出力し、Ｃ・ｒとＣｅが異なりＴＯ
ＰアドレスとＥＮＤアドレスが等しい時には、ＦＵＬ信
号を出力する。
以上のようにこの実施例によれば、ｍビットのデータセ
クメントアドレスとＦＵＬ 、ＥＭＰ信号を出力するデ
ータ転送制御回路と２１１１′ｈ ｎ語の容量を持った
ＲＡＭを設けることにより、先入先出メモリ装置の嘗込
み、読出しの動作が、１データセグメント内では、任意
の順序に行なえ、ＣＰＵ１とＣＰＵ２で独立にアドレス
を指定できるため、転送データの作成あるいは、受信デ
ータの参照を非常に柔軟に行なうことができる。
クメントアドレスとＦＵＬ 、ＥＭＰ信号を出力するデ
ータ転送制御回路と２１１１′ｈ ｎ語の容量を持った
ＲＡＭを設けることにより、先入先出メモリ装置の嘗込
み、読出しの動作が、１データセグメント内では、任意
の順序に行なえ、ＣＰＵ１とＣＰＵ２で独立にアドレス
を指定できるため、転送データの作成あるいは、受信デ
ータの参照を非常に柔軟に行なうことができる。
なお、実施例において、第５図に示したデータ制御回路
において、ＥＮＤＡＤＨレジスタトＴＯＰＡＤＨレジス
タのカライトは、ハード的にデータ制御回路１５内部で
、２進カウンタの桁上げの時に出力される０ＶＦＥ信号
、０ＶＦＴ信号によって行なったが、ＣＰＵ１及びＣＰ
Ｕ２でンフト的に、ＥＮＤＡＤＨレジスタとＴＯＰＡＤ
Ｈレジスタのカウントを行なうために１データセクメン
ト読出し終了信号と１データセグメント書込み終了信号
を作り出してもよいことは言うまでもない。
において、ＥＮＤＡＤＨレジスタトＴＯＰＡＤＨレジス
タのカライトは、ハード的にデータ制御回路１５内部で
、２進カウンタの桁上げの時に出力される０ＶＦＥ信号
、０ＶＦＴ信号によって行なったが、ＣＰＵ１及びＣＰ
Ｕ２でンフト的に、ＥＮＤＡＤＨレジスタとＴＯＰＡＤ
Ｈレジスタのカウントを行なうために１データセクメン
ト読出し終了信号と１データセグメント書込み終了信号
を作り出してもよいことは言うまでもない。
また、本発明の詳細な説明において本発明の先入先出メ
モリ装置を使ったＣＰＵ１からＣＰＵ２へのデータ転送
の場合を説明したが、ＣＰＵ２からＣＰＵ１へのデータ
の転送も、本発明の先入先出メモリ装置によってできる
ことは明らかである。
モリ装置を使ったＣＰＵ１からＣＰＵ２へのデータ転送
の場合を説明したが、ＣＰＵ２からＣＰＵ１へのデータ
の転送も、本発明の先入先出メモリ装置によってできる
ことは明らかである。
発明の効果
本発明の先入先出メモリ装置は、読出し書込み可能なＲ
ＡＭと、このＲＡＭに次に書込む最終データセグメント
アドレスを記憶する機能をもつ最終データセグメントレ
ジスタと次に読出す先頭データセグメントアドレスを記
憶する機能をもつ先頭データセグメントレジスタとＲＡ
Ｍのデータが満杯であるか否か、空であるか否かの状態
を示す状態管理回路を設けることにより、マルチグロ七
ノサにおけるプロセッサ間データ転送を少ないハードウ
ェア量で高速に行なえ、しかも、１データセグメント内
のアクセスに関しては、柔軟性をもたせることができ、
その実用的効果は大きい。
ＡＭと、このＲＡＭに次に書込む最終データセグメント
アドレスを記憶する機能をもつ最終データセグメントレ
ジスタと次に読出す先頭データセグメントアドレスを記
憶する機能をもつ先頭データセグメントレジスタとＲＡ
Ｍのデータが満杯であるか否か、空であるか否かの状態
を示す状態管理回路を設けることにより、マルチグロ七
ノサにおけるプロセッサ間データ転送を少ないハードウ
ェア量で高速に行なえ、しかも、１データセグメント内
のアクセスに関しては、柔軟性をもたせることができ、
その実用的効果は大きい。
第１図は従来より知られる共通メモリ装置を用いたプロ
セッサ間データ転送装置のブロック図、第２図は従来よ
り知られる先入先出メモリ装置を用いたプロ七ノサ間デ
ータ転送装置のブロック図、２Ｊ４３図（ａ） 、 （
ｂ）は本発明の一実施例における先入先出メモリ装置の
ＲＡＭ構造およびアドレス指定方法を説明するための図
、第４図は本発明の一実施例における先入先出メモリ装
置のブロック図、第６図は同実施例におけるデータ転送
制御回路のブロック図、第６図、第７図（ａ） 、 （
ｂ）は同データ転送制御回路における状態管理回路のブ
ロック図およびアドレス状態を示す図である。 １６・・・・・・アドレスセレクタ（ＳＥＬＡ）、１７
・・・・・・データセレクタ（ＳＥＬＤ）、２０・・・
・・・ＲＡＭ。 ２３・・・・・・最終データセグメントレジスタ（ＥＮ
ＤＡＤ）ルジスタ）、２４・・・・・・先頭データセグ
メントレジスタ（ＴＯＰＡＤＨレジスタＬ ２５・・・
・・・状態管理回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 第５図 第６図 ７
セッサ間データ転送装置のブロック図、第２図は従来よ
り知られる先入先出メモリ装置を用いたプロ七ノサ間デ
ータ転送装置のブロック図、２Ｊ４３図（ａ） 、 （
ｂ）は本発明の一実施例における先入先出メモリ装置の
ＲＡＭ構造およびアドレス指定方法を説明するための図
、第４図は本発明の一実施例における先入先出メモリ装
置のブロック図、第６図は同実施例におけるデータ転送
制御回路のブロック図、第６図、第７図（ａ） 、 （
ｂ）は同データ転送制御回路における状態管理回路のブ
ロック図およびアドレス状態を示す図である。 １６・・・・・・アドレスセレクタ（ＳＥＬＡ）、１７
・・・・・・データセレクタ（ＳＥＬＤ）、２０・・・
・・・ＲＡＭ。 ２３・・・・・・最終データセグメントレジスタ（ＥＮ
ＤＡＤ）ルジスタ）、２４・・・・・・先頭データセグ
メントレジスタ（ＴＯＰＡＤＨレジスタＬ ２５・・・
・・・状態管理回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 第５図 第６図 ７
Claims (2)
- （１） ２ ｒｌ’ｌ ＋ ｎ語（ｍ≧１．ｎ≧１）の
記憶容量を持った書込み／続出し可能なＲＡＭと、第１
のポートからアクセスする場合、前記ＲＡＭ内のアクセ
スすべきデータセグメント（２ｎの容量をもつ）のアド
レス情報を記憶し情報を記憶し、１データセグメント書
込み終了信号を人力した時にインクリメントする機能を
もつｍビットからなる最終データセグメントレジスタと
、第２のポートからアクセスｆる場合、前記ＲＡＭ内の
アクセスすべきデータセグメントのアドレス情報を記憶
し、１データセグメントの読出し終了信号の入力した時
にインクリメントする機能をもつｍビットからなる先頭
データセグメントレジスタと、前記最終データセグメン
トレジスタと前記先頭データセグメントレジスタの情報
を入力し、前記ＲＡＭ内にデータが満杯状態か否か、空
状態か否かを示す状態信号を出力する状態管理回路と、
第１のポートから供給されるｍビットのアドレス情報と
前記最終データセグメントレジスタのｍビットのアドレ
ス情報の計（ｍ＋ｎ）ビットからなる第１のアドレス情
報と、第２のポートから供給されるｎビットのアドレス
情報と前記先頭データセグメントレジスタのｍビットの
アドレス情報の計（ｍ＋ｎ）ビットからなる第２のアド
レス情報の双方を入力し、第１のポートからのアクセス
動作の際には、第１のアドレス情報を、また第２のポー
トからのアクセス動作の際には、第２のアドレス情報を
前記ＲＡＭに供給するアドレスセレクタと、第１のポー
トからのアクセス動作時には、第１のポートのデータ信
号線と前記ＲＡＭのデータ信号線を接続し前記ＲＡＭに
供給し、第２のポートからのアクセス動作時には、第２
のポートのデータ信号線と前記ＲＡＭのデータ信号線を
接続するデータセレクタとを備えた先入先出メモリ装置
。 - （２） ２ ｍ＋ ｎ語（ｍ≧１．ｎ≧１）の記憶容量
を持った書込み／続出し可能なＲＡＭと、書込みポ−ト
からアクセスする場合、前記ＲＡＭ内のアクセスすべき
データセグメント（２ｎの容’ｌｌをもつ）のアドレス
情報を記憶し、１データセグメント書込み終了信号を人
力した時にインクリメントする機能をもつｍビットから
なる最終データセグメントレジスタと、読出しポートか
らアクセスする場合、前記ＲＡＭ内のアクセスすべきデ
ータセグメント（２ｎの容量をもつ）のアドレス情報を
記憶し、１データセグメントの読出し終了信号の入力し
た時にインクリメントする機能をもつｍビットからなる
先頭データセグメントレジスタと、前記最終データセグ
メントレジスタと前記先頭データセグメントレジスタの
情報を入力し、））１Ｊ記ＲＡＭ内にデータが満杯状態
か否か、空状態か否かを示す状態信号を出力する状態佃
理回路と、書込みポートから供給されるｎビットのアド
レス情報ト前記最終データセグメントレジスタのｍビッ
トのアドレス情報の計（ｍ＋ｎ）ビットからなる第１の
アドレス情報と、読出しポートから供給されるｎビット
のアドレス情報と前記先頭データセグメントレジスタの
ｍビットのアドレス情報のｉｔ（ｍ十ｎ）ビットからな
る第２のアドレス情報の双方を入力し、書込みポートか
らのアクセス動作の際には、第１のアドレス情報をまた
読出しポートからのアクセス動作の際には第２のアドレ
ス情報を前記ＲＡＭに供給するアドレスセレクタと、書
込み動作時には書込みポートから供給される１語の書込
みデータを前記ＲＡＭに供給し、読出し動作時には、Ｒ
ＡＭから読出された１語のデータを読出しポートに出力
するデータセレクタとを備えた先入先出メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58136982A JPS6027976A (ja) | 1983-07-26 | 1983-07-26 | 先入先出メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58136982A JPS6027976A (ja) | 1983-07-26 | 1983-07-26 | 先入先出メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6027976A true JPS6027976A (ja) | 1985-02-13 |
| JPH0427583B2 JPH0427583B2 (ja) | 1992-05-12 |
Family
ID=15188001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58136982A Granted JPS6027976A (ja) | 1983-07-26 | 1983-07-26 | 先入先出メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027976A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61220058A (ja) * | 1985-03-27 | 1986-09-30 | Hitachi Ltd | バツフア制御装置 |
| JPS6242300A (ja) * | 1985-08-20 | 1987-02-24 | 松下電器産業株式会社 | 道路通行料収受端末装置 |
| JPS62263561A (ja) * | 1986-05-09 | 1987-11-16 | Fujitsu Ltd | デ−タ転送方式 |
| JPH0764934A (ja) * | 1993-08-25 | 1995-03-10 | Nec Corp | 端末中継システム |
| US8730248B2 (en) | 2006-05-24 | 2014-05-20 | Sony Corporation | Multi-graphics processor system, graphics processor and data transfer method |
-
1983
- 1983-07-26 JP JP58136982A patent/JPS6027976A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61220058A (ja) * | 1985-03-27 | 1986-09-30 | Hitachi Ltd | バツフア制御装置 |
| JPS6242300A (ja) * | 1985-08-20 | 1987-02-24 | 松下電器産業株式会社 | 道路通行料収受端末装置 |
| JPS62263561A (ja) * | 1986-05-09 | 1987-11-16 | Fujitsu Ltd | デ−タ転送方式 |
| JPH0764934A (ja) * | 1993-08-25 | 1995-03-10 | Nec Corp | 端末中継システム |
| US8730248B2 (en) | 2006-05-24 | 2014-05-20 | Sony Corporation | Multi-graphics processor system, graphics processor and data transfer method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0427583B2 (ja) | 1992-05-12 |
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