JPH02105248A - ファーストイン・ファーストアウトメモリ利用の通信方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電子計算機の通信分野に係り、特にソフトウ
ェアの負担を軽減させる場合や通信障害の検出と回復を
行う場合に好適なファーストイン・ファーストアウトメ
モリ利用の通信方式に関する。

〔従来の技術〕

電子計算機の通信分野にあっては、送信回路と受信回路
がファーストイン・ファーストアウトメモリ（以下ＦＩ
ＦＯメモリと称す）とそのＦＩＦＯメモリ制御回路とよ
りなるものが知られている（トランジスタ技術、１９８
６年４月号（Ｐ４１３〜Ｐ４２０）参照）。

〔発明が解決しようとする課題〕

上述した従来の技術では、処理速度の異なる電子計算機
の通信に運用する場合、下記の点について配慮されてい
なかった。

■　入力時及び出力時のＦＩＦＯメモリの制御回路が複
雑であり１機能が限定された。

■　ソフトウェアの介在がどの程度の量であるかという
点が不明であった。

■　通信障害発生時の検出及び回復方法に関しての記述
がなかった。

本発明の目的は、簡単な制御回路とＦＩＦＯメモリより
、ソフトウェアの介在をできるだけ減らして電子計算機
のスループットを向上させることと、通信障害発生時の
検出と回復を速やかに行うことのできるＦＩＦＯメモリ
利用の通信方式を提供するにある。

〔課題を解決するための手段〕

上記目的は以下の手段を用いることで達成される。すな
わち、通信回路と受信回路がファーストイン・ファース
トアウトメモリとそのファーストイン・ファーストアウ
トメモリ制御回路よりなる電子計算機からなり、データ
伝送中はソフトウェアの介在をなくし通信処理時間の短
縮を図った機能と、データ伝送中に発生したデータ欠け
の検出と回復処理を速やかに実行する機能とを備えるよ
うにしたものである。

より具体的に説明すると、 ■　電子計算機の入力部と出力部にそれぞれ入力ＦＩＦ
Ｏメモリと出力ＦＩＦＯメモリを設ける。

電子計算機から該負計算機へデータを送信する場合は、
外部計算機のデータの受信体制に関わりなく、一方的に
ＦＩＦＯメモリへ書き込んでおく。

すなわち、ＦＩＦＯメモリをバッファとして利用する。

同様に、外部計算機からデータを受信する場合は、受信
体制の如何に関わらずＦＩＦＯメモリへデータを受信し
ておく。

■　外部計算機間とのデータ転送に関しては、あらかじ
め、データ容量等のデータフォーマットを定めておく。

■　ＦＩＦＯメモリへの読み出し、書き込みに関して複
雑な制御回路を設けないで、ＦＩＦＯメモリ端子（７）
ＩＮＰＵＴ−ＲＥＡＤＹ信号、０ＵＴＰＵＴ−ＲＥＡＤ
Ｙ信号をソフトウェアで認識して制御するようにする。

また、ＦＩＦＯメモリのデータ読み出しに関しては、０
ＵＴＰＵＴ−ＲＥＡＤＹ信号のオン状態をソフトウェア
で認識するようにする。

〔作用〕

出力用ＦＩＦＯメモリは、送信バッファとして動作する
。外部計算機の受信体制が整い次第、出力用ＦＩＦＯメ
モリのデータを送信する。このときには、電子計算機の
ソフトウェアは関知する必要がないため、送信に関して
、ソフトウェアの処理が低下することがない。

入力用ＦＩＦＯメモリも同様に受信バッファとして動作
する。電子計算機の受信体制が整い次第入力用ＦＩＦＯ
メモリのデータをリードする。この受信の場合も、電子
計算機は外部計算機に同期する必要がないため、受信に
関してソフトウェアの処理が低下することがない。

電子計算機から出力用ＦＩＦＯメモリへ書き込む場合は
、ＦＩＦＯメモリのＩＮＰＵＴ−ＲＥＡＤＹ信号がオン
状態であることをソフトウェアで確認して書き込む。ま
た、入力用ＦＩＦＯメモリのデータを電子計算機が読む
場合は、０ＵＴＰＵＴ−ＲＥＡＤＹ信号がオン状態であ
ることをソフトウェアで確認して読む、これによって、
ＦＩＦＯメモリの制御回路を容易にするとともに、ＦＩ
ＦＯメモリを入力バッファと出力バッファとして用いる
ことができ、機能が限定されることがなくなる。

入力用ＦＩＦＯメモリの０ＵＴＰＵＴ−ＲＥＡＤＹ信号
がオンになる回数をカウントすることにより、あらかじ
め規定されたデータ容量との比較を行うことができ１通
信障害発生の検出が容易になり、その後の回復処理も容
易になる。

〔実施例〕

以下、本発明の実施例を第１図により説明する。

第１図は、本発明のハードウェアブロック図である。電
子計算機をＣＰＵ１、出力用ＦＩＦＯ２、入力用ＦＩＦ
Ｏ１１と大別する。市販されているＦＩＦＯメモリのア
クセス時間は様々であるためＣＰＵＩのライトストロー
ブ信号やリードストローブ信号そのものでは、アクセス
時間の過不足がありうる。このため、ライトストローブ
発生器７とリードストローブ発生器１８で調整する。外
部計算機１９は、ＣＰＵＩと直接データ転送を行わずに
、出力用ＦＩＦＯ２と入力用ＰＩＦＯＩＩをバッファと
してデータ転送を行う。

次に、送信時の詳細を第２図と第３図を使って説明する
。第２図は送信の機能のみを取りだした送信ブロック図
、第３図は、ＣＰＵＩの送信フローを示す、第２図に示
されるごとく、出力用ＦＩＦＯ２のＩＮＰＵＴ−ＲＥＡ
ＤＹ信号５をＣＰＵ１に取り込む、ＩＮＰＵＴ−ＲＥＡ
ＤＹ信号５は出力ＦＩＦＯ２にデータが書き込める場合
はオン状態、データが満杯で書き込めぬ場合は、オフ状
態となるため、ＣＰＵＩはＩＮＰＵＴ−ＲＥＡＤＹ信号
５がＯＮ状態を確認して、送信するデータを内部バス３
を使って出力用ＦＩＦＯ２へ格納する。この場合、ＣＰ
ＵＩのライトストローブ信号そのままではＦＩＦＯメモ
リのアクセス時間を満足できぬ場合がありうるので、ラ
イトストローブ発生器７を通して、使用している出力Ｆ
ＩＦＯ２の５ＨＩＦＴ−ＩＮ信号８とする。異常の処理
に関して、ＣＰＵＩは外部計算機１９がデータ受信でき
ようとできまいと関わらずデータを格納できる。これに
より、外部計算機１９とは非同期にＣＰＵＩはデータを
連続して送出でき、処理時間を短縮できる。

一方、外部計算機が出力用ＦＩＦＯ２のデータを読み場
合は、出力用ＦＩＦＯ２（７）ＯＵＴＰＵＴ−ＲＥＡＤ
Ｙ信号６を確認する。０ｔＪＴＰＵＴ−ＲＥＡＤＹ信号
６は、出力用ＦＩＦＯ２にデータがある場合はオン状態
、データがない場合はオフ状態になる。０ＵＴＰＵＴ−
ＲＥＡＤＹ信号６がオン状態を確認すれば、データリー
ドするためのストローブ信号ＳＨＩ　ＦＴ−ＯＵＴ９を
出す。これにより出力用ＦＩＦＯ２に格納されていたデ
ータが出力バス４を通じて取り出せる。ＣＰＵＩは第３
図の送信フローにもとづき処理を行う。ＩＮＰＵＴ−Ｒ
ＥＡＤＹ信号５がオン状態の確認処理１０を行い、オン
状態であれば、１語のデータを出力用ＦＩＦＯ２へ出力
する処理１２を行う、オフ状態であれば、オン状態にな
るまで待つ。１語のデータを出力用ＦＩＦＯ２へ出力す
る処理１２が終了すれば、すべてのデータを出力したか
の確認処理１３を行い、未完了であれば、最初の処理か
ら繰り返す。

受信時の詳細を第４図と第５図を使って説明する。第４
図は受信の機能のみを取り出した受信ブロック図を示す
、外部計算機１９がデータをｃｐＵｌに送信する場合は
、入力用ＰＩＦＯＩＩのＩＮＰＵＴ−ＲＥＡＤＹ信号１
７を最初に確認する。

ＩＮＰＵＴ−ＲＥＡＤＹ信号１７は、入力用ＦＩＦｏｉ
ｌにデータが書き込める場合はオン状態、データが書き
込めない状態はオフ状態となるため、オン状態であるこ
とを確認して、入力バス１５を通じてデータを入力用Ｐ
ＩＦＯＩＩへ書き込む。

この場合、５ＨＩＦＴ−ＩＮ信号１６を書き込む場合の
データストローブ信号とする。外部計算機１９はＣＰＵ
Ｉがデータ受信できようとできまいどに関わらずデータ
をＦＩＦＯＩＩに格納できるため、処理時間を短縮でき
る。

一方、ＣＰＵＩが入力用ＰＩＦＯＩＩのデータを読む場
合は、入力用ＰＩＦＯＩＩの０ＵＴＰＵＴ−ＲＥＡＤＹ
信号２０を確認する。０ＵＴＰＵＴ−ＲＥＡＤＹ信号２
０は、入力用ＦＩＦＯＩＩにデータがある場合はオン状
態、データがない場合はオフ状態となる。これにより、
０ＵＴＰＵＴ−ＲＥＡＤＹ信号２ｏがオン状態であるこ
とを確認すれば、内部入力バス１４を通じて、入力用Ｆ
ＩＦ０１１のデータがリードできる。市販されているＦ
ＩＦＯメモリのアクセス時間は様々であるため、ＣＰＵ
Ｉのリード信号のストローブ輻をリードストローブ発生
器１８を通じて使用しているＦＩＦＯメモリに見合うア
クセスタイムに変換して、５ＨＩＦＴ−ＯＵＴ信号２４
を作成する。この５ＨＩＦＴ−ＯＵＴ信号２４を入力用
ＦＩＦＯ１１のリードストローブ信号として、入力用Ｆ
ＩＦＯメモリに格納されたデータを内部データバス１４
を使って、リードできる。第５図にＣＰＵＩのデータ受
信フローを示す。０ＵＴＰＵＴ−ＲＥＡＤＹ信号２１の
ＯＮ状態の確認処理２１を行う。

オン状態であれば、１語のデータ入力処理２２を行う、
オフ状態であればオン状態になるのを待つ。

１語のデータ入力処理が終了すれば、すべてのデータを
入力したかの確認処理２３を行い、未完了であれば、最
初の処理から繰り返す。

通信障害発生の検出方法を第６図と第７図を使って説明
する。第６図は、規定されたデータ容量より多く転送さ
れた場合の検出フローを示す。第５図に示された受信フ
ローにもとづいて規定されたデータ容量を受信した後に
、ＦＩＦＯＩＩの０ＵＴＰＵＴ−ＲＥＡＤＹ信号２０の
オン状態を確認する処理２５を行う。この場合、入力用
ＦＯＦ０１１のデータはすべてリード終了したために正
常であれば、０ＵＴＰＵＴ−ＲＥＡＤＹ信号２０の状態
はオフ状態であるが、もしもオン状態になっておれば、
規定数以上のデータが外部計算機１９より送られたこと
になり、データ余剰検出処理２ａを行う。

第７図は、規定されたデータ容量より少なく転送された
場合の検出フローを示す。第５図のＣＰＵ１の受信フロ
ーにおいて、０ＵＴＰＵＴ−ＲＥＡＤＹ信号２ｏのオン
状態確認処理２１の中でオフ状態であればオン状態にな
るのを待つとしているが、正常であれば常にオン状態で
あるために、第７図に示されるごとく、オフ状態であれ
ば、規定数以下のデータしか送られなかったことになり
。

データネ足検出処理２７を行うこともできる。

〔発明の効果〕

以上説明したように本発明によれば、電子計算機関の通
信において下記の効果がある。

■　データ送信中にソフトウェアの介在が不要であるた
め、通信処理以外の処理が可能であり、電子計算機のス
ループットが向上する。

■　データ欠は等の通信障害が発生した場合に。

一連のデータが伝送終了した後にデータの確認が行える
ため、データ欠けの発生した部分の検出が容易となり、
それにともなう回復処理も短縮できる。

【図面の簡単な説明】

第１図は本発明によれば１本発明の一実施例を示すハー
ドウェアブロック図、第２図は第１図を詳細に示す送信
ブロック図、第３図は第１図におけるＣＰＵＩの送信フ
ローを示す図、第４図は第１図を詳細に示す受信ブロッ
ク図、第５図は第１図におけるＣＰＵＩの受信フローを
示す図、第６図はデータ余剰検出フローを示す図、第７
図はデータネ足検出フローを示す図である。 １・・・ＣＰＵ、２・・・出力用ＦＩＦＯ１３・・・内
部バス、４・・・出力バス、５・・・ＩＮＰＵＴ−ＲＥ
ＡＤＹ信号、６　・ＯＵ　Ｔ　Ｐ　Ｕ　Ｔ　−ＲＥ　Ａ
　Ｄ　Ｙ信号、７・・・ライトストローブ発生器、 ８・・・５ＨＩＦＴ−ＩＮ信号、 ９・・・５ＨＩＦＴ−ＯＵＴ信号。 １０・・・オン状態確認処理、１１・・・入力用ＦＯＦ
１１２・・・１語のデータ出力処理、 １３・・・全データの出力終了確認処理、１４・・・内
部入力バス、１５・・・入力バス、１６・・・５ＨＩＦ
Ｔ−ＩＮ信号、 １７・・・ＩＮＰＵＴ−ＲＥＡＤＹ信号。 １８・・・リードストローブ発生器、 １９・・・外部計算機、 ２０　・ＯＵ　Ｔ　Ｐ　Ｕ　Ｔ　−ＲＥ　Ａ　Ｄ　Ｙ信
号、２１・・・ＲＥＡＤＹ−ＯＮ確認処理、２３・・・
全データ入力終了確認処理。 ２４・５ＨＩＦＴ−ＯＵＴ信号。 ２５・・・ＲＥＡＤＹ−ＯＮ確認処理、２６・・・デー
タ余剰検出処理。 ２７・・・データネ足検出処理。

Claims (1)

1. 【特許請求の範囲】 １、通信回路と受信回路がファーストイン・ファースト
   アウトメモリとそのファーストイン・ファーストアウト
   メモリ制御回路よりなる電子計算機からなり、データ伝
   送中はソフトウェアの介在をなくし通信処理時間の短縮
   を図った機能と、データ伝送中に発生したデータ欠けの
   検出と回復処理を速やかに実行する機能とを備えてなる
   ことを特徴とするファーストイン・ファーストアウトメ
   モリ利用の通信方式。 ２、データ伝送中はソフトウェアの介在をなくし、通信
   処理時間の短縮を図った機能として、前記ファーストイ
   ン・ファーストアウトメモリはバッファとして動作させ
   る請求項第１項記載のファーストイン・ファーストアウ
   トメモリ利用の通信方式。 ３、データ伝送中に発生したデータ欠けの検出と回復処
   理を速やかに実行する機能として、入力用ファーストイ
   ン・ファーストアウトメモリのφＶＴｐｕＴ−ＲＥＡＤ
   Ｙ信号がオンになる回数のカウント値に基づいて行うフ
   ァーストイン・ファーストアウトメモリ利用の通信方式
   。