JP2962787B2 - 通信制御方式 - Google Patents
通信制御方式Info
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- JP2962787B2 JP2962787B2 JP2210396A JP21039690A JP2962787B2 JP 2962787 B2 JP2962787 B2 JP 2962787B2 JP 2210396 A JP2210396 A JP 2210396A JP 21039690 A JP21039690 A JP 21039690A JP 2962787 B2 JP2962787 B2 JP 2962787B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
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Description
【発明の詳細な説明】 〔概要〕 送信側システムと受信側システムのデータ転送速度が
異なる場合の通信制御方式に関し、 データ転送速度の異なる２システム間のデータ通信装
置を、FIFOメモリを採用するよりも安価に構成し、さら
に転送速度を向上することを目的とし、 転送速度の異なる二つのシステム、システムＡおよび
システムＢの間の双方向のデータ転送を行なうデータ転
送装置において、データ転送速度を変換して、システム
Ａ−システムＢ間のデータ転送を実行する転送速度変換
手段と、前記転送速度変換手段のデータ転送処理を制御
する制御手段と、を有し、前記転送速度変換手段は、一
つのシリアル・アクセス・メモリ（SAM）と一つのラン
ダム・アクセス・メモリ（RAM）からなるデュアルポー
トRAMで構成し、該デュアルポートRAMを前記双方向のデ
ータ転送において共用する、ように構成する。
異なる場合の通信制御方式に関し、 データ転送速度の異なる２システム間のデータ通信装
置を、FIFOメモリを採用するよりも安価に構成し、さら
に転送速度を向上することを目的とし、 転送速度の異なる二つのシステム、システムＡおよび
システムＢの間の双方向のデータ転送を行なうデータ転
送装置において、データ転送速度を変換して、システム
Ａ−システムＢ間のデータ転送を実行する転送速度変換
手段と、前記転送速度変換手段のデータ転送処理を制御
する制御手段と、を有し、前記転送速度変換手段は、一
つのシリアル・アクセス・メモリ（SAM）と一つのラン
ダム・アクセス・メモリ（RAM）からなるデュアルポー
トRAMで構成し、該デュアルポートRAMを前記双方向のデ
ータ転送において共用する、ように構成する。
本発明は、システム間の通信制御方式に係り、さらに
詳しくは、送信側システムと受信側システムのデータ転
送速度が異なる場合の通信制御方式に関する。
詳しくは、送信側システムと受信側システムのデータ転
送速度が異なる場合の通信制御方式に関する。
転送速度の異なる二つのシステム間でデータ通信を実
現する方式としては、従来、二つの方式が存在する。第
５図は、従来の方式の説明図である。
現する方式としては、従来、二つの方式が存在する。第
５図は、従来の方式の説明図である。
第１の方法は、転送速度の異なる二つのシステム（シ
ステムA51とシステムB52）の間に、メイン・メモリ53お
よびバッファ・メモリ54を置いて、転送速度を変換し、
両システム間のデータ通信を実現する方法である。
ステムA51とシステムB52）の間に、メイン・メモリ53お
よびバッファ・メモリ54を置いて、転送速度を変換し、
両システム間のデータ通信を実現する方法である。
まず、システムA51とバッファ・メモリ54を通信回線
で結び、さらに、バッファ・メモリ54とメイン・メモリ
53を接続し、メイン・メモリ53をシステムB52と通信回
線で結ぶ。ここで、システムA51−バッファ・メモリ54
間のデータ転送はDMAコントローラ55（DMAC−Ａ）が、
バッファ・メモリ54−メイン・メモリ53間の転送はCPU5
6が、メイン・メモリ53−システムB52間の転送はDMAコ
ントローラ57（DMAC−Ｂ）が制御する。
で結び、さらに、バッファ・メモリ54とメイン・メモリ
53を接続し、メイン・メモリ53をシステムB52と通信回
線で結ぶ。ここで、システムA51−バッファ・メモリ54
間のデータ転送はDMAコントローラ55（DMAC−Ａ）が、
バッファ・メモリ54−メイン・メモリ53間の転送はCPU5
6が、メイン・メモリ53−システムB52間の転送はDMAコ
ントローラ57（DMAC−Ｂ）が制御する。
システムB52からシステムA51にデータを転送する場合
には、まず、DMAC−B57の制御によってシステムB52から
メイン・メモリ53にデータを転送する。この転送Tb58
は、システムB52のデータ転送速度で行なわれる。次
に、メイン・メモリ53に書き込まれた転送データをCPU5
6が一つ一つ読み出し、バッファ・メモリ54に書き込
む。この処理は、CPU56の通常のREAD/WRITEコマンドで
実行する。そして、最後に、DMAC−A55の制御によっ
て、バッファ・メモリ54からシステムA51へデータが転
送される。この転送Ta59は、システムA51のデータ転送
速度で行なわれる。
には、まず、DMAC−B57の制御によってシステムB52から
メイン・メモリ53にデータを転送する。この転送Tb58
は、システムB52のデータ転送速度で行なわれる。次
に、メイン・メモリ53に書き込まれた転送データをCPU5
6が一つ一つ読み出し、バッファ・メモリ54に書き込
む。この処理は、CPU56の通常のREAD/WRITEコマンドで
実行する。そして、最後に、DMAC−A55の制御によっ
て、バッファ・メモリ54からシステムA51へデータが転
送される。この転送Ta59は、システムA51のデータ転送
速度で行なわれる。
一方、システムA51からシステムB52へデータを転送す
る場合には、逆に、まず、DMAC−A55の制御によって転
送データをシステムA51からバッファ・メモリ54にDMA転
送し、次に、バッファ・メモリ54に書き込まれたデータ
をCPU56が読み出し、メイン・メモリ53に書き込む。そ
して、最後に、メイン・メモリ53からシステムB52にDMA
C−B57の制御によってデータがDMA転送される。
る場合には、逆に、まず、DMAC−A55の制御によって転
送データをシステムA51からバッファ・メモリ54にDMA転
送し、次に、バッファ・メモリ54に書き込まれたデータ
をCPU56が読み出し、メイン・メモリ53に書き込む。そ
して、最後に、メイン・メモリ53からシステムB52にDMA
C−B57の制御によってデータがDMA転送される。
以上のように、第１の方法では、システムA51とシス
テムB52の間にメイン・メモリ53とバッファ・メモリ54
を置き、バッファ・メモリ54−メイン・メモリ53間の転
送はCPUがREAD/WRITE処理で実行することによって、シ
ステムA51の転送Ta59とシステムB52の転送Tb58の転送速
度の違いを吸収する。第２の方法は、システムA51とシ
ステムB52の間にFIFOメモリ60を配置する方法である。
このFIFOメモリ60には、書き込み速度と読み出し速度を
異なる速度に設定できるものを使う。
テムB52の間にメイン・メモリ53とバッファ・メモリ54
を置き、バッファ・メモリ54−メイン・メモリ53間の転
送はCPUがREAD/WRITE処理で実行することによって、シ
ステムA51の転送Ta59とシステムB52の転送Tb58の転送速
度の違いを吸収する。第２の方法は、システムA51とシ
ステムB52の間にFIFOメモリ60を配置する方法である。
このFIFOメモリ60には、書き込み速度と読み出し速度を
異なる速度に設定できるものを使う。
このFIFOメモリ60をCPU56で制御する。まず、システ
ムA51からFIFOメモリ60に転送データを書き込む。この
転送Ta59はシステムA51の転送速度で行なわれる。そし
て、FIFOメモリ60に書き込まれたデータを、順にシステ
ムB52へ転送する。この転送Tb58システムB52の転送速度
で実行される。
ムA51からFIFOメモリ60に転送データを書き込む。この
転送Ta59はシステムA51の転送速度で行なわれる。そし
て、FIFOメモリ60に書き込まれたデータを、順にシステ
ムB52へ転送する。この転送Tb58システムB52の転送速度
で実行される。
しかしながら、従来の２方式にはどちらも問題があっ
た。
た。
まず、第１の方法の場合は、メイン・メモリあるいは
バッファ・メモリに転送されたデータをCPUが１ワード
ずつ読み出し、バッファ・メモリあるいはメイン・メモ
リに書き込むという処理を実行するので、転送速度が非
常に遅いという問題がある。また、メイン・メモリとバ
ッファ・メモリを一つのCPUで制御するために、システ
ムＡ側の転送TaとシステムＢ側の転送Tbを同時に実行で
きない。これも転送速度を落とす原因となり問題であ
る。さらに、バッファ・メモリとメイン・メモリの両方
を必要とし、使用するメモリ容量が大きいというのも問
題である。また、転送中にCPU動作ができないのも問題
である。
バッファ・メモリに転送されたデータをCPUが１ワード
ずつ読み出し、バッファ・メモリあるいはメイン・メモ
リに書き込むという処理を実行するので、転送速度が非
常に遅いという問題がある。また、メイン・メモリとバ
ッファ・メモリを一つのCPUで制御するために、システ
ムＡ側の転送TaとシステムＢ側の転送Tbを同時に実行で
きない。これも転送速度を落とす原因となり問題であ
る。さらに、バッファ・メモリとメイン・メモリの両方
を必要とし、使用するメモリ容量が大きいというのも問
題である。また、転送中にCPU動作ができないのも問題
である。
一方、第２の方法は、入出力速度の異なるFIFOメモリ
を使用するので、転送速度の面では問題はない。しか
し、入力および出力の速度を任意に設定できるFIFOメモ
リは高価であり、これが問題である。
を使用するので、転送速度の面では問題はない。しか
し、入力および出力の速度を任意に設定できるFIFOメモ
リは高価であり、これが問題である。
本発明は、データ転送速度の異なる２システム間のデ
ータ通信装置を、FIFOメモリを採用するよりも安価に構
成し、さらに転送速度を向上することを目的とする。
ータ通信装置を、FIFOメモリを採用するよりも安価に構
成し、さらに転送速度を向上することを目的とする。
第１図は、本発明のブロック図である。本発明は、デ
ータ転送速度の異なる二つのシステム、システムA1、シ
ステムB2の間に、通信制御を実行するデータ転送装置３
が存在することを前提とする。
ータ転送速度の異なる二つのシステム、システムA1、シ
ステムB2の間に、通信制御を実行するデータ転送装置３
が存在することを前提とする。
まず、システムＡおよびシステムＢの間に配し、デー
タ転送速度を変換して両システム間のデータ転送を実行
する転送速度変換手段４を有する。
タ転送速度を変換して両システム間のデータ転送を実行
する転送速度変換手段４を有する。
転送速度変換手段４は、RAM（ランダム・アクセス・
メモリ）およびSAM（シリアル・アクセス・メモリ）か
らなるデュアルポート・ビデオRAMで構成し、RAMポート
およびSAMポートを二つのシステムにそれぞれ接続す
る。SAMポートにシステムA1を、RAMポートにシステムB2
を接続するものとする。
メモリ）およびSAM（シリアル・アクセス・メモリ）か
らなるデュアルポート・ビデオRAMで構成し、RAMポート
およびSAMポートを二つのシステムにそれぞれ接続す
る。SAMポートにシステムA1を、RAMポートにシステムB2
を接続するものとする。
システムA1→システムB2へのデータ転送を行なう場合
には、システムA1が持つ転送データを、まず、デュアル
ポート・ビデオRAM中のSAMポートからSAMに格納し、こ
れをデュアルポート・ビデオRAM中でSAMからRAMに内部
転送し、最後にRAMポートからシステムB2へデータ転送
する。一方、システムB2→システムA1へのデータ転送を
行なう場合には、システムB2が持つ転送データを、ま
ず、デュアルポート・ビデオRAM中のRAMポートからRAM
に格納し、これをデュアルポート・ビデオRAM中でRAMか
らSAMに内部転送し、最後にSAMポートからシステムA1へ
データ転送する。
には、システムA1が持つ転送データを、まず、デュアル
ポート・ビデオRAM中のSAMポートからSAMに格納し、こ
れをデュアルポート・ビデオRAM中でSAMからRAMに内部
転送し、最後にRAMポートからシステムB2へデータ転送
する。一方、システムB2→システムA1へのデータ転送を
行なう場合には、システムB2が持つ転送データを、ま
ず、デュアルポート・ビデオRAM中のRAMポートからRAM
に格納し、これをデュアルポート・ビデオRAM中でRAMか
らSAMに内部転送し、最後にSAMポートからシステムA1へ
データ転送する。
次に、前記転送速度変換手段４が実行するデータ転送
を制御する制御手段５を有する。
を制御する制御手段５を有する。
制御手段５は、デュアルポート・ビデオRAM内の該RAM
にデータを格納する際の先頭アドレスを設定するための
RAM先頭アドレス設定レジスタと、デュアルポート・ビ
デオRAM内の該SAMに格納するデータのワード数を設定す
るための転送ワード数設定レジスタを備える。該RAM先
頭アドレス設定レジスタにアドレスが設定されると、制
御手段５はデュアルポート・ビデオRAM内のRAM−SAM間
のデータ転送処理を起動する。一方、転送ワード数設定
レジスタにワード数が設定されると、制御手段５は、SA
M−システムA1間のデータ転送処理を起動する。
にデータを格納する際の先頭アドレスを設定するための
RAM先頭アドレス設定レジスタと、デュアルポート・ビ
デオRAM内の該SAMに格納するデータのワード数を設定す
るための転送ワード数設定レジスタを備える。該RAM先
頭アドレス設定レジスタにアドレスが設定されると、制
御手段５はデュアルポート・ビデオRAM内のRAM−SAM間
のデータ転送処理を起動する。一方、転送ワード数設定
レジスタにワード数が設定されると、制御手段５は、SA
M−システムA1間のデータ転送処理を起動する。
システムA1からシステムB2にデータを転送する場合に
は、制御手段５は、システムA1から該SAMへの転送デー
タ書き込みコマンドを受けて、RAM先頭アドレス設定レ
ジスタのアドレス設定、SAM−RAM間の転送方向の設定
（SAM→RAM方向）、転送ワード数設定レジスタのワード
数設定、SAM→RAMへのデータ転送起動制御、システムB2
へのRAMデータ読み出し要求処理を実行する。システムB
2からシステムA1へのデータ転送の場合には、制御手段
５は、SAMからシステムA1へのデータ読み出しコマンド
を受けると、RAM先頭アドレス設定レジスタへの先頭ア
ドレス設定、RAM→SAMへの内部転送処理の起動、転送ワ
ード設定レジスタへのワード数設定、SAM→システムA1
へのデータ転送の起動を実行する。
は、制御手段５は、システムA1から該SAMへの転送デー
タ書き込みコマンドを受けて、RAM先頭アドレス設定レ
ジスタのアドレス設定、SAM−RAM間の転送方向の設定
（SAM→RAM方向）、転送ワード数設定レジスタのワード
数設定、SAM→RAMへのデータ転送起動制御、システムB2
へのRAMデータ読み出し要求処理を実行する。システムB
2からシステムA1へのデータ転送の場合には、制御手段
５は、SAMからシステムA1へのデータ読み出しコマンド
を受けると、RAM先頭アドレス設定レジスタへの先頭ア
ドレス設定、RAM→SAMへの内部転送処理の起動、転送ワ
ード設定レジスタへのワード数設定、SAM→システムA1
へのデータ転送の起動を実行する。
まず、システムA1からシステムB2にデータを転送す
る。
る。
システムA1は、データ転送装置３にシステムB2へのデ
ータ転送を要求する。データ転送装置３の制御手段５が
この転送要求を受け取る。制御手段５は、制御手段５が
有するRAMアクセス先頭アドレス・レジスタに、転送速
度変換手段４内のRAMの格納アドレスをセットし、転送
速度変換手段４内での内部転送方向をSAM→RAM方向に設
定する。さらに、制御手段５は、システムA1から転送ワ
ード数の情報を受け取り、制御手段５内の転送ワード・
レジスタにSAMへ転送するデータ・ワード数を設定す
る。
ータ転送を要求する。データ転送装置３の制御手段５が
この転送要求を受け取る。制御手段５は、制御手段５が
有するRAMアクセス先頭アドレス・レジスタに、転送速
度変換手段４内のRAMの格納アドレスをセットし、転送
速度変換手段４内での内部転送方向をSAM→RAM方向に設
定する。さらに、制御手段５は、システムA1から転送ワ
ード数の情報を受け取り、制御手段５内の転送ワード・
レジスタにSAMへ転送するデータ・ワード数を設定す
る。
転送ワード・レジスタへの転送ワード数設定完了をト
リガとして、制御手段５は、システムA1から転送速度変
換手段４内なSAMへのデータ転送を起動する。これによ
って、システムA1から転送データがシリアルにSAMへ転
送され、SAMの先頭から順に格納される。システムＡか
らのデータがSAMに溜まり、SAMがいっぱいになるか、ま
たはシステムA1からの転送が完了すると、転送終了を知
らせる信号がシステムA1から制御手段５に送られる。
リガとして、制御手段５は、システムA1から転送速度変
換手段４内なSAMへのデータ転送を起動する。これによ
って、システムA1から転送データがシリアルにSAMへ転
送され、SAMの先頭から順に格納される。システムＡか
らのデータがSAMに溜まり、SAMがいっぱいになるか、ま
たはシステムA1からの転送が完了すると、転送終了を知
らせる信号がシステムA1から制御手段５に送られる。
制御手段５は、システムA1からSAMへのデータ転送完
了信号を受けて、SAMからRAMへ転送速度変換手段４内で
の内部転送を起動する。このとき、SAMの先頭から順に
転送データがシリアルに出力され、そのデータがRAMへ
格納される。RAMの格納アドレスは、先に制御手段５内
のRAMアクセス先頭アドレス・レジスタに設定されたア
ドレスを先頭アドレスとし、順に格納される。
了信号を受けて、SAMからRAMへ転送速度変換手段４内で
の内部転送を起動する。このとき、SAMの先頭から順に
転送データがシリアルに出力され、そのデータがRAMへ
格納される。RAMの格納アドレスは、先に制御手段５内
のRAMアクセス先頭アドレス・レジスタに設定されたア
ドレスを先頭アドレスとし、順に格納される。
SAM→RAM間の転送が終了すると、転送速度変換手段４
は転送終了を制御手段５に通知する。制御手段５は、シ
ステムB2に対して、RAMから転送データを読み出すよう
に要求する。システムB2はこの要求を受けて、転送速度
変換手段４内のRAMからデータを読み出し、システムB2
に転送する。データの読み出しアドレスは、制御手段５
内のRAMアクセス先頭アドレス・レジスタに指定されて
いる。
は転送終了を制御手段５に通知する。制御手段５は、シ
ステムB2に対して、RAMから転送データを読み出すよう
に要求する。システムB2はこの要求を受けて、転送速度
変換手段４内のRAMからデータを読み出し、システムB2
に転送する。データの読み出しアドレスは、制御手段５
内のRAMアクセス先頭アドレス・レジスタに指定されて
いる。
以上の動作により、システムA1からシステムB2へのデ
ータ転送が完了する。
ータ転送が完了する。
一方、システムB2からシステムA1へデータを転送する
場合には、システムB2がデータ転送装置３に転送要求を
送る。そして、システムB2は転送速度変換手段４内のRA
Mにデータを書き込む。システムB2からRAMへのデータ書
き込みが終了すると、システムB2は転送終了通知を制御
手段５へ送る。
場合には、システムB2がデータ転送装置３に転送要求を
送る。そして、システムB2は転送速度変換手段４内のRA
Mにデータを書き込む。システムB2からRAMへのデータ書
き込みが終了すると、システムB2は転送終了通知を制御
手段５へ送る。
制御手段５は、この転送終了通知を受けて、次にシス
テムB2がRAMにデータを格納した先頭アドレスを、制御
手段５内のRAMアクセス先頭アドレス・レジスタにセッ
トする。この設定が完了すると、制御手段５は、転送速
度変換手段４内のRAM→SAM間の内部転送を起動する。
テムB2がRAMにデータを格納した先頭アドレスを、制御
手段５内のRAMアクセス先頭アドレス・レジスタにセッ
トする。この設定が完了すると、制御手段５は、転送速
度変換手段４内のRAM→SAM間の内部転送を起動する。
転送速度変換手段４は、RAMに格納された転送データ
をSAMに送り、SAMの先頭から順にデータを格納する。RA
M→SAM間の転送が終了すると、終了した旨を知らせる信
号が制御手段５に送られる。
をSAMに送り、SAMの先頭から順にデータを格納する。RA
M→SAM間の転送が終了すると、終了した旨を知らせる信
号が制御手段５に送られる。
制御手段５はRAM→SAM間転送完了信号を受けて、転送
ワード・レジスタにSAMに格納された転送データのワー
ド数をセットする。この設定が完了後、システムA1に対
して、SAMからデータを読み出すように命令する。シス
テムA1は、SAMの先頭から順に、制御手段５の転送ワー
ド・レジスタに設定されたワード数分だけデータを読み
出す。
ワード・レジスタにSAMに格納された転送データのワー
ド数をセットする。この設定が完了後、システムA1に対
して、SAMからデータを読み出すように命令する。シス
テムA1は、SAMの先頭から順に、制御手段５の転送ワー
ド・レジスタに設定されたワード数分だけデータを読み
出す。
以上の処理により、システムB2からシステムA1へのデ
ータ転送が完了する。
ータ転送が完了する。
〔実施例〕 以下、第２図乃至第４図を参照しながら実施例を説明
する。
する。
第２図は、本発明の一実施例のシステム構成図であ
る。
る。
本実施例のシステムは、大まかにいって、データの転
送および受信を実行するシステムA1、システムB2、およ
びデータ転送装置３からなる。システムA1、システムB2
は、例えば、マイクロプロセサとメモリ、入出力インタ
フェース等を備えたCPUシステムである。
送および受信を実行するシステムA1、システムB2、およ
びデータ転送装置３からなる。システムA1、システムB2
は、例えば、マイクロプロセサとメモリ、入出力インタ
フェース等を備えたCPUシステムである。
データ転送装置３は、データ転送速度を変換してシス
テムA1からシステムB2へデータを受け渡すデュアルポー
ト・ビデオRAM20と、デュアルポート・ビデオRAM20のデ
ータ転送を制御する制御回路21からなる。
テムA1からシステムB2へデータを受け渡すデュアルポー
ト・ビデオRAM20と、デュアルポート・ビデオRAM20のデ
ータ転送を制御する制御回路21からなる。
デュアルポート・ビデオRAM20は、入力および出力を
シリアルに実行するSAM22と、通常のRAM23で構成されて
いる。SAM22とRAM23はデュアルポート・ビデオRAM20内
部で接続されている。デュアルポート・ビデオRAM20の
一方のポートであるSAM22の入出力ポートはシステムA1
と接続され、システムA1−SAM22間データ転送Ta24を実
行する。デュアルポート・ビデオRAM20の他方のポー
ト、すなわちRAM23の入出力ポートはシステムB2と接続
され、システムB2−RAM23間データ転送Tb25を実行す
る。
シリアルに実行するSAM22と、通常のRAM23で構成されて
いる。SAM22とRAM23はデュアルポート・ビデオRAM20内
部で接続されている。デュアルポート・ビデオRAM20の
一方のポートであるSAM22の入出力ポートはシステムA1
と接続され、システムA1−SAM22間データ転送Ta24を実
行する。デュアルポート・ビデオRAM20の他方のポー
ト、すなわちRAM23の入出力ポートはシステムB2と接続
され、システムB2−RAM23間データ転送Tb25を実行す
る。
システムA1−SAM22間データ転送Ta24、および、シス
テムB2−RAM23間データ転送Tb25には、例えば、DMA（直
接メモリ・アクセス）転送を使用する。但し、データ転
送Ta24の転送速度と、データ転送Tb25の転送速度が異な
る。
テムB2−RAM23間データ転送Tb25には、例えば、DMA（直
接メモリ・アクセス）転送を使用する。但し、データ転
送Ta24の転送速度と、データ転送Tb25の転送速度が異な
る。
制御回路21は、制御回路21の全体の制御を行なうCPU2
6、および、デュアルポート・ビデオRAM20内のSAM22を
制御するSAM制御回路27、該デュアルポート・ビデオRAM
20内のSAM22とRAM23間の転送を制御するRAM−SAM間転送
制御回路28、該デュアルポート・ビデオRAM内のRAM23を
制御するRAM制御回路29からなる。そして、SAM制御回路
27は転送ワード・レジスタ30を、RAM−SAM間転送制御回
路28はRAMアクセス先頭アドレス・レジスタ31を内部に
もつ。転送ワード・レジスタ30は、システムA1からデュ
アルポート・ビデオRAM20内のSAM22に転送するデータの
ワード数をセットするレジスタである。一方、RAMアク
セス先頭アドレス・レジスタ31には、デュアルポート・
ビデオRAM20内のRAMへのデータ転送に先立って、データ
を格納するメモリの先頭アドレスをセットする。
6、および、デュアルポート・ビデオRAM20内のSAM22を
制御するSAM制御回路27、該デュアルポート・ビデオRAM
20内のSAM22とRAM23間の転送を制御するRAM−SAM間転送
制御回路28、該デュアルポート・ビデオRAM内のRAM23を
制御するRAM制御回路29からなる。そして、SAM制御回路
27は転送ワード・レジスタ30を、RAM−SAM間転送制御回
路28はRAMアクセス先頭アドレス・レジスタ31を内部に
もつ。転送ワード・レジスタ30は、システムA1からデュ
アルポート・ビデオRAM20内のSAM22に転送するデータの
ワード数をセットするレジスタである。一方、RAMアク
セス先頭アドレス・レジスタ31には、デュアルポート・
ビデオRAM20内のRAMへのデータ転送に先立って、データ
を格納するメモリの先頭アドレスをセットする。
CPU26は、SAM制御回路27およびRAM−SAM間転送制御回
路28、RAM制御回路29、システムA1、システムB2とそれ
ぞれ接続している。また、SAM制御回路27は、CPU26のほ
か、SAM22およびRAM−SAM間転送制御回路28と、RAM制御
回路29は、CPU26のほか、RAM23およびRAM−SAM間転送制
御回路28と接続している。さらに、RAM−SAM間転送制御
回路28は、CPU26、SAM制御回路27、RAM制御回路29、デ
ュアルポート・ビデオRAM20のSAM22−RAM23間の信号線
に接続している。
路28、RAM制御回路29、システムA1、システムB2とそれ
ぞれ接続している。また、SAM制御回路27は、CPU26のほ
か、SAM22およびRAM−SAM間転送制御回路28と、RAM制御
回路29は、CPU26のほか、RAM23およびRAM−SAM間転送制
御回路28と接続している。さらに、RAM−SAM間転送制御
回路28は、CPU26、SAM制御回路27、RAM制御回路29、デ
ュアルポート・ビデオRAM20のSAM22−RAM23間の信号線
に接続している。
次に、本実施例のシステムの動作を、第３図の一実施
例のフローチャートに沿って説明する。
例のフローチャートに沿って説明する。
まず、システムA1からシステムB2へデータを転送する
（第３図（ａ））。
（第３図（ａ））。
システムA1が、制御回路21内のCPU26にシステムA1−
システムB2間のデータ転送を要求する（S1）。CPU26
は、この要求信号を受けて、まず、RAM−SAM間転送制御
回路28内のRAMアクセス先頭アドレス・レジスタ31にデ
ータを格納する先頭アドレスをセットする（S2）。RAM
−SAM間転送制御回路28は、先頭アドレスがセットされ
ると、RAM23−SAM22間のデータ転送方向の情報をデュア
ルポート・ビデオRAM20内のSAM22−RAM23間の信号線に
送る（S3）。この場合、方向はSAM22→RAM23の方向に設
定される。
システムB2間のデータ転送を要求する（S1）。CPU26
は、この要求信号を受けて、まず、RAM−SAM間転送制御
回路28内のRAMアクセス先頭アドレス・レジスタ31にデ
ータを格納する先頭アドレスをセットする（S2）。RAM
−SAM間転送制御回路28は、先頭アドレスがセットされ
ると、RAM23−SAM22間のデータ転送方向の情報をデュア
ルポート・ビデオRAM20内のSAM22−RAM23間の信号線に
送る（S3）。この場合、方向はSAM22→RAM23の方向に設
定される。
次に、CPU26は、SAM制御回路27内の転送ワード・レジ
スタ30に、システムA1から転送されるデータのワード数
をセットする（S4）。SAM制御回路27は、ワード数のセ
ットが完了すると、SAM22に対して、システムA1−SAM22
間のデータ転送を起動する命令を送る。この信号を受け
て、システムA1からSAM22へデータ転送Ta24によってデ
ータが転送される（S5）。データ転送Ta24は、通常、DM
A転送によって行なわれる。SAM22へは、転送データがシ
リアルに入力され、入力されたデータはSAM22の先頭か
ら順次、格納される。
スタ30に、システムA1から転送されるデータのワード数
をセットする（S4）。SAM制御回路27は、ワード数のセ
ットが完了すると、SAM22に対して、システムA1−SAM22
間のデータ転送を起動する命令を送る。この信号を受け
て、システムA1からSAM22へデータ転送Ta24によってデ
ータが転送される（S5）。データ転送Ta24は、通常、DM
A転送によって行なわれる。SAM22へは、転送データがシ
リアルに入力され、入力されたデータはSAM22の先頭か
ら順次、格納される。
システムA1からSAM22へのデータ転送が完了すると、S
AM22は、SAM制御回路30に対して、転送完了通知信号を
送る（S6）。SAM制御回路30は、この通知を受けて、RAM
−SAM間転送制御回路28に対して、システムA1−SAM22間
転送完了を伝え、RAM−SAM間転送制御回路28は、この信
号を受けて、SAM22−RAM23間の信号線に対して、SAM22
−RAM23間の転送開始信号を送る。この信号によって、S
AM22からRAM23へのデータ転送が開始される（S7）。
AM22は、SAM制御回路30に対して、転送完了通知信号を
送る（S6）。SAM制御回路30は、この通知を受けて、RAM
−SAM間転送制御回路28に対して、システムA1−SAM22間
転送完了を伝え、RAM−SAM間転送制御回路28は、この信
号を受けて、SAM22−RAM23間の信号線に対して、SAM22
−RAM23間の転送開始信号を送る。この信号によって、S
AM22からRAM23へのデータ転送が開始される（S7）。
この際、SAM22に格納済みのデータがSAM22の先頭から
順に出力され、RAM23に送られる。一つの信号で、SAM22
内のデータがすべてRAM23へ送られる。RAM23への格納ア
ドレスは、RAMアクセス先頭アドレス・レジスタ31が制
御し、先頭アドレス以降のメモリに順次格納される。SA
M−RAM間転送が終了すると、終了通知信号がデュアルポ
ート・ビデオRAM20からRAM−SAM間転送制御回路28へ送
られる。この信号はRAM−SAM間転送制御回路28からCPU2
6へ伝えられる。
順に出力され、RAM23に送られる。一つの信号で、SAM22
内のデータがすべてRAM23へ送られる。RAM23への格納ア
ドレスは、RAMアクセス先頭アドレス・レジスタ31が制
御し、先頭アドレス以降のメモリに順次格納される。SA
M−RAM間転送が終了すると、終了通知信号がデュアルポ
ート・ビデオRAM20からRAM−SAM間転送制御回路28へ送
られる。この信号はRAM−SAM間転送制御回路28からCPU2
6へ伝えられる。
CPU26は、RAM−SAM間の転送完了信号を受けて、シス
テムB2に対して、RAM23から転送データを読み出すよう
命令を送る（S8）。システムB2は、この命令を受けて、
RAM23からデータ転送Tb25によりデータを読み出す（S
9）。通常、データ転送Tb25はDMA転送で行ない、データ
転送Tb25の制御はRAM制御回路29が実行する。すなわ
ち、RAM制御回路29は、RAM−SAM間転送制御回路28内のR
AMアクセス先頭アドレス・レジスタ31の内容からRAM23
に格納されているデータの先頭アドレスを知り、その先
頭アドレスから順にDMA転送する。
テムB2に対して、RAM23から転送データを読み出すよう
命令を送る（S8）。システムB2は、この命令を受けて、
RAM23からデータ転送Tb25によりデータを読み出す（S
9）。通常、データ転送Tb25はDMA転送で行ない、データ
転送Tb25の制御はRAM制御回路29が実行する。すなわ
ち、RAM制御回路29は、RAM−SAM間転送制御回路28内のR
AMアクセス先頭アドレス・レジスタ31の内容からRAM23
に格納されているデータの先頭アドレスを知り、その先
頭アドレスから順にDMA転送する。
以上の処理により、システムA1からシステムB2へのデ
ータ転送が完了する。一般に、SAM22の容量は小さいの
で、システムA1から転送したいデータ容量がSAM22の容
量よりも大きいことが多い。この場合、S1〜S9の処理を
何度も繰り返して、全データを転送する。
ータ転送が完了する。一般に、SAM22の容量は小さいの
で、システムA1から転送したいデータ容量がSAM22の容
量よりも大きいことが多い。この場合、S1〜S9の処理を
何度も繰り返して、全データを転送する。
次に、システムB2からシステムA1へのデータ転送の手
順を説明する（第３図（ｂ））。
順を説明する（第３図（ｂ））。
システムB2からシステムA1へデータを転送する場合に
は、システムB2がCPU26に対してシステムA1へのデータ
転送を要求する（S10）。そして、システムB2は、RAM23
に対して、転送するデータをデータ転送Tb25によって書
き込む（S11）。通常、データ転送Tb25はDMA転送であ
る。そして、RAM23へ転送データをすべて書き込むと、
システムB2はCPU26に対して転送終了通知信号を送る（S
12）。
は、システムB2がCPU26に対してシステムA1へのデータ
転送を要求する（S10）。そして、システムB2は、RAM23
に対して、転送するデータをデータ転送Tb25によって書
き込む（S11）。通常、データ転送Tb25はDMA転送であ
る。そして、RAM23へ転送データをすべて書き込むと、
システムB2はCPU26に対して転送終了通知信号を送る（S
12）。
CPU26は、この転送終了通知信号を受け取って、ま
ず、RAM−SAM間転送制御回路28内のRAMアクセス先頭ア
ドレス・レジスタ31に、システムB2が転送データを書き
込んだRAM23の先頭アドレスをセットする（S13）。RAM
−SAM間転送制御回路28は、先頭アドレスがセットされ
ると、デュアルポート・ビデオRAM20内のRAM23−SAM22
間転送の方向を示す信号をデュアルポート・ビデオRAM2
0に送る。この場合、RAM23→SAM22の方向に設定する。
さらに、この転送方向設定完了後、RAM23−SAM23間の内
部転送を起動する（S14）。
ず、RAM−SAM間転送制御回路28内のRAMアクセス先頭ア
ドレス・レジスタ31に、システムB2が転送データを書き
込んだRAM23の先頭アドレスをセットする（S13）。RAM
−SAM間転送制御回路28は、先頭アドレスがセットされ
ると、デュアルポート・ビデオRAM20内のRAM23−SAM22
間転送の方向を示す信号をデュアルポート・ビデオRAM2
0に送る。この場合、RAM23→SAM22の方向に設定する。
さらに、この転送方向設定完了後、RAM23−SAM23間の内
部転送を起動する（S14）。
この内部転送は、RAM−SAM間転送制御回路28の制御に
よって実行される。すなわち、RAM−SAM間転送制御回路
28が転送信号を一つ出すと、RAM23から、最大、SAM22の
容量分のデータが出力され、SAM22に送られ、SAM22の先
頭から順に格納される。
よって実行される。すなわち、RAM−SAM間転送制御回路
28が転送信号を一つ出すと、RAM23から、最大、SAM22の
容量分のデータが出力され、SAM22に送られ、SAM22の先
頭から順に格納される。
この転送が終了すると、転送完了信号がRAM−SAM間転
送制御回路28からCPU26へ送られ、この信号を受けて、C
PU26は、SAM制御回路27内の転送ワード・レジスタ30
に、RAM23からSAM22に内部転送されたデータのワード数
をセットする（S15）。ワード数がセットされると、SAM
制御回路27はSAM22に対して、SAM22−システムA1間のデ
ータ転送Ta24を起動する信号を送る。さらに、CPU26が
システムA1に対して、SAM22からデータを読み出すよう
に命令を送る。
送制御回路28からCPU26へ送られ、この信号を受けて、C
PU26は、SAM制御回路27内の転送ワード・レジスタ30
に、RAM23からSAM22に内部転送されたデータのワード数
をセットする（S15）。ワード数がセットされると、SAM
制御回路27はSAM22に対して、SAM22−システムA1間のデ
ータ転送Ta24を起動する信号を送る。さらに、CPU26が
システムA1に対して、SAM22からデータを読み出すよう
に命令を送る。
システムA1はこの命令を受けて、SAM22から転送ワー
ド・レジスタ30にセットされたワード数分だけデータを
読み出す。データ転送Ta24は、通常、DMA転送で行な
う。
ド・レジスタ30にセットされたワード数分だけデータを
読み出す。データ転送Ta24は、通常、DMA転送で行な
う。
デュアルポート・ビデオRAM20内のSAM22とRAM23の容
量は、通常、RAM23の方が大容量である。システムB2か
らRAM23に転送されたデータ容量がSAM22の容量よりも大
きい場合には、デュアルポート・ビデオRAM20内の内部
転送（S14）以降の処理、すなわち、S14〜S16の処理を
何度か繰り返し実行することになる。
量は、通常、RAM23の方が大容量である。システムB2か
らRAM23に転送されたデータ容量がSAM22の容量よりも大
きい場合には、デュアルポート・ビデオRAM20内の内部
転送（S14）以降の処理、すなわち、S14〜S16の処理を
何度か繰り返し実行することになる。
以上の処理によって、システムB2からシステムA1への
データ転送が完了する。このようにして、データ転送速
度の異なるシステムA1−システムB2間のデータ転送が可
能になる。
データ転送が完了する。このようにして、データ転送速
度の異なるシステムA1−システムB2間のデータ転送が可
能になる。
第４図は、転送制御回路の詳細な説明図である。
CPU26にはマイクロプロセッサを使用できる。SAM制御
回路27は、システムA1−SAM22間の転送要求をシステムA
1に出すための転送リクエスト信号制御回路40と、転送
ワード・レジスタ30、１個の否定入力のANDゲート41、
１個の３入力ORゲート42からなる。転送リクエスト信号
制御回路40はフリップ・フロップ回路、転送ワード・レ
ジスタ30はシフト・レジスタである。
回路27は、システムA1−SAM22間の転送要求をシステムA
1に出すための転送リクエスト信号制御回路40と、転送
ワード・レジスタ30、１個の否定入力のANDゲート41、
１個の３入力ORゲート42からなる。転送リクエスト信号
制御回路40はフリップ・フロップ回路、転送ワード・レ
ジスタ30はシフト・レジスタである。
一方、RAM−SAM間転送制御回路28は、RAMアクセス先
頭アドレス・レジスタ31と、RAM−SAM間転送および転送
方向の制御回路43からなる。RAMアクセス先頭アドレス
・レジスタ31はフリップ・フロップ回路である。
頭アドレス・レジスタ31と、RAM−SAM間転送および転送
方向の制御回路43からなる。RAMアクセス先頭アドレス
・レジスタ31はフリップ・フロップ回路である。
デュアルポート・ビデオRAM20は、SAM22、RAM23、お
よび、二つのドライバ（44および45）からなる。この説
明図では、デュアルポート・ビデオRAM20内のSAM22のポ
ートに接続するシステムA1のみを記述し、RAM23側のポ
ートに接続するシステムB2は省いている。システムB2−
RAM23間のデータ転送の説明は、通常の書き込み／読み
出し処理をRAM制御回路29の制御に従って実行するの
で、ここでは省略するものとする。
よび、二つのドライバ（44および45）からなる。この説
明図では、デュアルポート・ビデオRAM20内のSAM22のポ
ートに接続するシステムA1のみを記述し、RAM23側のポ
ートに接続するシステムB2は省いている。システムB2−
RAM23間のデータ転送の説明は、通常の書き込み／読み
出し処理をRAM制御回路29の制御に従って実行するの
で、ここでは省略するものとする。
システムA1のデータ入出力端子（DATA）はデュアルポ
ート・ビデオRAM20内のSAM22と結ばれ、双方向のデータ
通信を行なう。また、システムA1の同期信号端子もSAM2
2と接続され、転送データの同期をとる信号をSAM22に送
る。
ート・ビデオRAM20内のSAM22と結ばれ、双方向のデータ
通信を行なう。また、システムA1の同期信号端子もSAM2
2と接続され、転送データの同期をとる信号をSAM22に送
る。
デュアルポート・ビデオRAM20内のSAM22のDATA端子と
RAM23のDATA端子は、例えば１ワード幅の転送が可能で
ある。そして、SAM22−RAM23間の転送方向を指定するた
めに、それぞれのデータ線は二つに分岐され、それぞ
れ、ドライバ44およびドライバ45を介してSAM22のDATA
端子とRAM23のDATA端子をつないでいる。ドライバ44と
ドライバ45の接続方向は互いに逆向きになっており、そ
れぞれ、RAM−SAM間転送および転送方向の制御回路43か
らの信号線（SE）が接続されている。ドライバ44は、SE
が高レベルのとき、SAM22→RAM23の方向にデータを通
す。一方、ドライバ45にはSEが負論理で接続されてお
り、SEが低レベルのとき、RAM23→RAM22の方向にデータ
転送が可能になる。
RAM23のDATA端子は、例えば１ワード幅の転送が可能で
ある。そして、SAM22−RAM23間の転送方向を指定するた
めに、それぞれのデータ線は二つに分岐され、それぞ
れ、ドライバ44およびドライバ45を介してSAM22のDATA
端子とRAM23のDATA端子をつないでいる。ドライバ44と
ドライバ45の接続方向は互いに逆向きになっており、そ
れぞれ、RAM−SAM間転送および転送方向の制御回路43か
らの信号線（SE）が接続されている。ドライバ44は、SE
が高レベルのとき、SAM22→RAM23の方向にデータを通
す。一方、ドライバ45にはSEが負論理で接続されてお
り、SEが低レベルのとき、RAM23→RAM22の方向にデータ
転送が可能になる。
次に、制御回路の回路接続を説明する。
まず、CPU26のTCRW端子（転送ワード・レジスタ書き
込み信号端子）は、SAM制御回路27内の転送リクエスト
信号制御回路40と転送ワード・レジスタのＬ端子に接続
され、転送ワードを書き込むタイミング信号を送る。ま
た、CPU26のTARW端子（RAMアクセス先頭アドレス・レジ
スタ書き込み信号端子）は、RAM−SAM間転送制御回路28
内のRAMアクセス先頭アドレス・レジスタ31のCP端子
と、SAM制御回路27内のOR端子42に接続され、RAMアクセ
ス先頭アドレスを書き込むタイミング信号を送る。
込み信号端子）は、SAM制御回路27内の転送リクエスト
信号制御回路40と転送ワード・レジスタのＬ端子に接続
され、転送ワードを書き込むタイミング信号を送る。ま
た、CPU26のTARW端子（RAMアクセス先頭アドレス・レジ
スタ書き込み信号端子）は、RAM−SAM間転送制御回路28
内のRAMアクセス先頭アドレス・レジスタ31のCP端子
と、SAM制御回路27内のOR端子42に接続され、RAMアクセ
ス先頭アドレスを書き込むタイミング信号を送る。
また、CPU26のDATA端子は、SAM制御回路27内の転送ワ
ード・レジスタ30のＤ端子、および、RAM−SAM間転送制
御回路28のRAMアクセス先頭アドレス・レジスタ31のＤ
端子に接続されている。転送ワード数のデータや、RAM
アクセス先頭アドレスのデータがCPU26のDATA端子から
送られる。CPU26のＤλＲ端子は、RAM−SAM間転送制御
回路28のRAM−SAM間転送および転送方向の制御回路43に
接続され、デュアルポート・ビデオRAM20内での内部転
送方向（RAM→SAM、あるいは、SAM→RAM）を示す信号を
送る。
ード・レジスタ30のＤ端子、および、RAM−SAM間転送制
御回路28のRAMアクセス先頭アドレス・レジスタ31のＤ
端子に接続されている。転送ワード数のデータや、RAM
アクセス先頭アドレスのデータがCPU26のDATA端子から
送られる。CPU26のＤλＲ端子は、RAM−SAM間転送制御
回路28のRAM−SAM間転送および転送方向の制御回路43に
接続され、デュアルポート・ビデオRAM20内での内部転
送方向（RAM→SAM、あるいは、SAM→RAM）を示す信号を
送る。
一方、SAM制御回路27内の転送リクエスト信号制御回
路40のTREQ端子は、システムA1と接続され、CPU26から
の転送ワード・レジスタ書き込み信号（TCRW）の入力を
受けて、システムA1に対して転送要求信号を出力する。
路40のTREQ端子は、システムA1と接続され、CPU26から
の転送ワード・レジスタ書き込み信号（TCRW）の入力を
受けて、システムA1に対して転送要求信号を出力する。
また、SAM制御回路27内の転送ワード・レジスタ30へ
の入力としては、CPU26からの転送ワード・レジスタ書
き込み信号（TCRW）とデータ（DATA）のほかに、CP信号
（クロック・パルス信号）がある。そして、出力として
Ｑ端子から転送ワード数を出力する。この出力（Ｑ）は
否定入力のANDゲート41に入力される。この否定入力AND
ゲート41によって、転送ワード・レジスタ30から出力さ
れた転送ワード数が０になったときに、否定入力ANDゲ
ート41は高レベル（‘1'）を出力する。
の入力としては、CPU26からの転送ワード・レジスタ書
き込み信号（TCRW）とデータ（DATA）のほかに、CP信号
（クロック・パルス信号）がある。そして、出力として
Ｑ端子から転送ワード数を出力する。この出力（Ｑ）は
否定入力のANDゲート41に入力される。この否定入力AND
ゲート41によって、転送ワード・レジスタ30から出力さ
れた転送ワード数が０になったときに、否定入力ANDゲ
ート41は高レベル（‘1'）を出力する。
この出力は３入力ORゲート42に出力される。ORゲート
42の他の二つの入力端子は、システムA1のTEND端子（転
送終了信号端子）、および、CPU26のTARW端子（RAMアク
セス先頭アドレス・レジスタ書き込み信号）と接続され
ている。３入力ORゲート42の出力は、RAM−SAM間転送お
よび転送方向の制御回路43の入力信号となり、SAM−RAM
間転送の起動、あるいはSAM−RAM間転送の完了を示す信
号となる。
42の他の二つの入力端子は、システムA1のTEND端子（転
送終了信号端子）、および、CPU26のTARW端子（RAMアク
セス先頭アドレス・レジスタ書き込み信号）と接続され
ている。３入力ORゲート42の出力は、RAM−SAM間転送お
よび転送方向の制御回路43の入力信号となり、SAM−RAM
間転送の起動、あるいはSAM−RAM間転送の完了を示す信
号となる。
RAM−SAM間転送制御回路28内のRAMアクセス先頭アド
レス・レジスタ31の入力はCPU26からのTARW信号（RAMア
クセス先頭アドレス・レジスタ書き込み信号）とデータ
（DATA）であり、出力として、RAMのアドレス信号（MA
端子）をデュアルポート・ビデオRAM20内のRAM23に送
る。
レス・レジスタ31の入力はCPU26からのTARW信号（RAMア
クセス先頭アドレス・レジスタ書き込み信号）とデータ
（DATA）であり、出力として、RAMのアドレス信号（MA
端子）をデュアルポート・ビデオRAM20内のRAM23に送
る。
一方、RAM−SAM間転送制御回路28内のRAM−SAM間転送
および転送方向の制御回路43の入力としては、前述した
３入力ORゲート42の出力信号と、CPU26からの転送方向
指定信号（ＤλＲ）がある。そして、この制御回路43
は、SAM−RAM間方向制御信号（SE端子）と、RAS信号、C
AS信号、TR/OE信号、書き込みエネーブル信号（WE端
子）を出力する。
および転送方向の制御回路43の入力としては、前述した
３入力ORゲート42の出力信号と、CPU26からの転送方向
指定信号（ＤλＲ）がある。そして、この制御回路43
は、SAM−RAM間方向制御信号（SE端子）と、RAS信号、C
AS信号、TR/OE信号、書き込みエネーブル信号（WE端
子）を出力する。
SAM−RAM間方向制御信号（SE端子）は、SAM−RAM間に
ある二つのドライバ（44および45）のドライブ信号とな
り、この信号が低レベル（‘0'）のときRAM→SAM方向
に、高レベル（‘1'）のときSAM→RAM方向に転送方向が
指定される。この他の出力信号（RAS信号、CAS信号、TR
/OE信号、WE信号）はすべてRAM23の入力信号となり、RA
M23の制御に使用される。
ある二つのドライバ（44および45）のドライブ信号とな
り、この信号が低レベル（‘0'）のときRAM→SAM方向
に、高レベル（‘1'）のときSAM→RAM方向に転送方向が
指定される。この他の出力信号（RAS信号、CAS信号、TR
/OE信号、WE信号）はすべてRAM23の入力信号となり、RA
M23の制御に使用される。
次に、システムA1からデータが転送される場合のこの
制御回路の動作を説明する。
制御回路の動作を説明する。
まず、システムA1からCPU26に対してデータ転送要求
が出される（第３図（ａ）のS1）。すると、CPU26はTAR
W端子とDATA端子から、それぞれ、RAMアクセス先頭アド
レス・レジスタ書き込み信号（TARW）とRAMアクセス先
頭アドレス・データを出力する。TARW信号はRAMアクセ
ス先頭アドレス・レジスタ31および３入力ORゲート42に
入力される。この信号を受けて、RAMアクセス先頭アド
レス・レジスタ31はレジスタに先頭アドレスをセットし
（第３図（ａ）のS2）、RAM23に対してRAMのアドレス信
号（MA）を出力する。３入力ORゲート42の出力は、TARW
信号が高レベル（‘1'）の間、高レベル（‘1'）にな
る。この信号によって、RAM−SAM間転送および転送方向
の制御回路43はRAM−SAM間転送の処理を起動することに
なる。
が出される（第３図（ａ）のS1）。すると、CPU26はTAR
W端子とDATA端子から、それぞれ、RAMアクセス先頭アド
レス・レジスタ書き込み信号（TARW）とRAMアクセス先
頭アドレス・データを出力する。TARW信号はRAMアクセ
ス先頭アドレス・レジスタ31および３入力ORゲート42に
入力される。この信号を受けて、RAMアクセス先頭アド
レス・レジスタ31はレジスタに先頭アドレスをセットし
（第３図（ａ）のS2）、RAM23に対してRAMのアドレス信
号（MA）を出力する。３入力ORゲート42の出力は、TARW
信号が高レベル（‘1'）の間、高レベル（‘1'）にな
る。この信号によって、RAM−SAM間転送および転送方向
の制御回路43はRAM−SAM間転送の処理を起動することに
なる。
CPU26は、次に、転送方向指定信号をＤλＲ端子から
出力する。この信号はRAM−SAM間転送および転送方向の
制御回路43に入力され、RAM−SAM間転送および転送方向
の制御回路43は、この入力信号に従って、SAM−RAM間方
向制御信号をSE端子から出力する。今、SE端子は高レベ
ル（‘1'）となり、SAM→RAM方向に転送方向が設定され
る（第３図（ａ）のS3）。
出力する。この信号はRAM−SAM間転送および転送方向の
制御回路43に入力され、RAM−SAM間転送および転送方向
の制御回路43は、この入力信号に従って、SAM−RAM間方
向制御信号をSE端子から出力する。今、SE端子は高レベ
ル（‘1'）となり、SAM→RAM方向に転送方向が設定され
る（第３図（ａ）のS3）。
次に、CPU26は、TCRW端子とDATA端子から、それぞ
れ、転送ワード・レジスタ書き込み信号と転送ワード数
データを出力する。この二つの信号は転送ワード・レジ
スタ30に送られ、転送ワード数がレジスタ30にセットさ
れる（第３図（ａ）のS4）。
れ、転送ワード・レジスタ書き込み信号と転送ワード数
データを出力する。この二つの信号は転送ワード・レジ
スタ30に送られ、転送ワード数がレジスタ30にセットさ
れる（第３図（ａ）のS4）。
転送ワード・レジスタ書き込み信号（TCRW）は、ま
た、転送リクエスト信号制御回路40に入力され、転送リ
クエスト信号制御回路40はシステムA1に対して転送要求
信号（TREQ）を出力する。この信号（TREQ）を受けて、
システムA1はデータ転送を開始する（第３図（ａ）のS
5）。システムA1からのデータ転送が終了すると、シス
テムA1はTEND端子から転送終了信号を出力する（第３図
（ａ）のS6）。この信号（高レベル）は３入力ORゲート
42に入力される。そして、３入力ORゲート42の出力が高
レベル（‘1'）となり、RAM−SAM間転送および転送方向
の制御回路43の入力が高レベルになる。これによってSA
M→RAM間データ転送が開始される（第３図（ａ）のS
7）。
た、転送リクエスト信号制御回路40に入力され、転送リ
クエスト信号制御回路40はシステムA1に対して転送要求
信号（TREQ）を出力する。この信号（TREQ）を受けて、
システムA1はデータ転送を開始する（第３図（ａ）のS
5）。システムA1からのデータ転送が終了すると、シス
テムA1はTEND端子から転送終了信号を出力する（第３図
（ａ）のS6）。この信号（高レベル）は３入力ORゲート
42に入力される。そして、３入力ORゲート42の出力が高
レベル（‘1'）となり、RAM−SAM間転送および転送方向
の制御回路43の入力が高レベルになる。これによってSA
M→RAM間データ転送が開始される（第３図（ａ）のS
7）。
SAM→RAMのデータ転送の間、転送ワード・レジスタ30
には１ワード転送されるごとにクロック・パルスCPが入
力され、その都度、ワード数がダウン・カウントされ
る。すべてのデータがSAM22→RAM23に転送された時点で
カウンタは‘0'となる。出力Ｑが‘0'になると、否定入
力ANDゲート41の出力が‘1'となり、３入力ORゲート42
の出力も‘1'となる。この信号がRAM−SAM間転送および
転送方向の制御回路43に入力され、RAM−SAM間転送の終
了が通知される。
には１ワード転送されるごとにクロック・パルスCPが入
力され、その都度、ワード数がダウン・カウントされ
る。すべてのデータがSAM22→RAM23に転送された時点で
カウンタは‘0'となる。出力Ｑが‘0'になると、否定入
力ANDゲート41の出力が‘1'となり、３入力ORゲート42
の出力も‘1'となる。この信号がRAM−SAM間転送および
転送方向の制御回路43に入力され、RAM−SAM間転送の終
了が通知される。
以上の動作で転送データのRAM23への転送が完了す
る。その後、CPU26がシステムB2に対してRAM23の読み出
し要求を出し（第３図（ａ）のS8）、システムB2がRAM2
3からデータを読み出すことによって、システムA1から
システムB2へのデータ転送が完了する。
る。その後、CPU26がシステムB2に対してRAM23の読み出
し要求を出し（第３図（ａ）のS8）、システムB2がRAM2
3からデータを読み出すことによって、システムA1から
システムB2へのデータ転送が完了する。
システムB2からシステムA1へデータを転送する場合の
制御回路の動作を次に説明する。説明は、転送データが
システムB2からRAM23に転送され（第３図（ｂ）のS10、
S11）、この転送が完了した（第３図（ｂ）のS12）した
時点から始める。
制御回路の動作を次に説明する。説明は、転送データが
システムB2からRAM23に転送され（第３図（ｂ）のS10、
S11）、この転送が完了した（第３図（ｂ）のS12）した
時点から始める。
RAM23へのデータ転送終了通知をCPU26が受け取ると、
CPU26は、TARW端子とDATA端子から、それぞれ、RAMアク
セス先頭アドレス・レジスタ書き込み信号（TARW）とRA
Mアクセス先頭アドレス・データを出力する。TARW信号
はRAMアクセス先頭アドレス・レジスタ31および３入力O
Rゲート42に入力される。この信号を受けて、RAMアクセ
ス先頭アドレス・レジスタ31はレジスタに先頭アドレス
をセットし（第３図（ｂ）のS13）、RAM23に対してRAM
のアドレス信号（MA）を出力する。３入力ORゲート42の
出力は、TARW信号が高レベル（‘1'）の間、高レベル
（‘1'）になる。この信号によって、RAM−SAM間転送お
よび転送方向の制御回路43はRAM−SAM間転送の処理を起
動することになる。CPU26は、次に、転送方向指定信号
をＤλＲ端子から出力する。この信号はRAM−SAM間転送
および転送方向の制御回路43に入力され、RAM−SAM間転
送および転送方向の制御回路43は、この入力信号に従っ
て、SAM−RAM間方向制御信号をSE端子から出力する。
今、SE端子は低レベル（‘0'）となり、RAM→SAM方向に
転送方向が設定される。転送方向が決定されると、RAM2
3→SAM22へのデータ転送が開始される（第３図（ｂ）の
S14）。転送が完了すると、CPU26は、TCRW端子とDATA端
子から、それぞれ、転送ワード・レジスタ書き込み信号
と転送ワード数データを出力する。この二つの信号は転
送ワード・レジスタ30に送られ、転送ワード数がレジス
タ30にセットされる（第３図（ｂ）のS15）。
CPU26は、TARW端子とDATA端子から、それぞれ、RAMアク
セス先頭アドレス・レジスタ書き込み信号（TARW）とRA
Mアクセス先頭アドレス・データを出力する。TARW信号
はRAMアクセス先頭アドレス・レジスタ31および３入力O
Rゲート42に入力される。この信号を受けて、RAMアクセ
ス先頭アドレス・レジスタ31はレジスタに先頭アドレス
をセットし（第３図（ｂ）のS13）、RAM23に対してRAM
のアドレス信号（MA）を出力する。３入力ORゲート42の
出力は、TARW信号が高レベル（‘1'）の間、高レベル
（‘1'）になる。この信号によって、RAM−SAM間転送お
よび転送方向の制御回路43はRAM−SAM間転送の処理を起
動することになる。CPU26は、次に、転送方向指定信号
をＤλＲ端子から出力する。この信号はRAM−SAM間転送
および転送方向の制御回路43に入力され、RAM−SAM間転
送および転送方向の制御回路43は、この入力信号に従っ
て、SAM−RAM間方向制御信号をSE端子から出力する。
今、SE端子は低レベル（‘0'）となり、RAM→SAM方向に
転送方向が設定される。転送方向が決定されると、RAM2
3→SAM22へのデータ転送が開始される（第３図（ｂ）の
S14）。転送が完了すると、CPU26は、TCRW端子とDATA端
子から、それぞれ、転送ワード・レジスタ書き込み信号
と転送ワード数データを出力する。この二つの信号は転
送ワード・レジスタ30に送られ、転送ワード数がレジス
タ30にセットされる（第３図（ｂ）のS15）。
転送ワード・レジスタ書き込み信号（TCRW）は、ま
た、転送リクエスト信号制御回路40に入力され、転送リ
クエスト信号制御回路40はシステムA1に対して転送要求
信号（TREQ）を出力する。この信号（TREQ）を受けて、
システムA1はSAM22からのデータ読み出しを開始し（第
３図（ｂ）のS16）、転送ワード・レジスタにセットさ
れたワード数分のデータをSAM22から読み出す。以上の
動作によって、システムB2からシステムA1への転送が完
了する。
た、転送リクエスト信号制御回路40に入力され、転送リ
クエスト信号制御回路40はシステムA1に対して転送要求
信号（TREQ）を出力する。この信号（TREQ）を受けて、
システムA1はSAM22からのデータ読み出しを開始し（第
３図（ｂ）のS16）、転送ワード・レジスタにセットさ
れたワード数分のデータをSAM22から読み出す。以上の
動作によって、システムB2からシステムA1への転送が完
了する。
本発明によって、１個のデュアルポート・ビデオRAM
だけを使用して転送速度の異なる２システム間のデータ
転送が可能になり、転送速度可変のFIFOメモリを使用す
るよりも安価にデータ転送システムを構成することが可
能になる。また、デュアルポート・ビデオRAMを使用す
ることにより、RAM−SAM間の内部転送をブロック単位に
行なうことができ、通常のRAMとバッファ・メモリを使
用したデータ転送よりも転送速度が向上する。さらに、
CPUはデータ転送の要求とデータ転送の終了の監視を行
なうだけなので、データ転送中は他の処理を実行可能で
あり、CPUの処理性能が向上する。
だけを使用して転送速度の異なる２システム間のデータ
転送が可能になり、転送速度可変のFIFOメモリを使用す
るよりも安価にデータ転送システムを構成することが可
能になる。また、デュアルポート・ビデオRAMを使用す
ることにより、RAM−SAM間の内部転送をブロック単位に
行なうことができ、通常のRAMとバッファ・メモリを使
用したデータ転送よりも転送速度が向上する。さらに、
CPUはデータ転送の要求とデータ転送の終了の監視を行
なうだけなので、データ転送中は他の処理を実行可能で
あり、CPUの処理性能が向上する。
【図面の簡単な説明】 第１図は本発明のブロック図、 第２図は一実施例のシステム構成図、 第３図は一実施例のフローチャート、 第４図は転送制御回路の説明図、 第５図は従来の方式の説明図。 １……システムＡ、 ２……システムＢ、 ３……データ転送装置、 ４……転送速度変換手段、 ５……制御手段．
フロントページの続き (72)発明者 田平 文明 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 藤園 賢治 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平２−116243（ＪＰ，Ａ) 特開 昭62−263730（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 29/02
Claims (6)
- 【請求項１】転送速度の異なる二つのシステム、システ
ムＡおよびシステムＢの間の双方向のデータ転送を行な
うデータ転送装置において、 データ転送速度を変換して、システムＡ−システムＢ間
のデータ転送を実行する転送速度変換手段と、 前記転送速度変換手段のデータ転送処理を制御する制御
手段と、 を有し、 前記転送速度変換手段は、一つのシリアル・アクセス・
メモリ（SAM）と一つのランダム・アクセス・メモリ（R
AM）からなるデュアルポートRAMで構成し、該デュアル
ポートRAMを前記双方向のデータ転送において共用す
る、 ことを特徴とする通信制御方式。 - 【請求項２】前記転送速度変換手段は、二つのシステム
のうちの一方のシステムＡを該SAMポートに、他方のシ
ステムＢを該RAMポートに接続し、システムＡ→システ
ムＢ方向のデータ転送の場合には、システムＡからの転
送データをまずSAMに蓄え、これをRAMに内部転送したの
ち、システムＢに転送し、一方、システムＢ→システム
Ａ方向のデータ転送の場合には、システムＢからの転送
データをまずRAMに蓄え、これをSAMに内部転送したの
ち、システムＡに転送することにより、両システム間の
双方向データ転送を実行する請求項１記載の通信制御方
式。 - 【請求項３】前記制御手段は、転送データを前記転送速
度変換手段のRAMに蓄積する際の先頭アドレスを内部に
有するRAM先頭アドレス設定レジスタに設定する請求項
１記載の通信制御方式。 - 【請求項４】転送速度の異なる二つのシステム、システ
ムＡおよびシステムＢの間のデータ転送を行なうデータ
転送装置において、 データ転送速度を変換して、システムＡ−システムＢ間
のデータ転送を実行する転送速度変換手段と、 前記転送速度変換手段のデータ転送処理を制御する制御
手段と、 を有し、 前記制御手段は、転送データを前記転送速度変換手段の
SAMに蓄積する際の転送データ・ワード数を内部に有す
る転送ワード数設定レジスタに設定する、 ことを特徴とする通信制御方式。 - 【請求項５】転送速度の異なる二つのシステム、システ
ムＡおよびシステムＢの間のデータ転送を行なうデータ
転送装置において、 データ転送速度を変換して、システムＡ−システムＢ間
のデータ転送を実行する転送速度変換手段と、 前記転送速度変換手段のデータ転送処理を制御する制御
手段と、 を有し、 前記制御手段は、システムＡから前記転送速度変換手段
内のSAMへの転送データ書き込みコマンドを受け取った
場合に、RAM先頭アドレス設定レジスタへの先頭アドレ
スの設定、SAM−RAM間内部転送方向の設定（SAM→RAM方
向）、転送ワード数設定レジスタへのワード数設定を実
行し、システムＡからSAMへのデータ転送完了後、SAM→
RAMへのデータ転送を実行し、RAMからの転送データ読み
出しをシステムＢに要求する、 ことを特徴とする通信制御方式。 - 【請求項６】転送速度の異なる二つのシステム、システ
ムＡおよびシステムＢの間のデータ転送を行なうデータ
転送装置において、 データ転送速度を変換して、システムＡ−システムＢ間
のデータ転送を実行する転送速度変換手段と、 前記転送速度変換手段のデータ転送処理を制御する制御
手段と、 を有し、 前記制御手段は、システムＢからシステムＡへのデータ
転送の場合に、SAMからシステムＡへのデータ読み出し
コマンドを受け取ると、RAM先頭アドレス設定レジスタ
への先頭アドレスの設定、RAM→SAM方向の内部転送を実
行し、転送ワード数設定レジスタへのワード数設定後、
SAMからシステムＡへ転送データを読み出し、転送する
処理を起動する、 ことを特徴とする通信制御方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2210396A JP2962787B2 (ja) | 1990-08-10 | 1990-08-10 | 通信制御方式 |
| AU81781/91A AU641795B2 (en) | 1990-08-10 | 1991-08-12 | A communication control system |
| US08/162,908 US5394399A (en) | 1990-08-10 | 1993-12-08 | Communication control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2210396A JP2962787B2 (ja) | 1990-08-10 | 1990-08-10 | 通信制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0496454A JPH0496454A (ja) | 1992-03-27 |
| JP2962787B2 true JP2962787B2 (ja) | 1999-10-12 |
Family
ID=16588632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2210396A Expired - Lifetime JP2962787B2 (ja) | 1990-08-10 | 1990-08-10 | 通信制御方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5394399A (ja) |
| JP (1) | JP2962787B2 (ja) |
| AU (1) | AU641795B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6088590A (en) | 1993-11-01 | 2000-07-11 | Omnipoint Corporation | Method and system for mobile controlled handoff and link maintenance in spread spectrum communication |
| US6021333A (en) * | 1993-11-01 | 2000-02-01 | Omnipoint Corporation | Method and system for transferring information within a mobile communication system |
| US5513318A (en) * | 1994-12-28 | 1996-04-30 | At&T Corp. | Method for built-in self-testing of ring-address FIFOs |
| US5570381A (en) * | 1995-04-28 | 1996-10-29 | Mosaid Technologies Incorporated | Synchronous DRAM tester |
| JPH0950312A (ja) * | 1995-05-31 | 1997-02-18 | Mitsubishi Electric Corp | Ｆａコントローラのデータ処理方法 |
| US5719890A (en) * | 1995-06-01 | 1998-02-17 | Micron Technology, Inc. | Method and circuit for transferring data with dynamic parity generation and checking scheme in multi-port DRAM |
| US6198720B1 (en) * | 1996-12-26 | 2001-03-06 | Alcatel Usa Sourcing, L.P. | Distributed digital cross-connect system and method |
| JP2001168914A (ja) | 1999-12-10 | 2001-06-22 | Oki Electric Ind Co Ltd | 通信接続装置および通信接続方法 |
| KR100424850B1 (ko) * | 2001-08-08 | 2004-03-27 | 엘지전자 주식회사 | 데이터 전송 속도 변환 장치 |
| US6611469B2 (en) | 2001-12-11 | 2003-08-26 | Texas Instruments Incorporated | Asynchronous FIFO memory having built-in self test logic |
| JP4235236B2 (ja) * | 2006-09-12 | 2009-03-11 | 東芝テック株式会社 | 無線通信装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3115807A1 (de) * | 1981-04-18 | 1982-11-04 | Institut techničeskoj teplofiziki Akademii Nauk Ukrainskoj SSR, Kiev | Verfahren zur messung der waermeproduktion von mikroorganismen und einrichtung zur durchfuehrung desselben |
| US4484327A (en) * | 1983-05-02 | 1984-11-20 | The United States Of America As Represented By The Secretary Of The Army | Pulse code modulation rate converter |
| US4750171A (en) * | 1986-07-11 | 1988-06-07 | Tadiran Electronics Industries Ltd. | Data switching system and method |
| US4785415A (en) * | 1986-08-29 | 1988-11-15 | Hewlett-Packard Company | Digital data buffer and variable shift register |
| DE3720272A1 (de) * | 1987-06-19 | 1988-12-29 | Heidelberger Druckmasch Ag | Prozessorgesteuerte dateneingabe- und -ausgabeeinrichtung |
| US4805171A (en) * | 1987-07-10 | 1989-02-14 | Solid State Systems, Inc. | Unitary PCM rate converter and multiframe buffer |
| US4864301A (en) * | 1987-07-24 | 1989-09-05 | Richard J. Helferich | Variable speed transmission recording and retrieval of data |
| EP0343305B1 (en) * | 1988-04-29 | 1995-07-26 | International Business Machines Corporation | Bit rate adaptation system for digital transmission systems |
| JPH0691507B2 (ja) * | 1988-08-05 | 1994-11-14 | 三菱電機株式会社 | 多重化装置 |
| EP0378037B1 (en) * | 1989-01-10 | 1993-08-04 | International Business Machines Corporation | Modem having a software-adapted modulation rate |
| JPH02183642A (ja) * | 1989-01-10 | 1990-07-18 | Fujitsu Ltd | ディジタル伝送端局装置 |
| US4979169A (en) * | 1989-02-14 | 1990-12-18 | Data General Corporation | Method and apparatus for performing format conversion between bit streams |
| JPH0828695B2 (ja) * | 1989-04-17 | 1996-03-21 | 富士通株式会社 | チャンネルアクセス方式 |
| US5224213A (en) * | 1989-09-05 | 1993-06-29 | International Business Machines Corporation | Ping-pong data buffer for transferring data from one data bus to another data bus |
-
1990
- 1990-08-10 JP JP2210396A patent/JP2962787B2/ja not_active Expired - Lifetime
-
1991
- 1991-08-12 AU AU81781/91A patent/AU641795B2/en not_active Ceased
-
1993
- 1993-12-08 US US08/162,908 patent/US5394399A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0496454A (ja) | 1992-03-27 |
| AU8178191A (en) | 1992-02-13 |
| US5394399A (en) | 1995-02-28 |
| AU641795B2 (en) | 1993-09-30 |
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Legal Events
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