JPS61166666A - 情報処理システム - Google Patents
情報処理システムInfo
- Publication number
- JPS61166666A JPS61166666A JP60006818A JP681885A JPS61166666A JP S61166666 A JPS61166666 A JP S61166666A JP 60006818 A JP60006818 A JP 60006818A JP 681885 A JP681885 A JP 681885A JP S61166666 A JPS61166666 A JP S61166666A
- Authority
- JP
- Japan
- Prior art keywords
- data
- information processing
- microprocessor
- register
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明に、複数の情報処理装置を有する情報処理システ
ムに関する。
ムに関する。
複数の情報処理装置（例えは、マイクロプロセッサ）を
有する従来の情報地理システムにおいて、マイクロプロ
セッサ間のデータの送受信は１バイトまたは１７−ド毎
に割込みを発生させて１バイトまたは１ワ一ド単位で行
なっている。
有する従来の情報地理システムにおいて、マイクロプロ
セッサ間のデータの送受信は１バイトまたは１７−ド毎
に割込みを発生させて１バイトまたは１ワ一ド単位で行
なっている。
上述したようなシステムでは、バイト単位またはワード
単位の割込みによるファームウェアのオーバヘッドの増
加やマイクロプロセッサの処理能力の低下が、イメージ
データのような多量のデータをマイクロプロセッサ間で
送受信する場合に、著しくなるという欠点がある。
単位の割込みによるファームウェアのオーバヘッドの増
加やマイクロプロセッサの処理能力の低下が、イメージ
データのような多量のデータをマイクロプロセッサ間で
送受信する場合に、著しくなるという欠点がある。
本発明の情報処理システムは、少なくとも１つの情報処
理手段と、少なくとも１つの＠２の情報処理手段と、少
なくとも１つの第１の記憶手段と、少なくとも１つの第
２の記憶手段と、前記第１の情報処理手段と前記第１の
記憶手段との間で情報の転送を行なうための第１のパス
と、前記ｍ２の情報処理手段と前記第２の記憶手段との
間で情報の転送を行なうための第２のパスと、前記第１
のパスに対する情報の胱出しおよび書込みならびく前記
第２のパスに対する情報の続出しおよび薔込みが行なえ
る第３の記憶手段と、前記第１の情報処理手段が受信可
能状態であることを表示する第１の表示手段と、前記第
２の情報処理手段が受信可能状態であることを表示する
第２の表示手段とを備え、情報転送時において、前記第
１（または第２）の情報処理手段は、前記第２（または
第１）の表示手段の表示に応答して前記第３の記憶手段
に送信用情報を転送したあと前記第２（または第１）の
情報処理手段に転送の完ｒｔ−通知し、前記第２（また
は第１）の情報処理手段は、前記転送完了の通知に応答
して前記第３の記憶手段に転送された前記送信用情報を
処理する。
理手段と、少なくとも１つの＠２の情報処理手段と、少
なくとも１つの第１の記憶手段と、少なくとも１つの第
２の記憶手段と、前記第１の情報処理手段と前記第１の
記憶手段との間で情報の転送を行なうための第１のパス
と、前記ｍ２の情報処理手段と前記第２の記憶手段との
間で情報の転送を行なうための第２のパスと、前記第１
のパスに対する情報の胱出しおよび書込みならびく前記
第２のパスに対する情報の続出しおよび薔込みが行なえ
る第３の記憶手段と、前記第１の情報処理手段が受信可
能状態であることを表示する第１の表示手段と、前記第
２の情報処理手段が受信可能状態であることを表示する
第２の表示手段とを備え、情報転送時において、前記第
１（または第２）の情報処理手段は、前記第２（または
第１）の表示手段の表示に応答して前記第３の記憶手段
に送信用情報を転送したあと前記第２（または第１）の
情報処理手段に転送の完ｒｔ−通知し、前記第２（また
は第１）の情報処理手段は、前記転送完了の通知に応答
して前記第３の記憶手段に転送された前記送信用情報を
処理する。
次に本発明について図面を参照して詳細に説明する。
第１図は本発明の一笑施例を示す図である。
第１のマイクロプロセッサ１は第１のパス１１を介して
メモリ２および人出力制御（工１０コントロール）６３
を制御して一連の機能（例えば、キーボード制御やディ
スプレイ装置制御）を達成している。同様に、第２のマ
イクロプロセッサ８は第２のパス１２を介してメモリ９
およびＩ１０コントロール部１０ｔｌ−制御して別の機
能（例えば、ファイル装置側＃）を達成している。マイ
クロプロセッサ１とマイクロプロセッサ８とは相互に独
宣して動作しておシ、必要に応じてフラグレジスタ４．
フラグレジスタ５９割込み発生部６およびデュアルポー
トメモリ７を使用して相手側マイクロプロセッサにデー
タを送信（または受信）する。
メモリ２および人出力制御（工１０コントロール）６３
を制御して一連の機能（例えば、キーボード制御やディ
スプレイ装置制御）を達成している。同様に、第２のマ
イクロプロセッサ８は第２のパス１２を介してメモリ９
およびＩ１０コントロール部１０ｔｌ−制御して別の機
能（例えば、ファイル装置側＃）を達成している。マイ
クロプロセッサ１とマイクロプロセッサ８とは相互に独
宣して動作しておシ、必要に応じてフラグレジスタ４．
フラグレジスタ５９割込み発生部６およびデュアルポー
トメモリ７を使用して相手側マイクロプロセッサにデー
タを送信（または受信）する。
フラグレジスタ４はマイクロプロセッサ１に対しては割
込み専用レジスタとして、マイクロプロセッサ８に対し
てはｄ出し専用レジスタとして機能する＠一方、フラグ
レジスタ５はマイクロプロセッサｌに対しては絖出し専
用レジスタとして、マイクロプロセッサ８に対しては誓
込み専用レジスタとして機能する。これらのフラグレジ
スタのＦＦ３’Ｊは非同期に動作している各マイクロプ
ロセッサが相手側にデータを送信するときのタイミング
をとるためのフラグとして使用される。ここで、フラグ
レジスタの内容すなわちフラグが１１１であるとき送信
不可（相手側ビジィ）、を示し、“Ｏ“であるとき送信
可（相手側エンプティ）を示すことにする。
込み専用レジスタとして、マイクロプロセッサ８に対し
てはｄ出し専用レジスタとして機能する＠一方、フラグ
レジスタ５はマイクロプロセッサｌに対しては絖出し専
用レジスタとして、マイクロプロセッサ８に対しては誓
込み専用レジスタとして機能する。これらのフラグレジ
スタのＦＦ３’Ｊは非同期に動作している各マイクロプ
ロセッサが相手側にデータを送信するときのタイミング
をとるためのフラグとして使用される。ここで、フラグ
レジスタの内容すなわちフラグが１１１であるとき送信
不可（相手側ビジィ）、を示し、“Ｏ“であるとき送信
可（相手側エンプティ）を示すことにする。
また、割込み発生部６は一方のマイクロプロセッサから
発行される人出力（Ｉｌｏ ’）命令に応答して他方の
マイクロプロセッサに対する割込みを発生する。このと
＠、Ｉ１０命令を発行したプロセッサに対応する割込み
フリップフロップ（Ｆ／Ｆ）（図示せず）がセットされ
る。この割込みＦ／）！゛は、マイクロプロセッサから
見ることができ、前記他方のマイクロプロセッサが割込
みを受付けてフラグレジスタ４（またはフラグレジスタ
５）にＩｌｌをセットするとリセットされる。
発行される人出力（Ｉｌｏ ’）命令に応答して他方の
マイクロプロセッサに対する割込みを発生する。このと
＠、Ｉ１０命令を発行したプロセッサに対応する割込み
フリップフロップ（Ｆ／Ｆ）（図示せず）がセットされ
る。この割込みＦ／）！゛は、マイクロプロセッサから
見ることができ、前記他方のマイクロプロセッサが割込
みを受付けてフラグレジスタ４（またはフラグレジスタ
５）にＩｌｌをセットするとリセットされる。
さらに、デュアルポートメモリ７は両方のマイクロプロ
セッサから全ての記憶場所をアクセス可能であるが、こ
こでは排他制御を完全にするために一方のマイクロプロ
セッサから見て受信用メモリ（リードオンリ一部）部と
送信用メモリ（ライトオンリ一部）部とに分けて使用す
る。これは、他方のプロセッサから見ると受信用メモリ
部が送信用メモリ部に、送信用メモリ部が受信用メモリ
部に見える。この関係ｔ−第２図に示す。
セッサから全ての記憶場所をアクセス可能であるが、こ
こでは排他制御を完全にするために一方のマイクロプロ
セッサから見て受信用メモリ（リードオンリ一部）部と
送信用メモリ（ライトオンリ一部）部とに分けて使用す
る。これは、他方のプロセッサから見ると受信用メモリ
部が送信用メモリ部に、送信用メモリ部が受信用メモリ
部に見える。この関係ｔ−第２図に示す。
矢に、マイクロプロセッサ１からマイクロプロセッサ８
への送信時の送信動作を説明する。まず、マイクロプロ
セッサ１はフラグレジスタ５の内存を調べ、′０１（送
信可）であるとデエアルポートメモリ７のライトオンリ
一部に送信したい送信用データを簀き込む。もしレジス
タ５の内存が“ｌ−ならば“０１になるまで一定時間待
ち、一定時間内に１０１にならなければ所定のタイムア
ウト処理（異常処理）を行う。メモリ７への送信用デー
タの書込み完了後、プロセッサは割込み発生部６にＩ１
０命令を発行し、この結果、割込み発生部６内のマイク
ロプロセッサ８に対応して設けられた。割込みＦ／Ｆ’
がセットされ、プロセッサ８に割込みがかけられる。プ
ロセッサーは、割込み）／Ｆがリセットされるまで待ち
、割込みＦ／Ｆがリセットされた時点で送信が完了した
と見なす。マイクロプロセッサ８の７アームウエアは割
込みを受付けると受信処理を開始する。すなわち、まず
、フラグレジスタ５を１１１にセットする。この結果、
前記割込みＦ／Ｆはリセットされる。ここまでは割込み
禁止状態で処理される。このちと、プロセッサ８は、デ
エアルポートメモリ７のリードオンリ一部（プロセッサ
ーに対するライトオンリ一部）のデータを順次処理し、
全てのデータの処理を完了した時点またはメモＩ７９に
必要なデータの転送を完了した時点で７ラグレジスタ５
の収容をＩＱＩにして受信処理を完了する。
への送信時の送信動作を説明する。まず、マイクロプロ
セッサ１はフラグレジスタ５の内存を調べ、′０１（送
信可）であるとデエアルポートメモリ７のライトオンリ
一部に送信したい送信用データを簀き込む。もしレジス
タ５の内存が“ｌ−ならば“０１になるまで一定時間待
ち、一定時間内に１０１にならなければ所定のタイムア
ウト処理（異常処理）を行う。メモリ７への送信用デー
タの書込み完了後、プロセッサは割込み発生部６にＩ１
０命令を発行し、この結果、割込み発生部６内のマイク
ロプロセッサ８に対応して設けられた。割込みＦ／Ｆ’
がセットされ、プロセッサ８に割込みがかけられる。プ
ロセッサーは、割込み）／Ｆがリセットされるまで待ち
、割込みＦ／Ｆがリセットされた時点で送信が完了した
と見なす。マイクロプロセッサ８の７アームウエアは割
込みを受付けると受信処理を開始する。すなわち、まず
、フラグレジスタ５を１１１にセットする。この結果、
前記割込みＦ／Ｆはリセットされる。ここまでは割込み
禁止状態で処理される。このちと、プロセッサ８は、デ
エアルポートメモリ７のリードオンリ一部（プロセッサ
ーに対するライトオンリ一部）のデータを順次処理し、
全てのデータの処理を完了した時点またはメモＩ７９に
必要なデータの転送を完了した時点で７ラグレジスタ５
の収容をＩＱＩにして受信処理を完了する。
第３図（，１）および（ｂ）は以上の処理すなわち送信
処 ″□む 理および受信処理の流れを示す。流れ図である。
処 ″□む 理および受信処理の流れを示す。流れ図である。
また、第４図は割込みＦ／Ｆおよび７ラグレジスタ５の
内容を示すタイミングチャートである。
内容を示すタイミングチャートである。
以上、マイクロプロセッサ１からマイクロプロセッサ８
への送信時の動作を説明したが、マイクロプロセッサ８
からマイクロプロセラｔｌへの送信時の動作も、フラグ
レジスタ５をフラグレジスタ４に、メモリ９をメモリ２
に読みかえることで全く同一でめるので詳細な説明は省
略する。
への送信時の動作を説明したが、マイクロプロセッサ８
からマイクロプロセラｔｌへの送信時の動作も、フラグ
レジスタ５をフラグレジスタ４に、メモリ９をメモリ２
に読みかえることで全く同一でめるので詳細な説明は省
略する。
以上、本発明には、転送側マイクロプロセッサが、相手
側マイクロプロセッサへのデータ転送処理を自プロセッ
サのメモリへの転送とほとんど同じ処理で行なえるため
プログラム処理が簡単になるとともに、割込みは送るべ
き全てのデータをプーアルポートメモリに省き込んだあ
とで１回だけ発生させればよいのでファームウェアのオ
ーバーヘッドが少なくな９、高速に多電のデータの送受
信を行えるという効果がある。
側マイクロプロセッサへのデータ転送処理を自プロセッ
サのメモリへの転送とほとんど同じ処理で行なえるため
プログラム処理が簡単になるとともに、割込みは送るべ
き全てのデータをプーアルポートメモリに省き込んだあ
とで１回だけ発生させればよいのでファームウェアのオ
ーバーヘッドが少なくな９、高速に多電のデータの送受
信を行えるという効果がある。
第１図は本発明の一実施例を示すブロック図、Ｍ２図は
デエアルボートメモリ７記憶領域を示す図、第３図（ａ
）および（ｂ）はデータ送受信時のファームウェアの処
理を示す流れ図および第４図は割込みＦ／Ｆおよびフラ
グレジスタのタイミングチャートを示す図である。 図において、１．８・・・・・・マイクロプロセッサ、
２．９．７・・・・・・メモリ、３．１０・・・・・・
工１０コントロール部、４，５・・・・・・フラグレジ
スタ、６・・・・・・割込み発生部。 ＄７ Ｉ！１ ＄ ２ 図 茅 ４ 図
デエアルボートメモリ７記憶領域を示す図、第３図（ａ
）および（ｂ）はデータ送受信時のファームウェアの処
理を示す流れ図および第４図は割込みＦ／Ｆおよびフラ
グレジスタのタイミングチャートを示す図である。 図において、１．８・・・・・・マイクロプロセッサ、
２．９．７・・・・・・メモリ、３．１０・・・・・・
工１０コントロール部、４，５・・・・・・フラグレジ
スタ、６・・・・・・割込み発生部。 ＄７ Ｉ！１ ＄ ２ 図 茅 ４ 図
Claims (3)
- （１）少なくとも１つの第１の情報処理手段と、少なく
とも１つの第２の情報処理手段と、少なくとも１つの第
１の記憶手段と、少なくとも１つの第２の記憶手段と、
前記第１の情報処理手段と前記第１の記憶手段との間で
情報の転送を行なうための第１のパスと、前記第２の情
報処理手段と前記第２の記憶手段との間で情報の転送を
行なうための第２のパスと、前記第１のパスを介して情
報の読出しおよび書込みならびに前記第２のパスを介し
て情報の読出しおよび書込みが行なえる第３の記憶手段
と、前記第１の情報処理手段が受信可能状態であること
を表示する第１の表示手段と、前記第２の情報処理手段
が受信可能状態であることを表示する第２の表示手段と
を備え、情報転送時において、前記第１（または第２）
の情報処理手段は、前記第２（または第１）の表示手段
の表示に応答して前記第３の記憶手段に送信用情報を転
送したあと前記第２（または第１）の情報処理手段に転
送の完了を通知し、前記第２（または第１）の情報処理
手段は、前記転送完了の通知に応答して前記第３の記憶
手段に転送された前記送信用情報を処理することを特徴
とする情報処理システム。 - （２）前記送信用情報は、前記第１（または第２）の記
憶手段から前記第３の記憶手段に転送されることを特徴
とする特許請求の範囲第（１）項記載の情報処理システ
ム。 - （３）前記送信用情報は、前記第１（または第２）の情
報処理手段から前記第３の記憶手段に転送されることを
特徴とする特許請求の範囲第（１）項記載の情報処理シ
ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60006818A JPS61166666A (ja) | 1985-01-18 | 1985-01-18 | 情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60006818A JPS61166666A (ja) | 1985-01-18 | 1985-01-18 | 情報処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61166666A true JPS61166666A (ja) | 1986-07-28 |
Family
ID=11648787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60006818A Pending JPS61166666A (ja) | 1985-01-18 | 1985-01-18 | 情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61166666A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6388669A (ja) * | 1986-10-01 | 1988-04-19 | Matsushita Graphic Commun Syst Inc | Ｃｐｕ間通信装置 |
| JPS6442763A (en) * | 1987-08-10 | 1989-02-15 | Nec Corp | Interrupting system between processors |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6061859A (ja) * | 1983-09-16 | 1985-04-09 | Toshiba Corp | マイクロコンピュ−タのデ−タ通信方式 |
-
1985
- 1985-01-18 JP JP60006818A patent/JPS61166666A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6061859A (ja) * | 1983-09-16 | 1985-04-09 | Toshiba Corp | マイクロコンピュ−タのデ−タ通信方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6388669A (ja) * | 1986-10-01 | 1988-04-19 | Matsushita Graphic Commun Syst Inc | Ｃｐｕ間通信装置 |
| JPS6442763A (en) * | 1987-08-10 | 1989-02-15 | Nec Corp | Interrupting system between processors |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4860244A (en) | Buffer system for input/output portion of digital data processing system | |
| JPS63106060A (ja) | ディジタルデ−タ処理システム用高速相互接続装置 | |
| JPS5941033A (ja) | 電子式計算機装置 | |
| JPS61166666A (ja) | 情報処理システム | |
| JP2825914B2 (ja) | プロセッサ間通信方式 | |
| JPS6126706B2 (ja) | ||
| JP2821176B2 (ja) | 情報処理装置 | |
| JPS6217879Y2 (ja) | ||
| JP2527335B2 (ja) | 高速転送方式 | |
| JPS59231639A (ja) | 端末インタ−フエ−ス装置 | |
| JPS6371766A (ja) | バツフア転送方式 | |
| JPS62108345A (ja) | デ−タ通信回路 | |
| JPS5831437A (ja) | デ−タ受信装置 | |
| JPH06105922B2 (ja) | 通信制御装置 | |
| JPH0512744B2 (ja) | ||
| JPH03156558A (ja) | ホストｃｐｕとコプロセッサとの間の通信方法 | |
| GB2184574A (en) | Using 8-bit modules in a 16-bit microprocessor system | |
| JPS58129671A (ja) | システム制御方式 | |
| JPS59100653A (ja) | ポ−リングアドレス選択方式 | |
| JPS61273659A (ja) | デ−タ処理方式 | |
| JPS59223871A (ja) | デ−タ転送方式 | |
| JPS61286952A (ja) | マルチｉ／０制御装置 | |
| JPH0120460B2 (ja) | ||
| JPS61131156A (ja) | マルチプロセツサシステム | |
| JPS62145345A (ja) | 直接メモリアクセス間隔制御方式 |