JPS6387758A - 半導体デバイス - Google Patents

半導体デバイス

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JPS6387758A
JPS6387758A JP62234682A JP23468287A JPS6387758A JP S6387758 A JPS6387758 A JP S6387758A JP 62234682 A JP62234682 A JP 62234682A JP 23468287 A JP23468287 A JP 23468287A JP S6387758 A JPS6387758 A JP S6387758A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、パワーＭＯＳＦＥＴとこのＭＯＳＦＥＴの
制御のための集積された制御回路とを備えた半導体デバ
イスに関する。
［従来の技術］ かかる半導体デバイスは種々の名称、例えば「スマート
（Ｓ層ａｒｔ）ＦＥＴＪのような名称で市販されている
。その際制御回路とパワーＭＯＳＦＥＴとは同一の半導
体基体上に集積されている。しかしながらかかるデバイ
スは、パワーＭＯＳＦＥＴを制御回路と同様に複雑な技
術で製造しなければならないという欠点を有する。更に
同一面上にあるときには、従来製造されたパワーＭＯＳ
ＦＥＴに比べて明らかに高いドレーン・ソース間抵抗を
生じる。更に同−半導体基体上での集積により、パワ一
部分の十分な冷却の理由から必要とされるよりも多くの
取り付は面を要　　　□する。
［発明が解決しようとする問題点］ この発明は、頭記の半導体デバイスの製造技術を簡易化
し、かつ取り付けのための所要面積を減少することを目
的とする。
［問題点を解決するための手段］ この目的はこの発明に基づき、集払された制御回路が別
の半導体基体の中に集積され、この半導体基体がパワー
ＭＯＳＦＥＴの半導体基体の一生面上に配置され、相互
に絶縁層を介して機械的に結合されていることにより達
成される。
この発明の実施態様は特許請求の範囲第２項以下に記載
されている。
［実施例］ 次にこの発明に基づく半導体デバイスの二つの実施例を
示す図面により、この発明の詳細な説明する。
第１図及び第２図において、パワーＭＯＳＦＥＴは半導
体基体１内に形成され、その−上面上には別の半導体基
体２が配置され、その中に制御回路が集積されている。
半導体基体２は半導体基体１より小さい面を有する。半
導体基体２は半導体基体１に対して絶縁層３により電気
的に絶縁され、接着剤層４により半導体基体１に機械的
に結合されている。絶縁層３は例えば窒化シリコンＳｉ
３ｅｇから成り、層４は絶縁性接着剤から成る。
絶縁層３は半導体基体２又は半導体基体ｌの構成部分と
することもできる。後者の場合には接着剤層は絶縁層３
と半導体基体２との間に置かれる。
しかしながら絶縁層３を絶縁箔として構成し両手導体基
体に接着することもまた可能である。
半導体基体１と２から構成されたユニットは冷却体１３
上に固定されている。固定のために半導体基体１と冷却
体１３との間に存在する層１２が用いられる０層１２は
例えば導電性の接着剤である。制御回路は、半導体基体
２の上面上に配置された電極７により導線９を介してケ
ース端子１０に電気的に結合されている。制御回路は、
制御回路の出力端ＳをパワーＦＥＴのゲート電極６に結
合する導線１４を介して、パワーＦＥＴを制御する。パ
ワーＦＥＴのソース電極は電極８と二つの導線９とを介
してケース端子５ｏｕｒｃｅ及び制御回路に結合されて
いる。
半導体基体１と２上の電極の位置は定められた箇所に拘
束されてはおらず、電極は半導体基体の面上に別の状態
で配置することもできる。半導体デバイスは接地のため
のケース端子ＧＮＤを有する。このケース端子は半導体
基体２に結合されている。なぜならば制御回路を給電電
圧に結合しなければならないからである。第２のケース
端子ＩＮは制御入力端として用いられる。制御入力端Ｉ
Ｎに加わる信号は制御回路を介してパワーＦＥＴをオン
する。第３のケース端子ＶＯＤは制御回路に対し給電電
圧を供給するために用いられ、かつ冷却体１３に直接結
合されている。ケース端子ＳＴは例えば過電流、過熱、
過電圧、負荷欠落などのような故障の遠隔表示に用いら
れる。ケース端子５ｏｕｒｃｅにはパワーＦＥＴのため
のソース電圧が供給される。
この装置はいわゆる高電位側スイッチであり、このスイ
ッチでは負荷がパワーＭＯＳＦＥＴのソース電極と大地
との間にｖｃ続され、ドレーン電極はＶＤＤに接続され
ている。
第３図では低電位側スイッチが示され、このスイッチで
は負荷はＶＯＯとパワーＭＯＳＦＥＴのドレーン電極と
の間に接続され、ソース電極は接地される。符号は第２
図の符号に対応している。
第２図に示す装置と異なって、この装置は端子５ｏｕｒ
ｃｅを有せず端子Ｄｒａｉｎを有し、この端子はただ冷
却体１３に結合されているだけである。
第４図には集積された制御回路を通る断面が著しく簡略
化した形で示されている。パワーＭＯＳＦＥＴの半導体
基体１と半導体デバイスの残りの部分とは切断図示され
ていない、制御回路はそれ自体周知の方法で自己絶縁形
０ＭＯ３技術により製造されている。一般にかなり複雑
な構造の代わ　　　”りに、ここでは集積された相補形
の二つの横形ＭＯＳＦＥＴだけが示されている。半導体
基体２は強くｎ形にドープされた基板１６上に構成され
ている。基板１６には弱くｎ形にドープされたエピタキ
シャル層１７が隣接している。この層１７の中にはｐ形
にドープされた井戸が埋め込まれている。井戸１８の中
にはｎ形にドープされたソース領域１９とｎ形にドープ
されたドレーン領域２０とが埋め込まれている。この横
形ｎチャネルＦＥＴはゲート電極２１を介して制御され
る。更に領域１７の中にはｐ形にドープされたソース領
域２２とｐ形にドープされたドレーン領域２３とが埋め
込まれている。この横形ｐチャネルＦＥＴはゲート電極
２４により制御される０図示され説明のために最も必要
な構成部分に限定された制御回路を電気的に冷却体に結
合するために、パワーＭＯＳＦＥＴと反対側のその主面
に強くｎ形にドープされた領域２５が埋め込まれている
。この領域は電極２６を備えケース端子ＶＤＤに結合さ
れている。その際領域２５と制御回路の集積された素子
との間の間隔は領域１７の厚さより数倍大きい、端子Ｖ
ＤＤに給電電圧が印加されると、領域１７にも給電電圧
が加わり、領域１８と１７との間に存在するｐｎ接合と
領域２２．２３と１７との間に存在するｐｎ接合とが、
阻止方向にバイアス電圧を加えられる。それにより制御
回路の両ＭＯＳＦＥＴは電気的に相互に分離される。
制御回路はいわゆる接合絶縁技術で構成することもでき
、この技術ではエピタキシャル層の中に埋め込まれた種
々の機能の部分が、逆の形にトークされた領域にまで達
する深い強く逆の形にドープされた領域により相互に分
離される。各機能単位を基板の中の絶縁材料により絶縁
された井戸の中に埋め込むことにより、制御回路の個々
の回路素子を誘電体絶縁により相互に分離することもま
た可能である。
制御回路は、温度に敏感で所定の限界温度に達したとき
信号を発する回路を備えるのが特に有利である。この場
合には半導体基体１と２の間に良好な熱的接触が存在す
るように、制御回路がパワ一部分に結合される。このこ
とは、両半導体基体が数ｇｍの厚さの絶縁層により相互
に分離されているときに、一般に既に満たされる。
過熱の際に信号を発するかかる回路装置は第５図に示さ
れて・いる、この回路装置はｐチャネルＦＥＴ　　Ｔｌ
とｎチャネルＭＯＳＦＥＴ　　Ｔ２との直列回路から成
る。ＦＥＴＴ１はエンハンスメント形でありＦＥＴ　　
Ｔ２はデプリーション形である。トランジスタＴＩのソ
ース電極は運転電圧ＶＯＯを印加された端子１に結合さ
れている。
トランジスタＴ２のソース側は端子２を介して大地ＧＮ
Ｄに接続されている。トランジスタＴ２のゲート電極は
そのソース電極に結合され、従ってトランジスタＴ２は
電流源として働く、トランジスタＴＩ　、Ｔ２にはバイ
ポーラトランジスタＴ３とＭＯＳＦＥＴ　　Ｔ４とから
成る直列回路が並列に接続されている。その際トランジ
スタＴ４のドレーン電極はトランジスタＴ３のエミッタ
電極に結合され、トランジスタＴ３のコレクタ電極は端
子１に結合されている。トランジスタＴ４のドレーン電
極又はトランジスタＴ３のエミッタ電極は電気的にトラ
ンジスタＴ１のゲート電極に結合されている。トランジ
スタＴ１のゲート電極と端子ｌとの間には、トランジス
タＴ１のゲート・ソース間バイアス電圧を制限する第１
のツェナーダイオードＤＩが接続されている。トランジ
スタＴ２のソースとドレーン電極との間には、出力電圧
を制限するツェナーダイオードＤ２が接続されている。
温度センサはバイポーラトランジスタＴ３により構成さ
れている。他のすべての素子は、過熱を表示する信号の
発生のためのスイッチとして働く、パワーＭＯＳＦＥＴ
　　１と従ってトランジスタＴ３の温度が上がると、ト
ランジスタＴ３の電流が増加する。トランジスタＴ３を
流れる電流が電流源としてのトランジスタＴ４を通って
流れる　　　□電流よりも大きくなると、トランジスタ
Ｔ４の内部抵抗が著しく増加し、トランジスタＴ１のゲ
ート電極の電圧が大地電位から突然上昇する。その際ト
ランジスタＴ１の電圧しきい値を超えるとトランジスタ
Ｔ１はオフされ、端子３の電位は大地電位に戻る。その
ときこの電位は端子３と２に接続された論理回路により
過熱信号として検出され、例えばパワーＭＯＳＦＥＴの
オフをもたらす。
自明のように制御回路は他の機能を満たすために設計す
ることができる。このための可能性は例えばドイツ連邦
共和国特許出願公開第３８０９２３５号明細書（特願昭
Ｅｔ２−８２３３９号明細書）、同第３８０９２３６号
明細書（特願昭８２−８２３４０号明細書）、同第３８
２４５１３５号明細書（特願昭８２−１７８８３７号明
細書）に記載されている。
【図面の簡単な説明】
第１図はこの発明に基づく半導体デバイスの一実施例の
側面図、第２図は第１図に示すデバイスの平面図、第３
図はデバイスの別の実施例の平面図、第４図は第１図又
は第３図に示す制御回路の断面図、第５図は第４図に示
す制御回路の部分回路図である。 １・・・パワーＭＯＳＦＥＴの半導体基体、２拳・・制
御回路の半導体基体、　３・・φ絶縁層、　　４・・・
接着剤層、　　１３・・・冷却体、１６・拳・基板、　
　２５・・・領域、　２６・−・電極、　Ｔｌ、Ｔ２．
Ｔ４・・・ＭＯＳＦＥＴ（スイッチ）、　　Ｔ３・・・
バイポーラトランジスタ（温度センサ）。

Claims (1)

  1. 【特許請求の範囲】 １）パワーＭＯＳＦＥＴとこのＭＯＳＦＥＴを制御する
    ための集積された制御回路とを備えた半導体デバイスに
    おいて、集積された制御回路が別の半導体基体（２）の
    中に集積され、この半導体基体がパワーＭＯＳＦＥＴの
    半導体基体（１）の一主面上に配置され、相互に絶縁層
    （３、４）を介して機械的に結合されていることを特徴
    とする半導体デバイス。 ２）絶縁層（３）がパワーＭＯＳＦＥＴの半導体基体（
    １）上に設けられていることを特徴とする特許請求の範
    囲第１項記載の半導体デバイス。 ３）絶縁層（３）が制御回路の半導体基体（２）上に設
    けられていることを特徴とする特許請求の範囲第１項記
    載の半導体デバイス。 ４）両半導体基体（１、２）が相互に接着されているこ
    とを特徴とする特許請求の範囲第１項ないし第３項のい
    ずれか１項に記載の半導体デバイス。 ５）接着剤層（４）が絶縁性接着剤からなることを特徴
    とする特許請求の範囲第４項記載の半導体デバイス。 ６）パワーＭＯＳＦＥＴの半導体基体（１）の一主面が
    冷却体（１３）上に固定され、制御回路の半導体基体（
    ２）が他主面上に設けられていることを特徴とする特許
    請求の範囲第１項記載の半導体デバイス。 ７）制御回路の半導体基体（２）がパワーＭＯＳＦＥＴ
    の半導体基体（１）と熱接触状態にあり、制御回路が温
    度センサ（Ｔ３）を備え、パワーＭＯＳＦＥＴの中に生
    じる温度が所定の限界温度に到達したとき一つのスイッ
    チ（Ｔ１、Ｔ２、Ｔ４）が信号を発するように、温度セ
    ンサがスイッチ（Ｔ１、Ｔ２、Ｔ４）に電気的に結合さ
    れていることを特徴とする特許請求の範囲第１項ないし
    第６項のいずれか１項に記載の半導体デバイス。 ８）制御回路が強くドープした基板（１６）上に自己絶
    縁形ＣＭＯＳ技術により構成され、制御回路の半導体基
    体（２）のパワーＭＯＳＦＥＴと反対側の面上に電極（
    ２６）が設けられ、この電極が基板（１６）に電気的に
    結合されていることを特徴とする特許請求の範囲第１項
    ないし第７項のいずれか１項に記載の半導体デバイス。 ９）電極（２６）が基板（１６）と同じ導電性の形を有
    する強くドープされた領域（２５）上に設けられている
    ことを特徴とする特許請求の範囲第８項記載の半導体デ
    バイス。
JP62234682A 1986-09-23 1987-09-18 半導体デバイス Expired - Lifetime JP2566207B2 (ja)

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US (1) US4947234A (ja)
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