JP4651652B2 - 電源回路装置 - Google Patents

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Description

本発明は電源回路装置に係り、特にパッケージ本体から導入されるリード形状に改良を施したＩＣパッケージを用いた電源回路装置に関する。
周知の如く、ＩＣチップとリード（リードピン）をワイヤボンディング等で接続し、樹脂からなるパッケージ本体で外装したＩＣパッケージが採用されている（例えば特許文献１参照）。
図２は、従来のＩＣパッケージについて、リードピンが５本の場合を例に示す。図２（Ａ）が上面図、図２（Ｂ）は図２（Ａ）のＢ−Ｂ線の断面図、図２（Ｃ）は、図２（Ｂ）を矢印方向からみた側面図である。
パワーＭＯＳＦＥＴ１１を含むモノリシック集積回路や複合素子などではパワーＭＯＳＦＥＴ１１の上にＩＣ１２を実装するため、５本のピンピッチが等間隔（ｄ３）なリードピンを用いるのが一般的である。図２（Ａ）によれば、このパッケージ本体１３の一側壁には５本のリードピン１４が設けられている。この場合では、中心の第３ピン１４ｃがＭＯＳＦＥＴのドレイン端子、第５ピン１４ｅがソース端子と接続し、第１ピン１４ａ、第２ピン１４ｂおよび第４ピン１４ｄがＩＣの制御端子に接続する。通常、ＭＯＳＦＥＴ１１のドレイン端子には高電位がかかり、ソース端子はＧＮＤに接地されるので、これら両端子の電位差は非常に大きくなるため、リードピン１４が隣接しないように、第３ピン１４ｃ、第５ピン１４ｅを使用している。
図２（Ｂ）には、このパッケージを実装する場合のフォーミングを示す。図に示すように第１ピン１４ａ、第３ピン１４ｃ、第５ピン１４ｅを上方向に曲折し、隣接する第２ピン１４ｂ、および第４ピン１４ｄとの沿面距離を稼いでいる（図２（Ｃ）参照）。これは、こうした構造のＩＣパッケージを回路基板面に半田付けにより実装する場合、隣接するリードピン同士のショートや、プリント基板上に半田接続する場合の半田ブリッジの発生を抑えるために用いられる手段である。
特開平１１−３５４７０２号公報
一般的には、組み立て上の都合でリードピンの間隔は等間隔（ｄ３）で、中央のピンに内部の素子の裏面が接続されている。つまりパワーＭＯＳＦＥＴであれば裏面のドレイン電極が導電性接着剤などにより直接固着されている。パワーＭＯＳＦＥＴのパッケージでは一般的に３ピンであり、高電位となるドレインが接続する端子（中央の端子）と隣接する他の端子の沿面距離は十分取れていた。しかし、前述したようなパワーＭＯＳＦＥＴを含むモノリシック集積回路や複合素子などではパワーＭＯＳＦＥＴの上にＩＣを実装するため、５本の等間隔なリードピンを用いるのが一般的である。この場合、やはり、中央の第３ピンはパワーＭＯＳＦＥＴのドレイン電極と接続するため、８００Ｖ等耐圧の高いパワーＭＯＳＦＥＴを搭載する場合、等間隔のリードピンでは隣接する他のピンとの沿面距離が十分保てない。つまり、こうした構造のＩＣパッケージを回路基板面に半田付けにより実装する場合、高電位となる第３ピンと隣接する第２、第４ピンとの沿面距離が小さいと、塵埃等によるショートを起こしやすい問題がある。更に、プリント基板上に半田接続する場合に、半田はリードピン間よりも広がるため半田ブリッジを起こしやすくなる問題があった。例えば動作電圧が７００Ｖの場合、沿面距離は１．９ｍｍ必要であるとされており、従来構造においてリードピンを上下方向に曲折するフォーミングをしても沿面距離が１．７ｍｍ程度しか確保できない場合には安全基準を満たさない恐れもある。すなわち、従来のリードピンの構造では、沿面距離の確保が不充分であった。
更に、従来のパッケージでは第３ピンと一体形成するなどして接続されたヘッダー１４ｈ部分は、８００Ｖ等の高電位となるドレイン電極が接続するにも係わらず、むき出しの構造となっており、製品を取り扱う上で安全上好ましくない問題もあった。
本発明はかかる課題に鑑みてなされ、第１に、ＭＯＳＦＥＴと該ＭＯＳＦＥＴを封止したパッケージと該パッケージの本体の一側壁から導出する複数のリードピンとを有し、該複数のリードピンのうち中央のリードピンに前記ＭＯＳＦＥＴのドレイン端子を接続した電源回路装置であって、高電位となる前記中央のリードピンと隣接する他のリードピンの間隔を前記他のリードピン同士の間隔より大きくして所望の沿面距離を設けることにより解決するものである。
また、前記パッケージはフルモールド構造であることを特徴とするものである。
また、前記ＭＯＳＦＥＴ上にはＩＣが実装されることを特徴とするものである。
第２に、ＭＯＳＦＥＴと該ＭＯＳＦＥＴを封止したパッケージと該パッケージの本体の一側壁から導出する複数のリードピンとを有し、該複数のリードピンのうち中央のリードピンに前記ＭＯＳＦＥＴのドレイン端子を接続した電源回路装置であって、高電位となる前記中央のリードピンと隣接する他のリードピンの間隔を前記他のリードピン同士の間隔より大きくし、前記複数のリードピンのうち最も低電位となるリードピンを下段に、前記中央のリードピンを上段に、他のリードピンを上段と下段の間の中段に曲折し、前記高電位となる中央のリードピンと前記低電位となるリードピンの間に所望の沿面距離を設けることにより解決するものである。
また、前記パッケージはフルモールド構造であることを特徴とするものである。
また、前記ＭＯＳＦＥＴ上にはＩＣが実装されることを特徴とするものである。
第３に、ＭＯＳＦＥＴと該ＭＯＳＦＥＴを封止したパッケージと該パッケージの本体の一側壁から導出する５本のリードピンとを有し、中央に位置する第３のリードピンに前記ＭＯＳＦＥＴのドレイン端子を接続した電源回路装置であって、高電位となる第３のリードピンと隣接する他のリードピンの間隔を前記他のリードピン同士の間隔より大きくし、前記第３のリードピンと隣接する低電位の第２および第４のリードピンと所望の沿面距離を設けることにより解決するものである。
また、前記第３のリードピンから第２および第４のリードピンまでの間隔が、第１と第２のリードピンおよび第４と第５のリードピンの間隔よりも離れることを特徴とするものである。
また、前記第２および第４のリードピンを下段に、前記第３のリードピンを上段に、前記第１および第５のリードピンを上段と下段の間の中段に曲折し、前記第３のリードピンと前記第２および第４のリードピンの間に所望の沿面距離を設けることを特徴とするものである。
また、前記パッケージはフルモールド構造であることを特徴とするものである。
更に、前記ＭＯＳＦＥＴ上にはＩＣが実装されることを特徴とするものである。
すなわち、高電位となる第３ピンと、隣接する他のリードピンとの間隔を広げ、更にリードピンのフォーミングを上段、中段、下段の３段階にすることによって、安全上十分な沿面距離を確保するものである。
また、パッケージ本体をフルモールド構造にすることにより、第３ピンと同一工程で形成されるパッケージ裏面のフレームが露出しないので、ドレイン端子として高電圧がかかっても、安全に取り扱うことができるパッケージを提供するものである。
本発明に依れば、高電位となる第３ピンとそれに隣接する他のリードピンの間隔を他のリードピン同士の間隔よりも広げることにより、ヘッダーに対して水平方向での沿面距離を確保するものである。更に、第３ピンを上段、第１および第５ピンを中段、第２および第４ピンを下段にフォーミングすることにより、ヘッダーに対して垂直方向においても離間し、より第３ピンと隣接する第２および第４ピンとの沿面距離を広げるものである。沿面距離が広がれば、プリント基板上で半田ブリッジによるショートや、塵埃等によるショートを防ぐことができる。
具体的には例えば、８００Ｖの場合２．１ｍｍの沿面距離が必要であるとされ、従来の等間隔の５本ピンで１．７ｍｍ程度の沿面距離しか確保できない場合は、安全上不充分であった。しかし、本発明の構造に依れば、第３ピンと隣接する第２および第４ピンの間隔が２．５４ｍｍまで広げられ、更に上段と下段で５．８ｍｍ程度の距離が稼げ、フォーミングする角度によりリードピンの先端部では更に距離を広げられるので、安全上十分な沿面距離が確保できる。
また、パッケージはフルモールド構造であり、裏面には高電位となるドレイン電極が固着するヘッダー部が露出しないので、製品の取り扱いも安全で容易となる。
本発明の実施の形態を５本のリードピンのパッケージを例に図１を参照して詳細に説明する。
図１（Ａ）は上面図であり、図１（Ｂ）は図１（Ａ）のＡ−Ａ線の断面図であり、図１（Ｃ）は図１（Ｂ）を矢印方向からみた側面図である。
本発明の、電源回路装置は、ＭＯＳＦＥＴ１と、ＩＣ２と、パッケージ３と、５本のリードピン４とから構成される。
ＭＯＳＦＥＴ１は、その中に多数のＭＯＳＦＥＴのセルを含む。裏面がドレイン電極であり、第３ピン４ｃと一体形成されるなどして接続するヘッダー４ｈに導電性接着剤により固着される（図１（Ｂ）参照）。
ＩＣ２は、ＭＯＳＦＥＴ１の上に実装されてＭＯＳＦＥＴ１のソース電極およびドレイン電極と接続し、更に各制御端子が第１ピン４ａ、第２ピン４ｂおよび第４ピン４ｄに接続される。（図１（Ｂ）参照）。
パッケージ３は、ＭＯＳＦＥＴ１およびＩＣ２をトランスファーモールドなどにより絶縁性樹脂で封止したものである。パッケージ３はフルモールド構造であるため、ＭＯＳＦＥＴ１のドレイン電極が固着するリードのヘッダー４ｈ裏面まで樹脂で被覆されており、高電圧がかかるヘッダー４ｈが露出しないため、製品の取り扱いも安全上好ましいものとなっている。
５本のリードピン４は、パッケージ本体３の一側壁から導出する。ここでは、図の如く端のピンから第１ピン４ａ、第２ピン４ｂ、第３ピン４ｃ、第４ピン４ｄ、第５ピン４ｅとする。中央に位置する第３ピン４ｃはヘッダー４ｈと一体形成するなどして接続しており、ヘッダー４ｈにはＭＯＳＦＥＴ１のドレイン電極が接続され第３ピン４ｃがドレイン端子となり、第５ピン４ｅがソース端子となる。第１ピン４ａ、第２ピン４ｂおよび第４ピン４ｄはＩＣ２の制御端子となる。最も高電位となる第３ピン４ｃと、隣接する第２ピン４ｂおよび第４ピン４ｄの間隔ｄ２は、安全規格を満たす沿面距離を確保して他のリードピン同士、つまり第１ピン４ａ−第２ピン４ｂ間隔ｄ１および第４ピン４ｄ−第５ピン４ｅ間隔ｄ１よりも広くとる。具体的には例えば、第３ピン４ｃ−第２ピン４ｂまたは第３ピン４ｃ−第４ピン４ｄの間隔ｄ２は２．５４ｍｍとし、第１ピン４ａ−第２ピン４ｂおよび第４ピン４ｄ−第５ピン４ｅの間隔ｄ１を０．５ｍｍとする。例えば動作電圧７００Ｖの場合の安全な沿面距離は１．９ｍｍ、８００Ｖの場合２.１ｍｍとされており、本発明の構造によれば、高電圧となる第３ピン４ｃと第２ピン４ｂ、第４ピン４ｄとの間隔は十分となっている。
更に、図１（Ｂ）および図１（Ｃ）に示す如く、パッケージ３から導出したリードピン４を上段、中段、下段の３段階になるように上下方向すなわちヘッダー４ｈに対して垂直方向に曲折してフォーミングする。ここでは、第２ピン４ｂおよび第４ピン４ｄを導出したままの形状で下段とし、第３ピン４ｃを最も高い位置にフォーミングして上段、第１ピン４ａおよび第５ピン４ｅを上段および下段の間の位置にフォーミングして中段とする。具体的には、下段と中段の間隔ｈ１が、２．３ｍｍ、中段と上段の間隔ｈ２が２．８ｍｍとする。更にフォーミングする角度により半田付けされるリードピン４の先端部はさらに所望の距離で上下方向に広げることができる。
本発明の特徴は、リードピンの配置にある。高電位となる第３ピンとそれに隣接する第２ピンおよび第４ピンの間隔を第１ピンと第２ピンおよび第４ピンと第５ピンの間隔よりも広げることにより、ヘッダー４ｈに対して水平方向での沿面距離を確保するものである。更に、第３ピンを上段、第１および第５ピンを中段、第２および第４ピンを下段にフォーミングすることにより、ヘッダー４ｈに対して垂直方向においても第３ピンと隣接する第２および第４ピンとの沿面距離を広げるものである。
前述の如く、フォーミング前の段階で、十分な沿面距離を得られているが、プリント基板に実装する際に半田がプリント基板上で広がるため、半田ブリッジによるショートや、塵埃によるショートを防ぐためにはできるだけ沿面距離は確保する方が好ましい。つまり、リードピン間隔を水平方向に離した上、３段のフォーミングにして最も高電圧となる第３ピンを上段に、隣接する第２、第４ピンを下段にすることにより、垂直方向にも沿面距離を広げてショートを防ぎ、安全上望ましいパッケージを実現する。
また、パッケージはフルモールド構造であり、裏面には高電位となるドレイン電極が固着するヘッダー４ｈ裏面が露出しないので、製品の取り扱いも安全で容易となる。
本発明の電源回路装置を説明する（Ａ）上面図、（Ｂ）Ａ−Ａ線の断面図、（Ｃ）側面図である。 従来技術における電源回路装置を説明する（Ａ）上面図であり、（Ｂ）Ｂ−Ｂ線の断面図、（Ｃ）側面図である。
符号の説明
１ ＭＯＳＦＥＴ
２ ＩＣ
３ パッケージ
４ リードピン
４ａ 第１ピン
４ｂ 第２ピン
４ｃ 第３ピン
４ｄ 第４ピン
４ｅ 第５ピン
４ｈ ヘッダー
１１ ＭＯＳＦＥＴ
１２ ＩＣ
１３ パッケージ
１４ リードピン
１４ａ 第１ピン
１４ｂ 第２ピン
１４ｃ 第３ピン
１４ｄ 第４ピン
１４ｅ 第５ピン
１４ｈ ヘッダー

Claims (4)

  1. ヘッダー部にＭＯＳＦＥＴを搭載し、該ＭＯＳＦＥＴを前記ヘッダー部の裏面側を含めてフルモールドしたパッケージと該パッケージの本体の一側壁から導出する複数のリードピンとを有し、
    該複数のリードピンのうち中央のリードピンに前記ＭＯＳＦＥＴのドレイン端子を接続すると共に、前記ヘッダー部の裏面側から離間するようにその高さを上段に形成し、
    高電位となる前記中央のリードピンと、これと隣接する他のリードピンとの間隔を前記他のリードピン同士の間隔より大きくし、且つ前記中央のリードピンに隣接する他のリードピンについては、その高さを前記中央のリードピンに対して下段となるように形成して両者の間に所望の沿面距離を設けることを特徴とする電源回路装置。
  2. 前記ＭＯＳＦＥＴ上にはＩＣが実装されることを特徴とする請求項１に記載の電源回路装置。
  3. ヘッダー部にＭＯＳＦＥＴを搭載し、該ＭＯＳＦＥＴを前記ヘッダー部の裏面側を含めてフルモールドしたパッケージと該パッケージの本体の一側壁から導出する５本のリードピンとを有し、
    中央に位置する第３のリードピンに前記ＭＯＳＦＥＴのドレイン端子を接続すると共に、前記ヘッダー部の裏面側から離間するようにその高さを上段に形成し、
    高電位となる第３のリードピンと、これと隣接する他のリードピンとの間隔を前記他のリードピン同士の間隔より大きくし、前記第３のリードピンと隣接する低電位の第２および第４のリードピンはその高さを前記第３のリードピンに対して下段となるように形成して、両者の間に所望の沿面距離を設けることを特徴とする電源回路装置。
  4. 前記ＭＯＳＦＥＴ上にはＩＣが実装されることを特徴とする請求項３に記載の電源回路装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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DE102017209904B4 (de) * 2017-06-13 2023-09-21 Infineon Technologies Ag Elektronisches Bauelement, Leadframe für ein elektronisches Bauelement und Verfahren zur Herstellung eines elektronischen Bauelements und eines Leadframes
JP7299751B2 (ja) * 2019-05-14 2023-06-28 ローム株式会社 半導体装置
CN111081699A (zh) * 2020-01-03 2020-04-28 广东美的制冷设备有限公司 一种智能功率模块及设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6387758A (ja) * 1986-09-23 1988-04-19 シーメンス、アクチエンゲゼルシヤフト 半導体デバイス
JPS63155650U (ja) * 1987-03-31 1988-10-12
JPH0393257A (ja) * 1989-09-05 1991-04-18 Toshiba Corp 樹脂封止型半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6387758A (ja) * 1986-09-23 1988-04-19 シーメンス、アクチエンゲゼルシヤフト 半導体デバイス
JPS63155650U (ja) * 1987-03-31 1988-10-12
JPH0393257A (ja) * 1989-09-05 1991-04-18 Toshiba Corp 樹脂封止型半導体装置

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