JPH02226760A - 半導体論理回路 - Google Patents
半導体論理回路Info
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- JPH02226760A JPH02226760A JP1048174A JP4817489A JPH02226760A JP H02226760 A JPH02226760 A JP H02226760A JP 1048174 A JP1048174 A JP 1048174A JP 4817489 A JP4817489 A JP 4817489A JP H02226760 A JPH02226760 A JP H02226760A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
A、産業上の利用分野
本発明は、集積回路に適した相補形の半導体論理回路に
関する。
関する。
B、従来の技術
従来から、半導体論理回路の基本素子として、MO8形
電界効果トランジスタ(MOSFET)を基本としたM
O5形ICインバータが知られている。第8図1家、こ
の種のICインバータである抵抗負荷形インバータの等
価回路図を示す、このICインバータは、Nチャンネル
MO8FETIと、そのドレインに直列に接続したプル
アップ抵抗2とから成り、プルアップ抵抗2の一端は電
源端子3に接続され、MO8FETIのソースは接地端
子4に、ゲートは入力端子5に接続され、さらにMO8
FETIのドレインとプルアップ抵抗2との接続点は出
力端子6に接続されている。
電界効果トランジスタ(MOSFET)を基本としたM
O5形ICインバータが知られている。第8図1家、こ
の種のICインバータである抵抗負荷形インバータの等
価回路図を示す、このICインバータは、Nチャンネル
MO8FETIと、そのドレインに直列に接続したプル
アップ抵抗2とから成り、プルアップ抵抗2の一端は電
源端子3に接続され、MO8FETIのソースは接地端
子4に、ゲートは入力端子5に接続され、さらにMO8
FETIのドレインとプルアップ抵抗2との接続点は出
力端子6に接続されている。
また、第9図は、MO8形ICインバータであるE/D
形インバータの等価回路図を示す。このICインバータ
は、エンハンスメント形(ノーマルオフ)NチャネルM
O8FETI及びデプレッション形(ノーマルオン)N
チャネルMO8FET7とを直列接続して電源端子3と
接地端子4間に接続したものから成り、NチャネルMO
8FET1のゲートは入力端子5に接続され、そしてN
チャネルMO8FETIのドレインとNチャネルMO3
FET7のソースとの接続点には出力端子6が接続され
ている。
形インバータの等価回路図を示す。このICインバータ
は、エンハンスメント形(ノーマルオフ)NチャネルM
O8FETI及びデプレッション形(ノーマルオン)N
チャネルMO8FET7とを直列接続して電源端子3と
接地端子4間に接続したものから成り、NチャネルMO
8FET1のゲートは入力端子5に接続され、そしてN
チャネルMO8FETIのドレインとNチャネルMO3
FET7のソースとの接続点には出力端子6が接続され
ている。
ところで、上述のような抵抗負荷形インバータやE/D
形インバータでは、その入力端子5の入力信号がハイレ
ベルになってNチャネルMOSFET1がオンされると
、プルアップ抵抗2及びNチャネルMOSFET1.あ
るいはNチャネルMO5FETI及びNチャネルMO8
FET7を通して貫通電流が流れ、消費電力及び発熱が
大きくなる問題がある。
形インバータでは、その入力端子5の入力信号がハイレ
ベルになってNチャネルMOSFET1がオンされると
、プルアップ抵抗2及びNチャネルMOSFET1.あ
るいはNチャネルMO5FETI及びNチャネルMO8
FET7を通して貫通電流が流れ、消費電力及び発熱が
大きくなる問題がある。
特に、抵抗負荷形のインバータでは、高抵抗を得るのに
大きな面積を必要とし、また、E/D形インバータにお
いては、異なるスレショールドの2つのタイプMO8F
ETを利用するため、集積回路には不向きとなる。
大きな面積を必要とし、また、E/D形インバータにお
いては、異なるスレショールドの2つのタイプMO8F
ETを利用するため、集積回路には不向きとなる。
そこで、IC化の容易な相補対称形のインバータが半導
体論理回路の基本素子として主流をなすようになってき
ている。
体論理回路の基本素子として主流をなすようになってき
ている。
第10図は、この種従来のCMOSインバータの構成図
であり、第11図はその等価回路図である。
であり、第11図はその等価回路図である。
第11図において、CMOSインバータは、エンハンス
メント形のPチャネルMO8FETIOとNチャネルM
OSFETIIを相補接続にしたものからなり、Pチャ
ネルMOSFET10のソースは電源端子12に接続さ
れ、NチャネルMO8FETIIのソースは接地端子1
3に接続されている。また、Pチャネル及びNチャネル
MOSFETl0.11のゲートは共通にして入力端子
14に接続され、そして、両MOISFETIO及び1
1のドレインは出力端子15に接続されている。
メント形のPチャネルMO8FETIOとNチャネルM
OSFETIIを相補接続にしたものからなり、Pチャ
ネルMOSFET10のソースは電源端子12に接続さ
れ、NチャネルMO8FETIIのソースは接地端子1
3に接続されている。また、Pチャネル及びNチャネル
MOSFETl0.11のゲートは共通にして入力端子
14に接続され、そして、両MOISFETIO及び1
1のドレインは出力端子15に接続されている。
上述のようなCMOIICは:第10図に示すようにN
形シリコン基板上にそれぞれの領域を拡散することによ
って形成される。
形シリコン基板上にそれぞれの領域を拡散することによ
って形成される。
即ち、PチャネルMO8FETIOは、N形シリコン基
板16表面で互いに近接して形成したソース・ドレイン
領域となるP+領域17a。
板16表面で互いに近接して形成したソース・ドレイン
領域となるP+領域17a。
17bと、このp”領域17a、17b間のN形シリコ
ン基板上面にゲート酸化膜18を介して形成したゲート
電極19とから構成される。そのソース用のP+領域1
7aはコンタクト電極20を介して電極端子12に接続
され、ドレイン用のP+領域17bは、そのドレイン・
コンタクト領域17b1と接続された共通のコンタクト
電極21を介して出力端子15に接続されている。
ン基板上面にゲート酸化膜18を介して形成したゲート
電極19とから構成される。そのソース用のP+領域1
7aはコンタクト電極20を介して電極端子12に接続
され、ドレイン用のP+領域17bは、そのドレイン・
コンタクト領域17b1と接続された共通のコンタクト
電極21を介して出力端子15に接続されている。
また、NチャネルMO8FETIIは、N形シリコン基
板16に形成したPウェル領域22の表面に互いに近接
して形成したソース・ドレイン用のN0領域23a、2
3bと、このN”領域23a。
板16に形成したPウェル領域22の表面に互いに近接
して形成したソース・ドレイン用のN0領域23a、2
3bと、このN”領域23a。
23b間のPウェル領域上面にゲート酸化11g24を
介して形成したゲート電極25とから成る。そのソース
用のNゝ領域23aはコンタクト電極2.6を介して接
地端子13に接続され、そして、ドレイン用のN1領域
23bは、そのドレイン・コンタクト領域23b1と接
続されたPチャネルMO8FETIOと共通のコンタク
ト電極21を介して出力端子15に接続されている。ま
た、両MO8FETI0.11のゲート電極19及び2
5は入力端子14に接続されている。
介して形成したゲート電極25とから成る。そのソース
用のNゝ領域23aはコンタクト電極2.6を介して接
地端子13に接続され、そして、ドレイン用のN1領域
23bは、そのドレイン・コンタクト領域23b1と接
続されたPチャネルMO8FETIOと共通のコンタク
ト電極21を介して出力端子15に接続されている。ま
た、両MO8FETI0.11のゲート電極19及び2
5は入力端子14に接続されている。
上述のように構成された従来のCMOSインバータにあ
っては、相補対称に接続されたPチャネル及びNチャネ
ルMOSFETl0.11がエンハンスメントタイプで
あるため、入力端子14に加えられる入力信号が“H”
又はl L l″に変化しても、PチャネルMO3FE
TIO及びNチャネルMO8FETIIのいずれか一方
がオン、他方がオフし、両方が両時にオンすることがな
い。従って貫通電流が流れることがなく、定常状態での
消費電力はほとんどない。ただし、入力が変化する過渡
状態の時に電力が消費されるが、その消費電力は微々た
るものであるため5発熱が小さく、CMO8ICに適し
たものと云える。
っては、相補対称に接続されたPチャネル及びNチャネ
ルMOSFETl0.11がエンハンスメントタイプで
あるため、入力端子14に加えられる入力信号が“H”
又はl L l″に変化しても、PチャネルMO3FE
TIO及びNチャネルMO8FETIIのいずれか一方
がオン、他方がオフし、両方が両時にオンすることがな
い。従って貫通電流が流れることがなく、定常状態での
消費電力はほとんどない。ただし、入力が変化する過渡
状態の時に電力が消費されるが、その消費電力は微々た
るものであるため5発熱が小さく、CMO8ICに適し
たものと云える。
C0発明が解決しようとする課題
しかしながら、上述した従来のCMO8半導体論理回路
では、PチャネルMOSFETl0とNチャネルMO8
FETIIとを直列に接続するためにPチャネルMOS
FETのドレイン・コンタクト領域17b1及びNチャ
ネルMOSFETのドレイン・コンタクト領域23b1
を設けそれらを共通のコンタクト電極21で接続する必
要があるため、その分チップ上での占有面積が大きくな
り、集積度が低下するという問題があった。
では、PチャネルMOSFETl0とNチャネルMO8
FETIIとを直列に接続するためにPチャネルMOS
FETのドレイン・コンタクト領域17b1及びNチャ
ネルMOSFETのドレイン・コンタクト領域23b1
を設けそれらを共通のコンタクト電極21で接続する必
要があるため、その分チップ上での占有面積が大きくな
り、集積度が低下するという問題があった。
本発明の技術的課題は、CMO8ICにおいてコンタク
ト領域の占有面積を小さくし、より一層の高集積化を可
能にすることにある。
ト領域の占有面積を小さくし、より一層の高集積化を可
能にすることにある。
06課題を解決するための手段
一実施例を示す第1図により本発明を説明すると1本発
明に係る半導体論理回路は、第1導電型キャリア(正孔
)による二重注入形電界効果トランジスタ31と、第2
導電型キャリア(電子)によるMO8形電界効果トラン
ジスタ32とを半導体基板30上に直列接続すると共に
、これら両電界効果トランジスタ31.32の接続領域
34を同一導電型(N型)にしたものである。
明に係る半導体論理回路は、第1導電型キャリア(正孔
)による二重注入形電界効果トランジスタ31と、第2
導電型キャリア(電子)によるMO8形電界効果トラン
ジスタ32とを半導体基板30上に直列接続すると共に
、これら両電界効果トランジスタ31.32の接続領域
34を同一導電型(N型)にしたものである。
E1作用
半導体基板30上に形成された相補形の二重注入形電界
効果トランジスタ31とMO8電界効果トランジスタ3
2とが同一導電型領域34で接続されており、従来2カ
所に必要としたコンタクト領域が1ケ所ですみ1面積を
小さくすることが可能になる。
効果トランジスタ31とMO8電界効果トランジスタ3
2とが同一導電型領域34で接続されており、従来2カ
所に必要としたコンタクト領域が1ケ所ですみ1面積を
小さくすることが可能になる。
F、実施例
以下、本発明の実施例を図面に基づいて説明する。
宜it−
第1図は、本発明による半導体論理回路の第1の実施例
を示す構成図である。
を示す構成図である。
第1図において、シリコン基板30a上にS i O,
膜aobを形成した#@縁性基板30上には、直列接続
されたPチャネル二重注入形FET(以下PチャネルD
IFETという)31と。
膜aobを形成した#@縁性基板30上には、直列接続
されたPチャネル二重注入形FET(以下PチャネルD
IFETという)31と。
NチャネルMO8FET32が形成されている。
PチャネルDIFET31は、絶縁性基板30上に形成
したP形導電極性のアノード領域33と、NチャネルM
O8FET32のドレイン領域を兼ねるN0領域(カソ
ード領域)34を有し、このアノード領域33とN0領
域34間にはP形(又はN形)導電極性のチャネル領域
35が形成され、チャネル領域35上にはゲート絶縁膜
36を介してゲート電極37が形成されている。そして
、アノード領域33はコンタクト電極38を介して電源
端子12に接続され、カソード領域34は出力端子15
に、また、ゲート電極37は入力端子14にそれぞれ接
続されている。なお、チャネル領域35をP形にしたも
のがPチャネル蓄積型DIFET、N形にしたものがP
チャネル反転形DIFETである。
したP形導電極性のアノード領域33と、NチャネルM
O8FET32のドレイン領域を兼ねるN0領域(カソ
ード領域)34を有し、このアノード領域33とN0領
域34間にはP形(又はN形)導電極性のチャネル領域
35が形成され、チャネル領域35上にはゲート絶縁膜
36を介してゲート電極37が形成されている。そして
、アノード領域33はコンタクト電極38を介して電源
端子12に接続され、カソード領域34は出力端子15
に、また、ゲート電極37は入力端子14にそれぞれ接
続されている。なお、チャネル領域35をP形にしたも
のがPチャネル蓄積型DIFET、N形にしたものがP
チャネル反転形DIFETである。
NチャネルMO8FET32は、絶縁性基板30上に形
成したN形導電極性のソース領域39、及びPチャネル
DIFET31のカソード領域を兼ねるN0形のドレイ
ン領域34とを有し、このN1領域34とソース領域3
9間には、N形(又はP形)導電極性のチャネル領域4
0が形成され、チャネル領域40の上にはゲート電極4
2が形成されている。また、ソース領域39はコンタク
ト電極43を介して接地端子13に接続され、ゲート電
極42は入力端子14に接続されている。
成したN形導電極性のソース領域39、及びPチャネル
DIFET31のカソード領域を兼ねるN0形のドレイ
ン領域34とを有し、このN1領域34とソース領域3
9間には、N形(又はP形)導電極性のチャネル領域4
0が形成され、チャネル領域40の上にはゲート電極4
2が形成されている。また、ソース領域39はコンタク
ト電極43を介して接地端子13に接続され、ゲート電
極42は入力端子14に接続されている。
なお、チャネル領域40@:P形にしたものがPチャネ
ル蓄積型MO8FET、N形にしたものがPチャネル反
転形M OS、F E Tである。
ル蓄積型MO8FET、N形にしたものがPチャネル反
転形M OS、F E Tである。
このように構成された半導体論理回路にあっては、Pチ
ャネルDIFET31のカソードとNチャネルMO8F
ET32のドレインとが、N+領域34を共通にするか
ら、配線のためのコンタクト電極と接するコンタクト領
域が一つですみ、その分、絶縁性基板30に対する半導
体論理回路の占有面積を小さくできることになる。
ャネルDIFET31のカソードとNチャネルMO8F
ET32のドレインとが、N+領域34を共通にするか
ら、配線のためのコンタクト電極と接するコンタクト領
域が一つですみ、その分、絶縁性基板30に対する半導
体論理回路の占有面積を小さくできることになる。
このような構成の半導体論理回路を回路図で示すと第2
図のようになる。
図のようになる。
ここで、Pチャネル蓄積型二重注入形FETについて詳
述する。
述する。
第3VAは、多結晶シリコン膜で形成されたPチャネル
蓄積型二重注入形FETの構成図である。
蓄積型二重注入形FETの構成図である。
図において、シリコン基板30a上にSin。
膜30bを形成してなる絶縁性基板30上には多結晶シ
リコン膜39が形成され、その多結晶シリコン膜39内
に、高濃度P形不純物を有するアノード領域33及び高
濃度N形不純物を有するカソード領域34が形成されて
いる。アノード領域33とカソード領域34間には所定
量のP形不純物を注入したチャネル領域35が形成され
、このチャネル領域35上にはゲート絶縁膜36を介し
てゲート電極37が形成されている。
リコン膜39が形成され、その多結晶シリコン膜39内
に、高濃度P形不純物を有するアノード領域33及び高
濃度N形不純物を有するカソード領域34が形成されて
いる。アノード領域33とカソード領域34間には所定
量のP形不純物を注入したチャネル領域35が形成され
、このチャネル領域35上にはゲート絶縁膜36を介し
てゲート電極37が形成されている。
また、アノード領域33はコンタクト電極44を介して
アノード端子45に接続され、カソード領域34はコン
タクト電極46を介してカソード端子47に接続され、
さらにゲート電極37はゲート端子48に接続されてい
る。
アノード端子45に接続され、カソード領域34はコン
タクト電極46を介してカソード端子47に接続され、
さらにゲート電極37はゲート端子48に接続されてい
る。
このように構成されるPチャネルDIFETの等価回路
は第4図に示すとおりである。
は第4図に示すとおりである。
次に、このように構成されたPチャネル蓄積型二重注入
形FETの動作について第3図〜第5図を参照して説明
する。なお、第5図はアノード接地時のPチャネルDI
FETの電流−電圧特性図である。
形FETの動作について第3図〜第5図を参照して説明
する。なお、第5図はアノード接地時のPチャネルDI
FETの電流−電圧特性図である。
ゲート端子48に負の電圧vGを印加すると。
チャネル領域35のゲート側表面に正孔を通すチャネル
が形成される。ここで、チャネルを通して移動してきた
正孔がカソード領域34へ流れ込むためには、チャネル
領域35とカソード領域34間にできるPN接合を順バ
イアスする必要があるが、アノード・カソード間電圧が
PN接合の順方向立ち上がり電圧Vp以下の時には第5
図に示すように電流が流れず、Vpを越えると電流が流
れる。この動作原理はPチャネルMO8FETと同様で
ある。
が形成される。ここで、チャネルを通して移動してきた
正孔がカソード領域34へ流れ込むためには、チャネル
領域35とカソード領域34間にできるPN接合を順バ
イアスする必要があるが、アノード・カソード間電圧が
PN接合の順方向立ち上がり電圧Vp以下の時には第5
図に示すように電流が流れず、Vpを越えると電流が流
れる。この動作原理はPチャネルMO8FETと同様で
ある。
従って、第1図の半導体論理回路は、電源電圧vDDが
Vpより大きければ従来のCMOSインバータと同様に
動作する。このため、貫通電流が流れず、発熱及び消費
電力が小さくなる。
Vpより大きければ従来のCMOSインバータと同様に
動作する。このため、貫通電流が流れず、発熱及び消費
電力が小さくなる。
また、PチャネルDIFET31のカソード領域とNチ
ャネル32のドレイン領域とが同じN型の導電極性にな
っているため、コンタクト電極で配線する必要がなくな
り、従来のCMOSインバータに比べてコンタクト領域
が1ケ所になった分だけ面積を小さくでき、高集積化が
可能になる。
ャネル32のドレイン領域とが同じN型の導電極性にな
っているため、コンタクト電極で配線する必要がなくな
り、従来のCMOSインバータに比べてコンタクト領域
が1ケ所になった分だけ面積を小さくでき、高集積化が
可能になる。
裏庭舅工
第6図は、本発明による半導体論理回路の第2の実施例
を示す構成図であり、第1図と同様な部分には同様な符
号(例えば、31に対しては131)を付して異なる部
分を重点に述べる。
を示す構成図であり、第1図と同様な部分には同様な符
号(例えば、31に対しては131)を付して異なる部
分を重点に述べる。
即ち、第1図と異なる点は、インバータを構成するDI
FET31をNチャネルDIFET131とし、MO8
FET32をPチャネルMCl5FET132として直
列に接続したところにあり、導電極性が逆になっている
ものの、その作用。
FET31をNチャネルDIFET131とし、MO8
FET32をPチャネルMCl5FET132として直
列に接続したところにあり、導電極性が逆になっている
ものの、その作用。
効果は第1図の実施性と同様である。
裏直旌匙
第7図は、本発明による半導体論理回路の第3の実施例
を示す構成図である。
を示す構成図である。
第7図において、P型シリコン基板50上にNチャネル
MO8FET232を形成し、その上にPチャネルDI
FET231を形成したものである。
MO8FET232を形成し、その上にPチャネルDI
FET231を形成したものである。
即ち、Nチャネ)LIMO8FET232は、P形シリ
コン基板50の表面に互いに近接して形成したソース、
ドレイン領域となるN0領域51゜52と、このN0領
域51.52間のP形シリコン基板上面にゲート絶縁膜
53を介して形成したゲート電極54とから構成され、
ソース用のN0領域51はコンタクト電極55を介して
接地端子13に接続され、さらにゲート電極54は入力
端子14に接続されている。
コン基板50の表面に互いに近接して形成したソース、
ドレイン領域となるN0領域51゜52と、このN0領
域51.52間のP形シリコン基板上面にゲート絶縁膜
53を介して形成したゲート電極54とから構成され、
ソース用のN0領域51はコンタクト電極55を介して
接地端子13に接続され、さらにゲート電極54は入力
端子14に接続されている。
また、PチャネルDIFET231は、NチャネルMO
8FET232上に層MMA縁膜56を介して形成した
。P形溝電極性のアノード領域57と、NチャネルMO
8FET232のドレイン領域52とコンタクトされて
いるN形溝電極性のカソード領域58と、このアノード
領域57とカソード領域58間に形成ルたP形又はN形
不純物を有するチャネル領域59とを備える。そして、
ゲート電極はNチャネルMO8FET232のゲート電
極54と兼用する。さらに、カソード領域58は出力端
子15に接続され、また、アノード領域57はコンタク
ト電極60を介して電源端子12に接続されている。
8FET232上に層MMA縁膜56を介して形成した
。P形溝電極性のアノード領域57と、NチャネルMO
8FET232のドレイン領域52とコンタクトされて
いるN形溝電極性のカソード領域58と、このアノード
領域57とカソード領域58間に形成ルたP形又はN形
不純物を有するチャネル領域59とを備える。そして、
ゲート電極はNチャネルMO8FET232のゲート電
極54と兼用する。さらに、カソード領域58は出力端
子15に接続され、また、アノード領域57はコンタク
ト電極60を介して電源端子12に接続されている。
上述のような実施例においては、PチャネルDIFET
231をNチャネルMO8FET231上に二重構造で
かつ直列接続して形成することにより、NチャネルMO
3FET232のドレイン領域52とPチャネルDIF
ET231のカソード領域58とを同一の導電極性にで
きるため、従来のCMO5半導体論理回路のようなコン
タクト電極21(第10図)と接する2つのコンタクト
領域17bl、23blが1ケ所となり、さらにゲート
電極54を共通化できるため、インバータ占有面積をさ
らに小さくでき、高集積化を容易にする。
231をNチャネルMO8FET231上に二重構造で
かつ直列接続して形成することにより、NチャネルMO
3FET232のドレイン領域52とPチャネルDIF
ET231のカソード領域58とを同一の導電極性にで
きるため、従来のCMO5半導体論理回路のようなコン
タクト電極21(第10図)と接する2つのコンタクト
領域17bl、23blが1ケ所となり、さらにゲート
電極54を共通化できるため、インバータ占有面積をさ
らに小さくでき、高集積化を容易にする。
G0発明の効果
本発明によれば、相補形の二重注入層電界効果トランジ
スタとMO5電界効果トランジスタとの接続部のコンタ
クト領域が1ケ所ですみ、論理素子成形のための面積を
小さくでき、高集積化が可能になる。
スタとMO5電界効果トランジスタとの接続部のコンタ
クト領域が1ケ所ですみ、論理素子成形のための面積を
小さくでき、高集積化が可能になる。
第1図は本発明による半導体論理回路の第1の実施例を
示す構成図、第2図はその等価回路図。 第3図は本発明に用いられる二重注入形FETの構成図
、第4図はその等価回路図、第5図は二重注入形FET
の電圧−電流特性図、第6図は本発明による半導体論理
回路の第2の実施例を示す構成図、第7図は本発明によ
る半導体論理回路の第3の実施例を示す構成図、第8図
は従来の抵抗負荷形インバータの等価回路図、第9図は
同じ〈従来のE/D形インバータの等価回路図、第10
図は従来のCMOSインバータの構成図、第11図はそ
の等価回路図である。 30:絶縁性基板 31:二重注入層電界効果トランジスタ32:MOS電
界効果トランジスタ 34:N”領域(カソード領域、ドレイン領域)特許出
願人 日産自動車株式会社 代理人弁理士 永 井 冬 紀 第1図 第3図 第2図 第4図 第5図 第7図 232 Nナヤ不ルMO5FET 第6図 第8図 第9図
示す構成図、第2図はその等価回路図。 第3図は本発明に用いられる二重注入形FETの構成図
、第4図はその等価回路図、第5図は二重注入形FET
の電圧−電流特性図、第6図は本発明による半導体論理
回路の第2の実施例を示す構成図、第7図は本発明によ
る半導体論理回路の第3の実施例を示す構成図、第8図
は従来の抵抗負荷形インバータの等価回路図、第9図は
同じ〈従来のE/D形インバータの等価回路図、第10
図は従来のCMOSインバータの構成図、第11図はそ
の等価回路図である。 30:絶縁性基板 31:二重注入層電界効果トランジスタ32:MOS電
界効果トランジスタ 34:N”領域(カソード領域、ドレイン領域)特許出
願人 日産自動車株式会社 代理人弁理士 永 井 冬 紀 第1図 第3図 第2図 第4図 第5図 第7図 232 Nナヤ不ルMO5FET 第6図 第8図 第9図
Claims (1)
- 第1導電型キャリアによる二重注入形電界効果トランジ
スタと、第2導電型キャリアによるMOS形電界効果ト
ランジスタとを半導体基板上に直列接続すると共に、こ
れら両電界効果トランジスタの接続領域を同一導電型に
したことを特徴とする半導体論理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1048174A JPH02226760A (ja) | 1989-02-27 | 1989-02-27 | 半導体論理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1048174A JPH02226760A (ja) | 1989-02-27 | 1989-02-27 | 半導体論理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02226760A true JPH02226760A (ja) | 1990-09-10 |
Family
ID=12796026
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1048174A Pending JPH02226760A (ja) | 1989-02-27 | 1989-02-27 | 半導体論理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02226760A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008211707A (ja) * | 2007-02-28 | 2008-09-11 | Nec Electronics Corp | 入力回路 |
JP2011199981A (ja) * | 2010-03-18 | 2011-10-06 | Ricoh Co Ltd | 信号送受信制御回路と2次電池保護回路 |
-
1989
- 1989-02-27 JP JP1048174A patent/JPH02226760A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008211707A (ja) * | 2007-02-28 | 2008-09-11 | Nec Electronics Corp | 入力回路 |
JP2011199981A (ja) * | 2010-03-18 | 2011-10-06 | Ricoh Co Ltd | 信号送受信制御回路と2次電池保護回路 |
EP2548284A4 (en) * | 2010-03-18 | 2015-05-06 | Ricoh Electronic Devices Co Ltd | SIGNAL TRANSMITTING / RECEIVING CONTROL CIRCUIT, AND SECONDARY BATTERY PROTECTION CIRCUIT |
US9136847B2 (en) | 2010-03-18 | 2015-09-15 | Ricoh Electronic Devices Co., Ltd. | Signal transmitting-receiving control circuit and secondary battery protection circuit |
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