JP2979716B2 - Ｃｍｏｓ集積回路 - Google Patents
Ｃｍｏｓ集積回路Info
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- JP2979716B2 JP2979716B2 JP3134548A JP13454891A JP2979716B2 JP 2979716 B2 JP2979716 B2 JP 2979716B2 JP 3134548 A JP3134548 A JP 3134548A JP 13454891 A JP13454891 A JP 13454891A JP 2979716 B2 JP2979716 B2 JP 2979716B2
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ集積回路に関
し、特にラッチアップ保護回路を備えたＣＭＯＳ集積回
路に関するものである。
し、特にラッチアップ保護回路を備えたＣＭＯＳ集積回
路に関するものである。
【０００２】
【従来の技術】従来技術によるＰ型ウェル方式のＣＭＯ
Ｓ集積回路について、図３（ａ）を参照して説明する。
Ｓ集積回路について、図３（ａ）を参照して説明する。
【０００３】Ｎ型半導体基板１の表面に、独立したＰ型
ウェル２，３が選択的に形成されている。
ウェル２，３が選択的に形成されている。
【０００４】Ｐ型ウェル２の表面にはＮ+ 型拡散層４〜
７およびＰ+ 型拡散層８が選択的に形成されている。Ｎ
+ 型拡散層４および５に挟まれて、ゲート酸化膜２２を
介してゲート電極１７が形成されている。一方、Ｎ+ 型
拡散層６および７の間に、ゲート酸化膜２２を介してゲ
ート電極１８が形成されている。
７およびＰ+ 型拡散層８が選択的に形成されている。Ｎ
+ 型拡散層４および５に挟まれて、ゲート酸化膜２２を
介してゲート電極１７が形成されている。一方、Ｎ+ 型
拡散層６および７の間に、ゲート酸化膜２２を介してゲ
ート電極１８が形成されている。
【０００５】Ｐ型ウェル３の表面にはＮ+ 型拡散層９，
１０およびＰ+ 型拡散層１１が形成されている。Ｎ+ 型
拡散層９および１０の間に、ゲート酸化膜２２を介して
ゲート電極１５が形成されている。
１０およびＰ+ 型拡散層１１が形成されている。Ｎ+ 型
拡散層９および１０の間に、ゲート酸化膜２２を介して
ゲート電極１５が形成されている。
【０００６】Ｐ型ウェル２および３の間のＮ型半導体基
板１の表面に、独立したＮ+ 型拡散層１２およびＰ+ 型
拡散層１３，１４が形成されている。Ｐ+ 型拡散層１３
および１４に挟まれて、ゲート酸化膜２２を介してゲー
ト電極１６が形成されている。
板１の表面に、独立したＮ+ 型拡散層１２およびＰ+ 型
拡散層１３，１４が形成されている。Ｐ+ 型拡散層１３
および１４に挟まれて、ゲート酸化膜２２を介してゲー
ト電極１６が形成されている。
【０００７】通常ＣＭＯＳ集積回路には、寄生サイリス
タ構造が構造が存在する。何らかの原因でサイリスタル
ープが作動すると、回路内に大電流が流れ続けてアルミ
ニウムなどからなる金属配線が溶断したり、Ｐ−Ｎ接合
が破壊されて集積回路が破損してしまうことがある。
タ構造が構造が存在する。何らかの原因でサイリスタル
ープが作動すると、回路内に大電流が流れ続けてアルミ
ニウムなどからなる金属配線が溶断したり、Ｐ−Ｎ接合
が破壊されて集積回路が破損してしまうことがある。
【０００８】この現象はラッチアップと呼ばれ、ＣＭＯ
Ｓ集積回路の極めて大きな欠点である。一般的に、この
ラッチアップはＣＭＯＳ集積回路の入出力端子に外部か
ら入った外来雑音がトリガとなって発生することが多
い。
Ｓ集積回路の極めて大きな欠点である。一般的に、この
ラッチアップはＣＭＯＳ集積回路の入出力端子に外部か
ら入った外来雑音がトリガとなって発生することが多
い。
【０００９】
【発明が解決しようとする課題】外部から３種類の電位
が供給されるＣＭＯＳ集積回路において、外来雑音によ
るラッチアップのほかに、３種類の電位が供給される順
序に起因してラッチアップが発生することがある。
が供給されるＣＭＯＳ集積回路において、外来雑音によ
るラッチアップのほかに、３種類の電位が供給される順
序に起因してラッチアップが発生することがある。
【００１０】３種類の電源電位を、最高電位（ＶCC）、
中間電位（ＧＮＤ）および最低電位（ＶSS）として、つ
ぎのような電源の供給順序が考えられる。
中間電位（ＧＮＤ）および最低電位（ＶSS）として、つ
ぎのような電源の供給順序が考えられる。
【００１１】 ＧＮＤおよびＶCCが供給されたあとで
ＶSSが供給される。
ＶSSが供給される。
【００１２】 ＧＮＤおよびＶSSが供給されたあとで
ＶCCが供給される。
ＶCCが供給される。
【００１３】 ＶSSおよびＶCCが供給されたあとでＧ
ＮＤが供給される。
ＮＤが供給される。
【００１４】これらの電源の供給順序のうち、特にの
場合にラッチアップが発生し易いという問題がある。
場合にラッチアップが発生し易いという問題がある。
【００１５】つぎにの場合におけるラッチアップの発
生機構について、図３（ａ）および（ｂ）を参照して説
明する。
生機構について、図３（ａ）および（ｂ）を参照して説
明する。
【００１６】はじめに図３（ａ）に示すように、Ｖ
CC（正電位）が入力端子１９からＮ+ 型拡散層１２およ
びＰ+ 型拡散層１４に供給される。ＧＮＤ（接地電位）
は入力端子２０からＮ+ 型拡散層４，９およびＰ+ 型拡
散層１１に供給される。ＶSS（負電位）は入力端子２１
からＮ+ 型拡散層７およびＰ+型拡散層８に供給され
る。
CC（正電位）が入力端子１９からＮ+ 型拡散層１２およ
びＰ+ 型拡散層１４に供給される。ＧＮＤ（接地電位）
は入力端子２０からＮ+ 型拡散層４，９およびＰ+ 型拡
散層１１に供給される。ＶSS（負電位）は入力端子２１
からＮ+ 型拡散層７およびＰ+型拡散層８に供給され
る。
【００１７】なおＮ+ 型拡散層５，６，１０、Ｐ+ 型拡
散層１３およびゲート電極１５〜１８には所定の配線が
接続されることになる。
散層１３およびゲート電極１５〜１８には所定の配線が
接続されることになる。
【００１８】このような電位接続状態のＣＭＯＳ集積回
路においては、Ｎ型半導体基板１の電位はＮ+ 型拡散層
１２を介してＶCCに固定されている。Ｐ型ウェル２の電
位はＰ+ 型拡散層８を介してＶSSに固定されている。Ｐ
型ウェル３の電位はＰ+ 型拡散層１１を介してＧＮＤに
固定されている。
路においては、Ｎ型半導体基板１の電位はＮ+ 型拡散層
１２を介してＶCCに固定されている。Ｐ型ウェル２の電
位はＰ+ 型拡散層８を介してＶSSに固定されている。Ｐ
型ウェル３の電位はＰ+ 型拡散層１１を介してＧＮＤに
固定されている。
【００１９】またＰ+ 型拡散層１４は、Ｎ型半導体基板
１の表面に形成されるＰチャネルＭＯＳＦＥＴのソース
となる。Ｎ+ 型拡散層７はＰ型ウェル２の表面に形成さ
れるＮチャネルＭＯＳＦＥＴのソースとなる。Ｎ+ 型拡
散層９はＰ型ウェル３の表面に形成されるＮチャネルＭ
ＯＳＦＥＴのソースとなる。Ｎ+ 型拡散層４はＰ型ウェ
ル２の表面に形成されるＮチャネルＭＯＳＦＥＴのドレ
インとなる。
１の表面に形成されるＰチャネルＭＯＳＦＥＴのソース
となる。Ｎ+ 型拡散層７はＰ型ウェル２の表面に形成さ
れるＮチャネルＭＯＳＦＥＴのソースとなる。Ｎ+ 型拡
散層９はＰ型ウェル３の表面に形成されるＮチャネルＭ
ＯＳＦＥＴのソースとなる。Ｎ+ 型拡散層４はＰ型ウェ
ル２の表面に形成されるＮチャネルＭＯＳＦＥＴのドレ
インとなる。
【００２０】つぎに図３（ｂ）に示すように、入力端子
２１をフローティング状態とする。の場合のようにＧ
ＮＤおよびＶCCが供給され、ＶSSが供給されていない状
態にする。このときＰ型ウェル２は固定電位（ＶSS）に
接続されていないのでフローティング状態になって、Ｐ
型ウェル２の電位はＧＮＤとＶCCとの中間電位になる。
２１をフローティング状態とする。の場合のようにＧ
ＮＤおよびＶCCが供給され、ＶSSが供給されていない状
態にする。このときＰ型ウェル２は固定電位（ＶSS）に
接続されていないのでフローティング状態になって、Ｐ
型ウェル２の電位はＧＮＤとＶCCとの中間電位になる。
【００２１】すなわちＰ型ウェル２の中間電位の値は、
ＶCCに固定されるＮ型半導体基板１とＰ型ウェル２との
間のＰ−Ｎ接合の容量Ｃ1 と、ＧＮＤに固定されるＮ+
型拡散層４とＰ型ウェル２との間のＰ−Ｎ接合容量Ｃ2
との容量分割により決定される。
ＶCCに固定されるＮ型半導体基板１とＰ型ウェル２との
間のＰ−Ｎ接合の容量Ｃ1 と、ＧＮＤに固定されるＮ+
型拡散層４とＰ型ウェル２との間のＰ−Ｎ接合容量Ｃ2
との容量分割により決定される。
【００２２】ここでＰ型ウェル２の電位がＰ型ウェル２
およびＮ+ 型拡散層４からなるＰ−Ｎ+ 接合ダイオード
のビルトインポテンシャル以上になると、Ｎ+ 型拡散層
４からＰ型ウェル２に多量のエレクトロンが注入し、こ
れがトリガーとなってＶCC−ＧＮＤ間にラッチアップが
発生する。
およびＮ+ 型拡散層４からなるＰ−Ｎ+ 接合ダイオード
のビルトインポテンシャル以上になると、Ｎ+ 型拡散層
４からＰ型ウェル２に多量のエレクトロンが注入し、こ
れがトリガーとなってＶCC−ＧＮＤ間にラッチアップが
発生する。
【００２３】このようなＣＭＯＳ集積回路では、電源の
供給順序を指定するなどの対策が講じられており、その
使用上の制約が多いという問題がある。
供給順序を指定するなどの対策が講じられており、その
使用上の制約が多いという問題がある。
【００２４】本発明の目的は、最高電位および中間電位
を供給したあとで最低電位を供給しても、ラッチアップ
が発生しないＣＭＯＳ集積回路を提供することにある。
を供給したあとで最低電位を供給しても、ラッチアップ
が発生しないＣＭＯＳ集積回路を提供することにある。
【００２５】
【課題を解決するための手段】本発明のＣＭＯＳ集積回
路は、一導電型半導体基板の一主面に選択的に逆導電型
の第１の拡散層および第２の拡散層が形成され、前記第
２の拡散層の表面に選択的に一導電型の第３の拡散層が
形成され、前記半導体基板は最高電位の入力端子に接続
され、前記第２の拡散層は最低電位の入力端子に接続さ
れ、前記第１の拡散層および前記第３の拡散層は中間電
位の入力端子に接続され、ドレインおよびソースがそれ
ぞれ前記最低電位入力端子および前記中間電位入力端子
と接続されたＮチャネルエンハンスメントＭＯＳＦＥＴ
と、ドレインが前記ＮチャネルエンハンスメントＭＯＳ
ＦＥＴのゲートに接続され、ソースおよびゲートが前記
最低電位入力端子と接続されたＰチャネルエンハンスメ
ントＭＯＳＦＥＴと、ドレイン、ソース、ゲートがそれ
ぞれ前記最高電位入力端子、前記Ｎチャネルエンハンス
メントＭＯＳＦＥＴのゲート、前記最低電位入力端子と
接続されたＮチャネルディプリーションＭＯＳＦＥＴと
を備えたものである。
路は、一導電型半導体基板の一主面に選択的に逆導電型
の第１の拡散層および第２の拡散層が形成され、前記第
２の拡散層の表面に選択的に一導電型の第３の拡散層が
形成され、前記半導体基板は最高電位の入力端子に接続
され、前記第２の拡散層は最低電位の入力端子に接続さ
れ、前記第１の拡散層および前記第３の拡散層は中間電
位の入力端子に接続され、ドレインおよびソースがそれ
ぞれ前記最低電位入力端子および前記中間電位入力端子
と接続されたＮチャネルエンハンスメントＭＯＳＦＥＴ
と、ドレインが前記ＮチャネルエンハンスメントＭＯＳ
ＦＥＴのゲートに接続され、ソースおよびゲートが前記
最低電位入力端子と接続されたＰチャネルエンハンスメ
ントＭＯＳＦＥＴと、ドレイン、ソース、ゲートがそれ
ぞれ前記最高電位入力端子、前記Ｎチャネルエンハンス
メントＭＯＳＦＥＴのゲート、前記最低電位入力端子と
接続されたＮチャネルディプリーションＭＯＳＦＥＴと
を備えたものである。
【００２６】また、前記ＰチャネルエンハンスメントＭ
ＯＳＦＥＴの代りに抵抗を備え、該抵抗の一端をＮチャ
ネルエンハンスメントＭＯＳＦＥＴのゲートに、他端を
最低電位入力端子に接続されたものである。
ＯＳＦＥＴの代りに抵抗を備え、該抵抗の一端をＮチャ
ネルエンハンスメントＭＯＳＦＥＴのゲートに、他端を
最低電位入力端子に接続されたものである。
【００２７】
【実施例】本発明の第１の実施例について、図１を参照
して説明する。
して説明する。
【００２８】図３（ａ），（ｂ）と共通の部分について
は、説明は省略する。
は、説明は省略する。
【００２９】図１に示すように、ＶCC（＋５Ｖ）は入力
端子１９よりＮ+ 型拡散層１２およびＰ+ 型拡散層１４
に供給される。ＧＮＤ（０Ｖ）は入力端子２０からＮ+
型拡散層４，９およびＰ+ 型拡散層１１に供給される。
ＶSS（−５Ｖ）は入力端子２１からＮ+ 型拡散層７およ
びＰ+ 型拡散層８に供給される。
端子１９よりＮ+ 型拡散層１２およびＰ+ 型拡散層１４
に供給される。ＧＮＤ（０Ｖ）は入力端子２０からＮ+
型拡散層４，９およびＰ+ 型拡散層１１に供給される。
ＶSS（−５Ｖ）は入力端子２１からＮ+ 型拡散層７およ
びＰ+ 型拡散層８に供給される。
【００３０】さらにラッチアップ防止回路として、つぎ
の３つのＭＯＳＦＥＴが接続されている。
の３つのＭＯＳＦＥＴが接続されている。
【００３１】 ドレイン、ソースがそれぞれＶSS入力
端子２１、ＧＮＤ入力端子２０と接続したＮチャネルエ
ンハンスメントＭＯＳＦＥＴＮE。
端子２１、ＧＮＤ入力端子２０と接続したＮチャネルエ
ンハンスメントＭＯＳＦＥＴＮE。
【００３２】 ドレインがＮチャネルエンハンスメン
トＭＯＳＦＥＴＮEのゲートと、ドレイン、ゲートがＶ
SS電位入力端子２１と接続したＰチャネルエンハンスメ
ントＭＯＳＦＥＴＰE 。
トＭＯＳＦＥＴＮEのゲートと、ドレイン、ゲートがＶ
SS電位入力端子２１と接続したＰチャネルエンハンスメ
ントＭＯＳＦＥＴＰE 。
【００３３】 ドレイン、ソース、ゲートがそれぞれ
Ｐチャネル型エンハンスメントＭＯＳＦＥＴＰE のドレ
インおよびＮチャネルエンハンスメントＭＯＳＦＥＴＮ
E のゲート、ＶCC入力端子１９、ＶSS入力端子２１と接
続したＮチャネルディプリーションＭＯＳＦＥＴＮD 。
Ｐチャネル型エンハンスメントＭＯＳＦＥＴＰE のドレ
インおよびＮチャネルエンハンスメントＭＯＳＦＥＴＮ
E のゲート、ＶCC入力端子１９、ＶSS入力端子２１と接
続したＮチャネルディプリーションＭＯＳＦＥＴＮD 。
【００３４】ＮE 、ＰE 、ＮD がレシオ回路を構成し、
それぞれのゲート、ソース、ドレインが節点２３で接続
されている。
それぞれのゲート、ソース、ドレインが節点２３で接続
されている。
【００３５】つぎに本実施例の動作について説明する。
【００３６】ＶCC入力端子１９、ＧＮＤ入力端子２０に
はそれぞれＶCC（＋５Ｖ）、ＧＮＤ（０Ｖ）が供給さ
れ、ＶSS入力端子２１にはＶSS（−５Ｖ）が供給されて
いない場合について説明する。
はそれぞれＶCC（＋５Ｖ）、ＧＮＤ（０Ｖ）が供給さ
れ、ＶSS入力端子２１にはＶSS（−５Ｖ）が供給されて
いない場合について説明する。
【００３７】ここで例えばＮチャネルディプリーション
ＭＯＳＦＥＴＮD のＶT を−３Ｖ、Ｐチャネルエンハン
スメントＭＯＳＦＥＴＰE のＶT を−１Ｖ、Ｎチャネル
エンハンスメントＭＯＳＦＥＴＮE のＶT を２Ｖとす
る。
ＭＯＳＦＥＴＮD のＶT を−３Ｖ、Ｐチャネルエンハン
スメントＭＯＳＦＥＴＰE のＶT を−１Ｖ、Ｎチャネル
エンハンスメントＭＯＳＦＥＴＮE のＶT を２Ｖとす
る。
【００３８】ＶSS入力端子２１はフローティングである
が、課題の項で述べたように、ＶCCとＧＮＤとの中間の
電位となる。
が、課題の項で述べたように、ＶCCとＧＮＤとの中間の
電位となる。
【００３９】例えば２．５Ｖになったとすると、Ｎチャ
ネルディプリーションＭＯＳＦＥＴＮD はゲートが２．
５ＶなのでＯＮしている。Ｐチャネルエンハンスメント
ＭＯＳＦＥＴＰE は、ゲートが２．５ＶなのでＯＦＦし
ている。したがって節点２３の電位はＶCCレベル近くと
なり、ＮチャネルエンハンスメントＭＯＳＦＥＴＮE は
ＯＮする。
ネルディプリーションＭＯＳＦＥＴＮD はゲートが２．
５ＶなのでＯＮしている。Ｐチャネルエンハンスメント
ＭＯＳＦＥＴＰE は、ゲートが２．５ＶなのでＯＦＦし
ている。したがって節点２３の電位はＶCCレベル近くと
なり、ＮチャネルエンハンスメントＭＯＳＦＥＴＮE は
ＯＮする。
【００４０】その結果ＶSS入力端子２１の電位はＧＮＤ
近傍の値に固定され、Ｐ型ウェル２内に形成されたＧＮ
Ｄ電位に固定されたＮ+ 型拡散層４とＰ型ウェル２との
電位はほぼ等しくなる。Ｎ+ 型拡散層４からのエレクト
ロン注入は起らず、したがってラッチアップの発生を１
００％防止することが可能となる。
近傍の値に固定され、Ｐ型ウェル２内に形成されたＧＮ
Ｄ電位に固定されたＮ+ 型拡散層４とＰ型ウェル２との
電位はほぼ等しくなる。Ｎ+ 型拡散層４からのエレクト
ロン注入は起らず、したがってラッチアップの発生を１
００％防止することが可能となる。
【００４１】つづいてＶSS入力端子２１にＶSS（−５
Ｖ）が供給された時点において、ＭＯＳＦＥＴＮD およ
びＭＯＳＦＥＴＰE のゲート電位はＶSS（−５Ｖ）に固
定され、ＭＯＳＦＥＴＮD はＯＦＦし、ＭＯＳＦＥＴＰ
E はＶT が−１ＶなのでＯＮする。その結果、節点２３
はＭＯＳＦＥＴＰE のＶT の一段落ちた−４Ｖとなる。
ＭＯＳＦＥＴＮE のドレイン電位はＶSS（−５Ｖ）、ソ
ース電位はＧＮＤ（０Ｖ）であるので、ＭＯＳＦＥＴＮ
E のドレインとゲートの電位差は１Ｖとなり、ＭＯＳＦ
ＥＴＮE はＯＦＦする。
Ｖ）が供給された時点において、ＭＯＳＦＥＴＮD およ
びＭＯＳＦＥＴＰE のゲート電位はＶSS（−５Ｖ）に固
定され、ＭＯＳＦＥＴＮD はＯＦＦし、ＭＯＳＦＥＴＰ
E はＶT が−１ＶなのでＯＮする。その結果、節点２３
はＭＯＳＦＥＴＰE のＶT の一段落ちた−４Ｖとなる。
ＭＯＳＦＥＴＮE のドレイン電位はＶSS（−５Ｖ）、ソ
ース電位はＧＮＤ（０Ｖ）であるので、ＭＯＳＦＥＴＮ
E のドレインとゲートの電位差は１Ｖとなり、ＭＯＳＦ
ＥＴＮE はＯＦＦする。
【００４２】したがって、すべての電位が供給された時
点ではラッチアップ防止回路はＯＦＦ状態となり、本体
のＣＭＯＳ集積回路には何ら悪影響を及ぼさない。
点ではラッチアップ防止回路はＯＦＦ状態となり、本体
のＣＭＯＳ集積回路には何ら悪影響を及ぼさない。
【００４３】つぎに本発明の第２の実施例について、図
２を参照して説明する。
２を参照して説明する。
【００４４】本実施例では、第１の実施例におけるＰチ
ャネルエンハンスメントＭＯＳＦＥＴＰE の代りに一端
をＮチャネルエンハンスメントＭＯＳＦＥＴＮE のゲー
トに、他端を最低入力電位端子２１に接続する抵抗Ｒを
用いている。
ャネルエンハンスメントＭＯＳＦＥＴＰE の代りに一端
をＮチャネルエンハンスメントＭＯＳＦＥＴＮE のゲー
トに、他端を最低入力電位端子２１に接続する抵抗Ｒを
用いている。
【００４５】第１の実施例のようにＭＯＳＦＥＴＮE 、
ＮD のＶT を設定することなく、第１の実施例と同様の
効果を得ることができる。
ＮD のＶT を設定することなく、第１の実施例と同様の
効果を得ることができる。
【００４６】
【発明の効果】ＣＭＯＳ集積回路にＮチャネルエンハン
スメントＭＯＳＦＥＴ、ＮチャネルディプリーションＭ
ＯＳＦＥＴ、ＰチャネルエンハンスメントＭＯＳＦＥＴ
または抵抗素子を組み合わせたレシオ回路を接続する。
その結果、ＣＭＯＳ集積回路のラッチアップの発生を完
全に防止することができた。
スメントＭＯＳＦＥＴ、ＮチャネルディプリーションＭ
ＯＳＦＥＴ、ＰチャネルエンハンスメントＭＯＳＦＥＴ
または抵抗素子を組み合わせたレシオ回路を接続する。
その結果、ＣＭＯＳ集積回路のラッチアップの発生を完
全に防止することができた。
【００４７】このラッチアップ防止回路により最低電位
入力端子および中間電位入力端子を入力してから、最低
入力端子を入力するまでの間、最低入力端子を中間電位
近傍に固定することができる。さらに電源のすべてが投
入された後は、このラッチアップ防止回路はＣＭＯＳ集
積回路には、何ら悪影響を及ぼさない。
入力端子および中間電位入力端子を入力してから、最低
入力端子を入力するまでの間、最低入力端子を中間電位
近傍に固定することができる。さらに電源のすべてが投
入された後は、このラッチアップ防止回路はＣＭＯＳ集
積回路には、何ら悪影響を及ぼさない。
【図１】本発明の第１の実施例を示すＣＭＯＳ集積回路
の模式断面図である。
の模式断面図である。
【図２】本発明の第２の実施例を示すＣＭＯＳ集積回路
の模式断面図である。
の模式断面図である。
【図３】従来のＣＭＯＳ集積回路を説明する模式断面図
である。
である。
１ Ｎ型半導体基板 ２，３ Ｐ型ウェル ４〜７ Ｎ+ 型拡散層 ８ Ｐ+ 型拡散層 ９，１０ Ｎ+ 型拡散層 １１ Ｐ+ 型拡散層 １２ Ｎ+ 型拡散層 １３，１４ Ｐ+ 型拡散層 １５〜１８ ゲート電極 １９〜２１ 入力端子 ２２ ゲート酸化膜 ２３ 節点 ＮE ＮチャネルエンハンスメントＭＯＳＦＥＴ ＮD ＮチャネルディプリーションＭＯＳＦＥＴ ＰE ＰチャネルエンハンスメントＭＯＳＦＥＴ Ｒ 抵抗
Claims (2)
- 【請求項１】 一導電型半導体基板の一主面に選択的に
逆導電型の第１の拡散層および第２の拡散層が形成さ
れ、前記第２の拡散層の表面に選択的に一導電型の第３
の拡散層が形成され、前記半導体基板は最高電位の入力
端子に接続され、前記第２の拡散層は最低電位の入力端
子に接続され、前記第１の拡散層および前記第３の拡散
層は中間電位の入力端子に接続され、ドレインおよびソ
ースがそれぞれ前記最低電位入力端子および前記中間電
位入力端子と接続されたＮチャネルエンハンスメントＭ
ＯＳＦＥＴと、ドレインが前記Ｎチャネルエンハンスメ
ントＭＯＳＦＥＴのゲートに接続され、ソースおよびゲ
ートが前記最低電位入力端子と接続されたＰチャネルエ
ンハンスメントＭＯＳＦＥＴと、ドレイン、ソース、ゲ
ートがそれぞれ前記最高電位入力端子、前記Ｎチャネル
エンハンスメントＭＯＳＦＥＴのゲート、前記最低電位
入力端子と接続されたＮチャネルディプリーションＭＯ
ＳＦＥＴとを備えたＣＭＯＳ集積回路。 - 【請求項２】 ＰチャネルエンハンスメントＭＯＳＦＥ
Ｔの代りに抵抗を備え、該抵抗の一端をＮチャネルエン
ハンスメントＭＯＳＦＥＴのゲートに、他端を最低電位
入力端子に接続された請求項１記載のＣＭＯＳ集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3134548A JP2979716B2 (ja) | 1991-06-06 | 1991-06-06 | Ｃｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3134548A JP2979716B2 (ja) | 1991-06-06 | 1991-06-06 | Ｃｍｏｓ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04359561A JPH04359561A (ja) | 1992-12-11 |
| JP2979716B2 true JP2979716B2 (ja) | 1999-11-15 |
Family
ID=15130894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3134548A Expired - Lifetime JP2979716B2 (ja) | 1991-06-06 | 1991-06-06 | Ｃｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2979716B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL1031205C2 (nl) * | 2005-02-24 | 2008-02-12 | Samsung Electronics Co Ltd | Elektrostatische ontladingsschakeling. |
-
1991
- 1991-06-06 JP JP3134548A patent/JP2979716B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04359561A (ja) | 1992-12-11 |
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