JPS6376376A - Ｍｏｓ半導体装置の製造方法 - Google Patents
Ｍｏｓ半導体装置の製造方法Info
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- JPS6376376A JPS6376376A JP22070286A JP22070286A JPS6376376A JP S6376376 A JPS6376376 A JP S6376376A JP 22070286 A JP22070286 A JP 22070286A JP 22070286 A JP22070286 A JP 22070286A JP S6376376 A JPS6376376 A JP S6376376A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造のＭＯＳ半導体装置の製造方法に関す
る。
Ｄｒａｉｎ）構造のＭＯＳ半導体装置の製造方法に関す
る。
（口〉従来の技術
近年、ＭＯＳ半導体装置が微細化されるに伴い、ドレイ
ン領域近傍でのチャンネル領域における強電界によって
生じるホットキャリアの発生に伴うしきい値電圧の変動
等の緒特性の劣化が問題となっている。断る問題を解決
するためにＬＤＤ構造のＭＯ８半導体装置が提案された
。このＬＤＤ構造はＭＯＳ半導体装置のドレイン領域（
およびソース領域）をチャンネル領域近傍の低濃度不純
物領域とこの低濃度不純物領域に隣接する高濃度不純物
領域とから構成したものである。このＬＤＤ構造のＭＯ
Ｓ半導体装置はチャンネル領域における強電界を緩和す
ることができるので、ショートチャンネルにおける種々
の問題を解消できる。
ン領域近傍でのチャンネル領域における強電界によって
生じるホットキャリアの発生に伴うしきい値電圧の変動
等の緒特性の劣化が問題となっている。断る問題を解決
するためにＬＤＤ構造のＭＯ８半導体装置が提案された
。このＬＤＤ構造はＭＯＳ半導体装置のドレイン領域（
およびソース領域）をチャンネル領域近傍の低濃度不純
物領域とこの低濃度不純物領域に隣接する高濃度不純物
領域とから構成したものである。このＬＤＤ構造のＭＯ
Ｓ半導体装置はチャンネル領域における強電界を緩和す
ることができるので、ショートチャンネルにおける種々
の問題を解消できる。
斯るＬＤＤ構造のＭＯ８半導体装置は第２図Ａ乃至第２
図りに示す製造方法で形成されていた。
図りに示す製造方法で形成されていた。
まず第２図Ａに示す如く、Ｐ型シリコン基板（２１）表
面に選択酸化法に従いフィールド酸化膜（２２）を形成
し、素子領域（２３）にゲート酸化膜（２４）を介して
ポリシリコンより成るゲート電極（２５）を形成した後
、このゲート電極（２５）をマスクとしてＮ型不純物を
低ドーズ量でイオン注入する。
面に選択酸化法に従いフィールド酸化膜（２２）を形成
し、素子領域（２３）にゲート酸化膜（２４）を介して
ポリシリコンより成るゲート電極（２５）を形成した後
、このゲート電極（２５）をマスクとしてＮ型不純物を
低ドーズ量でイオン注入する。
次に第２図Ｂに示す如く、全面にＣＶＤ酸化膜（２６）
を堆積する。
を堆積する。
続いて第２図Ｃに示す如く、とのＣＶＤ酸化膜（２６）
を異方性エツチングによりエツチングし、ゲート電極（
２５）の側面に残存するＣＶＤ酸化膜（２６）より成る
サイドウオール膜（２７）を形成する。このサイドウオ
ール膜（２７）の幅は形成すべきＮ−型不純物領域の幅
と等しくなるように異方性エツチングの条件を規定する
。そしてゲート電極（２５）とサイドウオール膜（２７
）をマスクとしてＮ型不純物を高ドーズ量でイオン注入
する。
を異方性エツチングによりエツチングし、ゲート電極（
２５）の側面に残存するＣＶＤ酸化膜（２６）より成る
サイドウオール膜（２７）を形成する。このサイドウオ
ール膜（２７）の幅は形成すべきＮ−型不純物領域の幅
と等しくなるように異方性エツチングの条件を規定する
。そしてゲート電極（２５）とサイドウオール膜（２７
）をマスクとしてＮ型不純物を高ドーズ量でイオン注入
する。
更に第２図りに示す如く、熱処理を行ない前記２回の不
純物イオン注入層を活性化してチャンネル領域近傍のＮ
−型不純物領域（２８ａバ２９ａ）とこれらの領域に隣
接するＮ４型不純物領域（２８ｂ）（２９ｂ）とからな
るソース、ドレイン領域（２８）（２９）を形成する。
純物イオン注入層を活性化してチャンネル領域近傍のＮ
−型不純物領域（２８ａバ２９ａ）とこれらの領域に隣
接するＮ４型不純物領域（２８ｂ）（２９ｂ）とからな
るソース、ドレイン領域（２８）（２９）を形成する。
斯上した従来の製造方法は例えば特開昭５９−１９７１
６１号公報等に記載きれている。
６１号公報等に記載きれている。
（ハ）発明が解決しようとする問題点
しかし斯上した製造方法ではＬＤＤ構造を形成するため
に、ＣＶＤ酸化膜（２６〉を堆積し、異方性エツチング
によりサイドウオール膜（２７）を形成しているので、
サイドウオール膜（２７）の形成に２工程を要し工程が
複雑となる問題点があり、またサイドウオール膜（２７
）の幅のコントロールもＣＶＤ酸化膜（２６）の厚みと
異方性エツチングで決められるので、サイドウオール膜
（２７）の幅のコントロールが難しい問題点があった。
に、ＣＶＤ酸化膜（２６〉を堆積し、異方性エツチング
によりサイドウオール膜（２７）を形成しているので、
サイドウオール膜（２７）の形成に２工程を要し工程が
複雑となる問題点があり、またサイドウオール膜（２７
）の幅のコントロールもＣＶＤ酸化膜（２６）の厚みと
異方性エツチングで決められるので、サイドウオール膜
（２７）の幅のコントロールが難しい問題点があった。
（ニ）問題点を解決するための手段
本発明は斯上した問題点に鑑みてなされ、ゲート電極の
上面を耐酸化マスク層で被覆することにより、ゲート電
極の側面のみに選択酸化によりサイドウオール層を形成
することにより、従来の問題点を大幅に改善したＭＯＳ
半導体装置の製造方法を実現するものである。
上面を耐酸化マスク層で被覆することにより、ゲート電
極の側面のみに選択酸化によりサイドウオール層を形成
することにより、従来の問題点を大幅に改善したＭＯＳ
半導体装置の製造方法を実現するものである。
（＊）作用
本発明に依れば、ゲート電極の側面のみに選択酸化によ
りサイドウオール層を形成しているので、サイドウオー
ル層の幅を熱酸化の酸化時間のみでコントロールでき、
サイドウオール層の幅のコントロールを容易にできる。
りサイドウオール層を形成しているので、サイドウオー
ル層の幅を熱酸化の酸化時間のみでコントロールでき、
サイドウオール層の幅のコントロールを容易にできる。
（へ）実施例
本発明の一実施例を第１図Ａ乃至第１図Ｆを参照して詳
述する。
述する。
本発明の第１の工程は第１図Ａおよび第１図Ｂに示すよ
うに、−導電型の半導体基板（１）表面にゲート絶縁膜
（２）を介してポリシリコンより成るゲート電極（３）
を形成し、ゲート電極（３）上面を耐酸化マスク層（４
）で被覆することにある。
うに、−導電型の半導体基板（１）表面にゲート絶縁膜
（２）を介してポリシリコンより成るゲート電極（３）
を形成し、ゲート電極（３）上面を耐酸化マスク層（４
）で被覆することにある。
本工程ではＰ型のシリコン基板（１）表面に選択酸化法
によりフィールド酸化膜（５）を形成し、素子領域（６
）表面には薄いゲート酸化膜（２）を形成する。続いて
ゲート酸化膜（２）上にはリンドープしたポリシリコン
欝（７）を約５０００人の厚みに全面にＬＰＣＶＤ法で
付着し、その上にストレス防止のための約２５０人の薄
い酸化膜（８）と耐酸化マスク層となるシリコン窒化膜
（４）とを全面にＬＰＣＶＤ法で付着する。更にシリコ
ン窒化膜（４）上に所望のゲート電極（３）のパターン
をしたホトレジスト層（９）を付着し、このホトレジス
ト層（９）をマスクとして用い耐酸化マスク層（４）、
シリコン酸化膜（８）およびポリシリコン層（７）を順
次反応性イオンエツチングによりエツチングする。この
結果、上面を耐酸化マスク層（４）で被覆されたゲート
電極（３）を形成できる。
によりフィールド酸化膜（５）を形成し、素子領域（６
）表面には薄いゲート酸化膜（２）を形成する。続いて
ゲート酸化膜（２）上にはリンドープしたポリシリコン
欝（７）を約５０００人の厚みに全面にＬＰＣＶＤ法で
付着し、その上にストレス防止のための約２５０人の薄
い酸化膜（８）と耐酸化マスク層となるシリコン窒化膜
（４）とを全面にＬＰＣＶＤ法で付着する。更にシリコ
ン窒化膜（４）上に所望のゲート電極（３）のパターン
をしたホトレジスト層（９）を付着し、このホトレジス
ト層（９）をマスクとして用い耐酸化マスク層（４）、
シリコン酸化膜（８）およびポリシリコン層（７）を順
次反応性イオンエツチングによりエツチングする。この
結果、上面を耐酸化マスク層（４）で被覆されたゲート
電極（３）を形成できる。
本発明の第２の工程は第１図Ｃに示すように、耐酸化マ
スク層（４）をマスクとしてゲート電極（３）の側面に
選択酸化による酸化膜より成るサイドウオール層（１０
）を形成することある。
スク層（４）をマスクとしてゲート電極（３）の側面に
選択酸化による酸化膜より成るサイドウオール層（１０
）を形成することある。
本工程は本発明の特徴とする工程であり、ゲート電極（
３）上を被覆するシリコン窒化膜より成る耐酸化マスク
層（４）を選択酸化のマスクとして用い、８００℃、ス
チーム雰囲気中で約３０分間の選択酸化を行う。この結
果ゲート電極（３）の側面に幅約２０００人の熱酸化膜
より成るサイドウオール層（１０）を形成できる。サイ
ドウオール層（１０）の幅は熱酸化の時間で精度良くコ
ントロールでき、従来の方法よりその幅のコントロール
は容易となる。なおゲート電極（３）上面は耐酸化マス
ク層（４）があるので、不要の酸化は防げ、ゲート電極
（３）の厚みが酸化により薄くなり高抵抗化きれるのを
防げる。
３）上を被覆するシリコン窒化膜より成る耐酸化マスク
層（４）を選択酸化のマスクとして用い、８００℃、ス
チーム雰囲気中で約３０分間の選択酸化を行う。この結
果ゲート電極（３）の側面に幅約２０００人の熱酸化膜
より成るサイドウオール層（１０）を形成できる。サイ
ドウオール層（１０）の幅は熱酸化の時間で精度良くコ
ントロールでき、従来の方法よりその幅のコントロール
は容易となる。なおゲート電極（３）上面は耐酸化マス
ク層（４）があるので、不要の酸化は防げ、ゲート電極
（３）の厚みが酸化により薄くなり高抵抗化きれるのを
防げる。
本発明の第３の工程は第１図りに示すように、ゲート電
極（３）およびサイドウオール層（１０）をマスクとし
て高不純物濃度のソースドレイン領域（１１）（１２）
を形成することにある。
極（３）およびサイドウオール層（１０）をマスクとし
て高不純物濃度のソースドレイン領域（１１）（１２）
を形成することにある。
本工程ではヒ素をドーズ量５Ｘ１０”ｃｍ−１、加速電
圧８０ ＫｅＶでイオン注入し、約３０００人の深さの
Ｎゝ型のソースドレイン領域（１１）（１２）を形成す
る。
圧８０ ＫｅＶでイオン注入し、約３０００人の深さの
Ｎゝ型のソースドレイン領域（１１）（１２）を形成す
る。
本発明の第４の工程は第１図Ｅに示すように、耐酸化マ
スク層（４）およびサイドウオール層（１０）をエツチ
ング除去することにある。
スク層（４）およびサイドウオール層（１０）をエツチ
ング除去することにある。
本工程では、まず耐酸化マスク層（４）であるシリコン
窒化膜を熱リン酸でエツチング除去し、続いてサイドウ
オール層（１０）を弗酸系のエツチング液でエツチング
除去する。この結果、半導体基板（１）上にはゲート酸
化膜（２）とゲート電極（３）とが残存する。
窒化膜を熱リン酸でエツチング除去し、続いてサイドウ
オール層（１０）を弗酸系のエツチング液でエツチング
除去する。この結果、半導体基板（１）上にはゲート酸
化膜（２）とゲート電極（３）とが残存する。
本発明の第５の工程は第１図Ｆに示すように、ゲート電
極（３）をマスクとして半導体基板（１）表面に低不純
物濃度のソースドレイン領域＜１３）（１４）を形成す
ることにある。
極（３）をマスクとして半導体基板（１）表面に低不純
物濃度のソースドレイン領域＜１３）（１４）を形成す
ることにある。
本工程ではリンをドーズ量３Ｘ１０’１ａｍ −” 、
加速電圧５０ ＫｅＶでイオン注入し、基板（１）表面
に約６００人の深さにＮ−型のソースドレイン領域（１
３）（１４）を形成している。従ってＮ−型のソースド
レイン領域（１３）（１４）はサイドウオール層（１０
）の幅だけＮ９型のソースドレイン領域（１１）＜１２
）よりチャンネル側に突出したＬＤＤ構造を実現できる
。
加速電圧５０ ＫｅＶでイオン注入し、基板（１）表面
に約６００人の深さにＮ−型のソースドレイン領域（１
３）（１４）を形成している。従ってＮ−型のソースド
レイン領域（１３）（１４）はサイドウオール層（１０
）の幅だけＮ９型のソースドレイン領域（１１）＜１２
）よりチャンネル側に突出したＬＤＤ構造を実現できる
。
斯上り工程の後、ゲート電極（３）および基板（１）表
面を酸化して酸化膜を付着し、Ｎ＋型のソースドレイン
領域（１１）（１２）にオーミンクコンタクトするソー
スドレイン電極を形成する。
面を酸化して酸化膜を付着し、Ｎ＋型のソースドレイン
領域（１１）（１２）にオーミンクコンタクトするソー
スドレイン電極を形成する。
（ト）発明の効果
本発明に依れば、サイドウオール層（１０）をゲート電
極（３）側面の選択酸化で形成するので、最初に耐酸化
マスク層（４）を積層するのみで良く、従来のＣＶＤ酸
化膜の付着および異方性エツチングの工程を省略でき、
工程の簡略化を図れる利点を有する。
極（３）側面の選択酸化で形成するので、最初に耐酸化
マスク層（４）を積層するのみで良く、従来のＣＶＤ酸
化膜の付着および異方性エツチングの工程を省略でき、
工程の簡略化を図れる利点を有する。
また本発明に依れば、サイドウオール層（１０）を選択
酸化による熱酸化で形成するので、サイドウオール層（
１０）の幅のコントロールが容易となり、良好なＬＤＤ
構造のＭＯＳ半導体装置を量産できる利点を有する。
酸化による熱酸化で形成するので、サイドウオール層（
１０）の幅のコントロールが容易となり、良好なＬＤＤ
構造のＭＯＳ半導体装置を量産できる利点を有する。
更にゲート電極（３）の上面は耐酸化マスク層（４）で
被覆されているので、ゲート電極（３）が選択酸化によ
り薄くなることがなく、ゲート電極（３）の高抵抗化を
防止できる利点を有する。
被覆されているので、ゲート電極（３）が選択酸化によ
り薄くなることがなく、ゲート電極（３）の高抵抗化を
防止できる利点を有する。
第１図Ａ乃至第１図Ｆは本発明によるＭＯＳ半導体装置
の製造方法を説明する断面図、第２図Ａ乃至第２図りは
従来のＭＯＳ半導体装置の製造方法を説明する断面図で
ある。 （１）は半導体基板、 （２）はゲート酸化膜、（３）
はゲート電極、 （４〉は耐酸化マスク層、 （ｌＯ）
はサイドウオール層、 （１１）（１２）はＮ３型ソ
ースドレイン領域、（１３）（１４）はＮ−型ソースド
レイン領域である。 出願人 三洋電機株式会社外１名 代理人 弁理士 西野卓嗣 外１名 第１図へ 第１図り 第２図へ 第２図Ｄ
の製造方法を説明する断面図、第２図Ａ乃至第２図りは
従来のＭＯＳ半導体装置の製造方法を説明する断面図で
ある。 （１）は半導体基板、 （２）はゲート酸化膜、（３）
はゲート電極、 （４〉は耐酸化マスク層、 （ｌＯ）
はサイドウオール層、 （１１）（１２）はＮ３型ソ
ースドレイン領域、（１３）（１４）はＮ−型ソースド
レイン領域である。 出願人 三洋電機株式会社外１名 代理人 弁理士 西野卓嗣 外１名 第１図へ 第１図り 第２図へ 第２図Ｄ
Claims (1)
- （１）一導電型の半導体基板表面にゲート絶縁膜を介し
てポリシリコンより成るゲート電極を形成し、前記ゲー
ト電極上を耐酸化マスク層で被覆する工程、前記耐酸化
マスク層をマスクとして前記ゲート電極の側面に選択酸
化による酸化膜より成るサイドウォール層を形成する工
程、前記ゲート電極および前記サイドウォール層をマス
クとして高不純物濃度のソースドレイン領域を形成する
工程、前記耐酸化マスク層および前記サイドウォール層
をエッチング除去する工程、前記ゲート電極をマスクと
して前記半導体基板表面に低不純物濃度のソースドレイ
ン領域を形成する工程とを具備することを特徴とするＭ
ＯＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22070286A JPS6376376A (ja) | 1986-09-18 | 1986-09-18 | Ｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22070286A JPS6376376A (ja) | 1986-09-18 | 1986-09-18 | Ｍｏｓ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6376376A true JPS6376376A (ja) | 1988-04-06 |
Family
ID=16755154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22070286A Pending JPS6376376A (ja) | 1986-09-18 | 1986-09-18 | Ｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6376376A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02153538A (ja) * | 1988-12-05 | 1990-06-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| CN108039373A (zh) * | 2017-11-24 | 2018-05-15 | 上海集成电路研发中心有限公司 | 半导体器件及其制备方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5418683A (en) * | 1977-07-13 | 1979-02-10 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS59154065A (ja) * | 1983-02-22 | 1984-09-03 | Seiko Epson Corp | 半導体装置の製造方法 |
-
1986
- 1986-09-18 JP JP22070286A patent/JPS6376376A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5418683A (en) * | 1977-07-13 | 1979-02-10 | Hitachi Ltd | Manufacture of semiconductor device |
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| CN108039373A (zh) * | 2017-11-24 | 2018-05-15 | 上海集成电路研发中心有限公司 | 半导体器件及其制备方法 |
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