JPS6374199A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS6374199A
JPS6374199A JP61218170A JP21817086A JPS6374199A JP S6374199 A JPS6374199 A JP S6374199A JP 61218170 A JP61218170 A JP 61218170A JP 21817086 A JP21817086 A JP 21817086A JP S6374199 A JPS6374199 A JP S6374199A
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sense amplifier
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公昭 佐藤
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    • G11—INFORMATION STORAGE
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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明にかかる半導体記憶装置は、書込みデータの連続
的な転送がなされる書込みデータ転送装置と、該書込み
データ転送装置とセンスアンプとの間にのびる内側ビッ
ト線と該センスアンプから該書込みデータ転送装置側と
反対側にのびる外側ビット線とに分割された複数個の分
割ビット線トをそなえ、該書込みデータ転送装置から該
複数個の分割ビット線の一部に書込みデータの転送を行
うにあたり、該書込みデータの転送が行われる分割ビッ
ト線に接続されたセンスアンプの駆動タイミングを該書
込みデータの転送が行われない分割ビット線に接続され
たセンスアンプの駆動タイミングよりおくらせるか、あ
るいは、咳書込みデータの転送が行われる分割ピント線
に接続されたセンスアンプの駆動を停止することを特徴
としており、ライトアンプとしてそれ程強力なものを必
要とすることなしに部分的な書込みを行い、しかも非書
込み列のセル情報を破壊することなく確実にリードリフ
レッシュを行うことができる。
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特に分割ビット線方式
でかつシリアル入力可能であり、例えばビデオＲＡＭな
どに使用される半導体記憶装置に関する。
〔従来の技術〕 第４図は従来技術における半導体記憶装置として、ＲＡ
　Ｍ系（ランダムアクセスメモリ系）およびＳＡＭ系（
シリアルアクセスメモリ系）からなる２ボートの読出し
書込み系統を有する分割ビット線形式のダイナミックメ
モリの構成が例示されている。−ＬＯ、ＷＬＩ　、・・
・・・・ＷＬＯ’　、・・・・・・はワード線、ＢＬＯ
Ｏ，■皿、　ＢＬＯＩ、　［、・・・・・・およびＢＬ
２０゜■π、　ＢＬ２１．　ｌ・・・・・・は、外側お
よび内側（書込みデータ転送装置が設けられる側）のビ
ット線であって、該ワード線と該外側および内側のビッ
ト線とにより形成される交点のうち所定の個所（例えば
札０とＢＬＯＯとの交点、札１と頭との交点など）には
所定のメモリセル（ＭＣＯＯ，ＭＣｌ０など）が形成さ
れる。なお各ビット線は上記外側および内側のビット線
（例えＢＬＯＯとＢＬ２０）との間に中間ビット線（例
えばＢＬＩＯ）が設けられ、該外側ビット線（例えばＢ
ＬＯＯ）と該中間ビット線（例えばＢＬＩＯ）との間、
および該中間ビット線（例えばＢＬＩＯ）と該内側ビッ
ト線（例えばＢＬ２０）との間にはそれぞれビラト線ト
ランスファゲートＱＯＯおよびＱ２０が接Ｈされ、これ
により各ビット線は３つのビット線部分に分割されてい
る。そして該中間ビット線ＢＬＩＯ，ｆｍにはセンスア
ンプＳＡＯが接続され、また次の中間ビット線ＢＬＩＩ
、　ＢＬＩＩにはセンスアンプＳＡＩが接続され、以下
順次同様に構成される。
ここで該ＲＡＭ系の読出し書込み系統には、周知のコラ
ムデコーダＣＤが設けられ、図示されていないロウデコ
ーダによって例えばワード線ＷＬＯが選択され、また該
コラムデコーダの出力信号によって例えばコラムゲート
ＱＯ’、　　ＱＯ’がオンとされたときは、該１対のビ
・ノド線ＢＬ２０．　ＢＬ２０を介してビット線ＢＬＯ
Ｏ，ＢＬＯＯが選択され、それによって所定のメモリセ
ルＭＣ０Ｏが選択されて、該メモリセルＭＣ０Ｏからの
データの読出しまたは該メモリセルＭＣ０Ｏへのデータ
の書込みが該コラムゲートＱＯ′百丁′を介して行われ
る。この場合、該半導体記憶装置は所謂ＲＡＭとして動
作することになる。
一方ＳＡＭ系の読出し書込み系統には、所定のワード線
選択によって該ワード線と各ビット線とに接続された全
メモリセルからのデータを一斉に読出して格納し、シリ
アルクロックにもとづいて該データを順次出力する（あ
るいは該シリアルクロックにもとづいて該全メモリセル
に対する書込みデータを順次格納し、該格納された書込
みデータを該全メモリセルに一斉に書込む）ためのシフ
トレジスタＳＲ（またはデータバスに接続された所定ビ
ット数のレジスタ）が設けられる。この場合、該半導体
記憶装置は所謂ＳＡＭ系のデータ転送装置を通して動作
することになり、特に高速なアクセスを行う場合に適し
ている。なおＷＴは該ＳＡＭ系側のトランスフプゲート
ＱＯ，ＱＯ，・・・−・−のオン、オフを制御する制御
信号線である。
また近時、メモリ容量の増大に伴ってビット線の長さが
増大してくると、該選択されたメモリセルが接続された
ビット線の寄生容量が該メモリセルを構成する容量に対
して無視できなくなってくる。この場合、例えばメモリ
セルＭＣ０ＯのデータがセンスアンプＳＡＯに入力され
る場合を考えると、該メモリセルＭＣ０Ｏのデータに対
応して生ずる該ビット４５１ＢＬＯＯについてのプリチ
ャージ電位例えば１／２Ｖｃｃからの微小な電位変動が
、該センスアンプＳＡＯにおいて、相手のビット線■血
のプリチャージ電位例えば１／２Ｖｃｃと比較されるの
であるが、上述したように該メモリセルＭＣ０Ｏの接続
されたビット線の寄生容量が増大してくると、それに伴
って該微小な電位変動が十分に生じなくなる。
そのため、従来より各ビット線を上述したように分割し
、外側ビット線（例えばＢＬＯＯ又はＢＬＯＯなど）に
接続されたメモリセルのデータが所定のセンスアンプ（
例えばＳＡＯなど）に入力される場合には、所定の周辺
回路に接続されたビット線トランススアＢＴＩに供給さ
れる制御信号によりビット線トランスファゲート（例え
ば口００および■「など）をオンとし、一方、ビット線
トランスファＢＴ２に供給される制御信号によりビット
線トランスファゲート（例えばＱ２０及びｒなど）をオ
フとして該内側ビット線（例えばＢＬ２０又は［πなど
）の寄生容量が該センスアンプＳＡＯなどに対し影響を
与えないようにする（同様にして内側ビット線に接続さ
れたメモリセルのデータが所定のセンスアンプに入力さ
れる場合には、外側ビット線の接続をオフとして外側ビ
ット線の寄生容量が該センスアンプに対し影響を与えな
いようにする）所謂分割ビット線方式の半導体記憶装置
が提案されており、これによりメモリセル自体の容量を
同一のままとしても、該メモリセルのデータ読出し時に
おいて、該メモリセルの接続されたビット線における所
定の電位変動（したがって相手のビット線との差電圧）
が確保され、該センスアンプにおける該メモリセルのデ
ータの正確な読出しが可能とされる。なお、ＳＡＧは各
センスアンプ（５６０など）を駆動するためのグラウン
ド電位供給線であって、所定の駆動回路ＳＤに供給され
る該センスアンプ駆動用のクロック信号ＬＥに応じて該
グラウンド電位供給線ＳＡＧの電位が例えば１／２Ｖｃ
ｃから零電位（ロウレベル）に低下している間だけ各セ
ンスアンプＳＡＯなどが駆動される。この場合、各セン
スアンプは、上記ビット線の電位変動にもとづく差電圧
が該センスアンプに入力された時点で、上記ＳＡＧの電
位変化（ロウレベルへの）によＪｌ）ＸＩ動される。
第５図はかかる半導体記憶装置において、上記レジスタ
をそなえたＳＡＭ系の当込みデータ転送側から、所定の
選択ワード線に接続された全メモリセルに所定のデータ
が書込まれる場合の各部の電位変化を示すもので、（ａ
）は外側ビット線ＢＬＯ（ここで該ＢＬＯは各外側ビッ
ト線ＢＬＯＯ，ＢＬＯｌ、　・−・・・・を含むものと
する）に接続されたロウレベルのデータを有するメモリ
セルにハイレベルのデータ書込みを行う場合の各部の電
位変化を示し、（ｂ）は内側ビット線ＢＬ２　（ここで
該ＢＬ２は各内側ビット線ＢＬ２０．　ＢＬ２１．・・
・・・・を含むものとする）に接続されたロウレベルの
データを有するメモリセルにハイレベルのデータ書込み
を行う場合の各部の電位変化を示している。なお図中■
「は各外側ビット線ａ、　■■、−，・−・−を含み、
［は各内側ビット線［ＩＬ２０．　ＢＬ２１．・・・・
・・を含むものとし、更にＢＬＩおよび■「はそれぞれ
各中間ビット線ＢＬＩＯ，ＢＬＩＩ。
・・・・・・およびｌ、　ＢＬＩＩ、・・・・・・を含
むものとする。
上記第５図（ａ）に示されるように、外側ビット線（例
えばＢＬＯＯなど）に接続されたロウレベルのデータを
有するメモリセル（例えばＭＣ０Ｏなど）にハイレベル
のデータ書込みが行われる場合には、所定のワード線Ｗ
Ｌ　（この場合孔０）の選択によって該外側ビット線（
ＢＬＯＯなど）の電位がロウレベル側に微小に変化し、
ビット線トランスファＢＴＩのハイレベル期間中に該中
間ビン）８ｍ　（ＢＬＩＯなど）の電位がロウレベルと
なり、該中間ビット線（皿など）との間に差電圧を生ず
る。ここでセンスアンプを駆動するクロック信号ＬＥが
ハイレベル（すなわちセンスアンプグラウンドＳＡＧの
電位がロウレベル）にされて該センスアンプが駆動され
該中間ビット線に生ずる差電圧（一点鎖線で示す）が増
巾され、次いでビット線トランスファＢＴ２がハイレベ
ルとなって該中間ビット線の差電圧が内側ビット線（１
３Ｌ２０．　ＢＬ２０など）に転送される。ここで書込
みデータ転送側のトランスファゲートの制御信号ＷＴが
ハイレヘルとなってハイレベルの書込みデータが転送さ
れ該ｌ対の内側ビソト綿の電位がそれぞれ点線で示すよ
うにロウレベルからハイレベルおよびハイレベルからロ
ウレベルに変化し、更にビット線トランスファＢＴＩが
ハイレベルとなって該１対の内側ビット線の電位が該１
対の外側ビット線に転送され、実線で示すように所定の
メモリセルへのデータ書込みが行われる。その後、該選
択ワード線ＷＬが非選択とされ、更に該１対の外側ピッ
Ｈｆｆｉの電位はプリチャージ電位に戻される。
同様にして内側ビット線（例えばＢＬ２０など）に接続
されたロウレベルのデータを有するメモリセルにハイレ
ベルのデータ書込みが行われる場合には、各部の電位変
化は第５図（ｂ）に示されるようになる。なおこの書込
み期間中は、ビット線トランスファＢＴＩの電位はロウ
レベルを維持しており、外側ビット線ＢＬＯ、’ｆ［の
電位はプリチャージレベルを維持している。
〔発明が解決しようとする問題点〕
以上のようにして、分割ビット線方式の半導体記憶装置
において、ＳＡＭ系の書込みデータ転送側から、所定の
選択ワード線に接続された全メモリセルに所定のデータ
が書込まれるのであるが、このような全メモリセルに対
してデータ書込みを行う代りに、所定の列（ビット線）
に接続された一部のメモリセルのみにデータ書込みを行
うことが要求される場合があり、このような場合、デー
タ書込みが行われない列のメモリセルに対してはリード
フレッシュを行う必要がある。
ここで、上記内側ビット線に接続されたメモリセルに対
して上記した部分的な書込みを行う場合は特に問題はな
いが、上記外側ビット線に接続されたメモリセルに対し
て上記した部分的な書込みを行う場合には、所定のワー
ド線選択によって対応するビット線に生じたセル情報が
対応するセンスアンプにより増巾された後に書込みデー
タを転送する必要があり（そのようにしないとデータ書
込みが行われない列のセル情報をノイズで破壊するおそ
れがある。）、そのため書込みデータ転送装置側に非常
に強力なライトアンプを設けることが必要となり、その
所要面積を考えると、現実的には上記した部分的な書込
みを行うことが不可能であった。
本発明はかかる問題点を解決するためになされたもので
、書込みデータが転送される列においては、センスアン
プの駆動タイミングを非書込み列におけるセンスアンプ
の馬区動タイミングよりおくらせて該センスアンプの駆
動前に該書込みデータの転送動作を行うか、或いは該書
込みデータが転送される列のセンスアンプの駆動を停止
することによって、該書込みデータ転送装置に設けられ
るライトアンプとしてそれ程強力なものを必要とせず、
しかも非書込み列のセル情翰を破壊することなく確実に
リードリフレッシュしうるようにしたものである。
〔問題点を解決するだめの手段〕
上記問題点を解決するために本発明の一形態においては
、書込みデータの連続的な転送がなされる書込みデータ
転送装置と、該書込みデータ転送装置とセンスアンプと
の間にのびる内側ビット線と該センスアンプから該書込
みデータ転送装置側と反対側にのびる外側ビット線とに
分割された複数個の分割ビット線とをそなえ、該書込み
データ転送装置から該複数個の分割ビット線の一部に書
込みデータの転送を行うにあたり、該書込みデータの転
送が行われる分割ビット線に接続されたセンスアンプの
駆動タイミングを該書込みデータの転送が行われない分
割ピッ）ＬＳＩに接続されたセンスアンプの駆動タイミ
ングよりおくらせるようにした半導体記憶装置が提供さ
れる。
また本発明の他の形態においては、書込みデータの転送
の連続的な転送がなされる書込みデータ転送装置と、該
書込みデータ転送装置とセンスアンプとの間にのびる内
側ビット線と該センスアンプから該書込みデータ転送装
置側と反対側にのびる外側ビット線とに分割された複数
個の分割ビット線とをそなえ、該書込みデータ転送装置
から該複数個の分割ビット線の一部に書込みデータの転
送を行うにあたり、該書込みデータの転送が行われる分
割ビット線に接続されたセンスアンプの駆動を停止する
ようにした半導体記憶装置が提供される。
〔作　用〕
上記構成によれば、書込みデータの転送が行われる分割
ビット線に接続されたセンスアンプの駆動タイミングを
、該書込みデータの転送か行われない分割ビット線に接
続されたセンスアンプの駆動タイミングよりおくらせて
書込みデータの転送動作終了後に駆動するか、或いは咳
書込みデータの転送が行われる分割ビット線に接続され
たセンスアンプの駆動を停止することによって、所定の
外側ビット線に接続されたメモリセルのみに部分的にデ
ータ書込みを行う場合にも、該書込みデータ転送装置に
設けられるライトアンプとしてそれ程強力なものを必要
とせず、また非書込み列のセル情報のリードリフレッシ
ュをも確実に行うことができる。
〔実施例〕
第１図は、本発明の一形態としての半導体記憶装置の１
列を示しており、上述した分割ビット線方式の半導体記
憶装置において、所定のワード線が選択された場合、該
ワード線に接続されたメモリセルのうち所定の列（ビッ
ト線）に接続された一部のメモリセルのみに、ＳＡＭ系
の四込みデータ転送側（シフトレジスタ側）からのデー
タ書込みが行いうるように構成されている。このため図
示の例では、ｔｘ　Ｓ　Ａ　Ｍ系に設けられた各桁のシ
フトレジスタに対し、アドレスにより選択される４本の
制御信号線訂ｌ乃至ＷＴ４によって制御される４対のト
ランスフアゲ−）ＱＯ，Ｑ丁；Ｑｌ、てＴ；・・・・・
・を介して４個のビット線対（ＢＬ２０．８Ｌ２０；Ｂ
Ｌ２１．　’ＥＵＨなど）が接続されており、これによ
り各桁のシフトレジスタから転送される書込みデータは
、所定のトランスファゲートを通して該４個のビット線
対に繰返し入力され、これにより上述した部分的な書込
みが行われる。
一方、選択回路Ｓの出力はそれぞれセンスアンプ駆動回
路ＳＤＩ乃至ＳＤ４に供給され、更に該センスアンプ駆
動回路ＳＤＩ乃至ＳＤ４にはセンスアンプ駆動用のクロ
ックＬＥが供給される。該センスアンプ駆動用のクロッ
クＬＥがハイレベルとなることにより、対応する駆動回
路ＳＤＩ乃至ＳＤ４を通して対応するセンスアンプグラ
ウンド５ＡＧＩ乃至５ＡＧ４の電位がロウレベルとされ
て、該ロウレベルとされたセンスアンプグラウンド（例
えば５ＡＧＩ）に接続されたセンスアンプ（例えばＳＡ
Ｏ”）が駆動される。
ここで、上記各駆動回路ＳＤＩ乃至ＳＤ４にはそれぞれ
遅延回路ＤＬが付設されており、該駆動回路（例えば５
ＤＩ）が該選択回路Ｓにより選択された場合には、該駆
動回路ＳＤＩにおいては、該クロックＬＥが該遅延回路
ＤＬを経由して該駆動回路ＳＤＩに供給されることにな
り、それにより対応するセンスアンプグラウンド５ＡＧ
Ｉの電位がロウレベルとされるタイミングが、該遅延回
路ＤＬによって遅らされることになる。すなわち書込み
データの転送が行われるトランスファゲートの導通を制
御する制御信号線の電位が供給されるセンスアンプ駆動
回路においては該クロックＬＥが遅延回路ＤＬを経由し
て該駆動回路に供給されることになり、それにより対応
するセンスアンプグラウンドの電位がロウレベルとされ
るタイミング（対応するセンスアンプが駆動されるタイ
ミング）が該遅延回路によって遅らされるように構成さ
れている。また、該センスアンプ駆動回路及び遅延回路
は、同時に対応した制御信号ＷＴＩ−ＷＴ４を供給する
。この訂１〜−Ｔ４がハイレベルになるタイミングは非
選択側のＳＡＧがロウレベルになるよりも遅く、逆に自
身に対応するＳＡＧがロウレベルになるよりも早いもの
に設定されている。
かかる状況を作り出す回路は上記回路に特定するもので
はなく　、ＷＴＩ〜ＷＴ４．５ＡＧＩ〜４のタイミング
が上記の通りになればかまわない。なお、第１図に示さ
れる半導体記憶装置において第４図と対応する部分には
第４図と同等の符号が付されている。
第２図はかかる半導体記憶装置において、上記シフトレ
ジスタをそなえたＳＡＭ系の書込みデータ転送側から所
定の選択ワード線と一部の外側ビット線（例えばＢＬＯ
Ｏ）とに接続されたメモリセル（例えばＭＣ０Ｏ）に所
定のトランスファゲート例えばＱＯ，百丁を介して所定
のデータが書込まれる場合の各部の電位変化を示すもの
で、（ａ）はデータ書込みが行われる外側ビット線例え
ばＢＬＯＯに接続されたロウレベルのデータを有するメ
モリセルにハイレベルのデータ書込みを行う場合に関し
ての各部の電位変化を示し、（ｂ）はデータ書込みが行
われない（すなわちリードリフレッシュが行われる）外
側ビット線例えばＢＬＯＩに関しての各部の電位変化を
示している。
すなわち上記第２図（ａ）に示されるように、外側ビッ
ト線（例えばＢＬＯＯ）に接続されたロウレベルのデー
タを有するメモリセル（例えばＭＣ０Ｏ）にハイレベル
のデータ書込みが行われる場合には、所定のワード線Ｗ
Ｌ　（この場合ＷＬＯ’）の選択によって先ず該外側ビ
ット線（ＢＬＯＯなど）の電位が該セル情報に応じてロ
ウレベル側に微小に変化する。
一方、該データ書込みが行われない外側ビット線ＢＬＯ
Ｉ側においても第２図（ｂ）に示されるように、該ワー
ド線Ｗ　Ｌの選択によって先ず該外側ビット線ＢＬＯＩ
に生じたロウレベルの電位（セル情報）が、上述したよ
うに該ビット線トランスファＢＴＩの電位をハイレベル
とすることによって、中間ビット線ＢＬＩＩに転送され
ている。
このような状態において８亥ビツト線トランスフアＢＴ
Ｉの電位をロウレベルとし、次いで該データ書込みが行
われない（非書込み列）のセンスアンプを駆動するクロ
ックＬＥをハイレベル（すなわち対応するセンスアンプ
グラウンドの電位をロウレベルとすることによって対応
するセンスアンプ（例えばＳＡＩ　’Ｉが駆動され、該
中間ビット線（ＢＬＩＩ、　ＢＬＩＩ）の電位が増巾さ
れる（第２図（ｂ）の一点鎖線参照）。次いでビット線
トランスファＢＴ２の電位がハイレベルとされて該内側
ビット線（ＢＬ２１．５）の電位も該中間ビット線（Ｂ
ＬＩＩ。
ＢＬＩＩ）の電位と等しくなり（点線参照）、更にビッ
ト線トランスファＢＴＩの電位がハイレベルとされて該
内側ビット線（ＢＬ２１．　ＢＬ２１）の電位力９亥外
側ビット線（ＢＬＯＩ、　ＢＬＯＩ）に転送されて所定
のメモリセルに対するリフレッシュ（再書込み）が行わ
れる。
一方、データ書込みが行われるビット線に対しては、第
２図（ａ）に示されるように対応するトランスファゲー
ト（例えばＱＯ，Ｑ丁）の導通を制御する制御信号６１
　Ｗ　Ｔ　１の電位がハイレベルとされることにより、
ハイレベルのデータ書込みが行われ、これによって該書
込みデータが転送される内側ビット線（例えばＢＬ２０
．　ＢＬ２０）および中間ビット線（例えばＢＬＩＯ，
肛■）の電位が蔭書込みデータに応じて変化する（第２
図（ａ）の点線参照）。
この場合、古込みデータが転送されるビット線に対して
は、対応するセンスアンプの駆動タイミングが、第２図
（ａ）の矢印Ｓに示されるように、上記遅延回路ＤＬに
よって該書込みデータの転送動作終了後まで遅らされる
ことは上述したとおりであり、これによって強力なライ
トアンプを設ける必要がなくなる。なお書込みデータ転
送列におけるセンスアンプの駆動は該書込みデータを補
助的に増巾するものであって必ずしも必要ではなく、後
に説明するように、該書込みデータ転送列においては、
そのセンスアンプの駆動を停止するようにしてもよい。
そしてその後ビットトランスファＢＴＩの電位がハイレ
ベルとされることによって該中間ビット線（ＢＬＩＯ，
ＢＬＩＯ）の電位が外側ビット線（ＢＬＯＯ。
ＢＬＯＯ）に転送され、それによって実線に示されるよ
うに、該メモリセルＭＣ０Ｏが接続された外側ビット線
ＢＬＯＯの電位がロウレベルからハイレベルに変化して
該メモリセルＭＣ０Ｏへのデータ書込みが行われるとと
もに、相手側の外側ビット線ＢＬＯＯの電位がハイレベ
ルからロウレベルに変化する。そしてその後膣ワード線
ＷＬの電位がロウレベルとされて各ビット線の電位がプ
リチャージレベルに戻される。
また第３図は上記シフトレジスタをそなえたＳＡＭ系の
書込みデータ転送側から、所定の選択ワード線と一部の
内側ビット線（例えばＢＬ２０）とに接続されたメモリ
セルに、上記所定のトランスフアゲート例えばＱＯ，Ｅ
ｎを介して所定のデータが書込まれる場合の各部の電位
変化を示すもので、（ａ）はデータ書込みが行われる内
側ビット線例えばＢＬ２０に接続されたロウレベルのデ
ータを有するメモリセルにハイレベルのデータ書込みを
行う場合に関しての各部の電（ｉ変化を示し、（ｂ）は
データ書込みが行われない（すなわちリードリフレッシ
ュが行われる）内側ビ・ノド線例えばＢＬ２１に関して
の各部の電位変化を示している。
すなわち上記第３図（ａ）に示されるように、内側ビッ
ト線（例えばＢＬ２０）に接続されたロウレベルのデー
タを有するメモリセルにハイレベルのデータ書込みが行
われる場合には、所定のワード線ＷＬの選択によって先
ず該内側ビット線（ＢＬ２０）および該中間ビット線（
［１Ｌ１０など）の電位が該セル情報に応じてロウレベ
ル側に微小に変化する。
（なおこのときビット線トランスファＢＴ２の電位はハ
イレベルとされている。） 一方、該データ書込みが行われない内側ビット線ＢＬ２
１側においても第３図（ｂ）に示されるように、該ワー
ド線ＷＬの選択によって先ず該内側ビット線ＢＬ２１に
生じたロウレベルの電位（セル情報）が、上述したよう
に該ビット線トラスファＢＴ２の電位をハイレベルとす
ることによって、中間ビット線ＢＬＩＩに転送されてい
る。
このような状態において該ビット線トランスフ。
アＢＴ２の電位を一部ロウレベルとし、次いで該データ
書込みが行われない（非書込み列の）センスアンプを駆
動するクロックＬＥをハイレベル（すなわち対応するセ
ンスアンプグラウンドの電位をロウレベル）とすること
によって対応するセンスアンプ（例えばＳＡＩ　）が駆
動され、該中間ビット線（ＢＬＩＩ、　ＢＬＩＩ）の電
位が増巾される。（第３図（ｂ）の一点鎖線参照）。次
いでビット線トランスファＢＴ２の電位がハイレベルと
されて該内側ビット線（ＢＬ２１．　ｕ）の電位も該中
間ビット線（ＢＬＩＩ　、　ＢＬＩＩ）の電位と等しく
なり　（点線参照）、所定のメモリセルに対するリフレ
ッシュ（再書込み）が行われる。
一方、データ書込みが行われる内側ビット線に対しては
、第３図（ａ）に示されるように、対応するトランスフ
ァゲート（例えばＱＯ，ＱＯ）の導通を制御する制御信
号線材１の電位がハイレベルとされることにより、ハイ
レベルのデータ書込みが行われ、これによって該書込み
データに応じて該内側ビット線ＢＬ２０　（および中間
ビット線ＢＬＩＯ）の電位がロウレベルからハイレベル
に変化して所定のメモリセルへのデータ書込みが行われ
るとともに、相手側の内側ビット線団の電位がハイレベ
ルからロウレベルに変化する。そしてその後膣ワード線
ＷＬの電位がロウレベルとされて各ビット線の電位がプ
リチャージレベルに戻される。
そしてこの場合にも、書込みデータが転送される内側ピ
ント線に対しては、上述したように対応するセンスアン
プの駆動タイミングが、上記遅延回路ＤＬによって該書
込みデータの書込み動作終了後まで遅らされるか、或い
は該センスアンプの駆動を停止することは上記外側ビッ
ト線の場合と同様である。
以上のようにして書込みデータ転送側の各トランスファ
ゲートのオン・オフを制御する各制御信号線ＷＴＩ乃至
ＷＴ４の電位を選択的にハイレベルとすることによって
、対応する各トランスファゲートを介して所定のワード
線に接続される一部のメモリセルに対して、所定の書込
みデータが同時に転送されることになる。
また、本発明の他の形態として、上記第１図の場合のよ
うに、書込みデータの転送が行われる分割ビット線に接
続されたセンスアンプの駆動タイミングを上述したよう
な遅延回路ＤＬによって遅延させる代りに、該書込みデ
ータの転送が行われる分割ビット線に接続されたセンス
アンプの駆動を停止した場合も、同様な効果が得られる
。この場合は該遅延回路ＤＬに代えて、選択されたＳＤ
が発生ずる２ｉｉ！１りの信号であるＳＡＧ、　ＷＴの
うちＳＡＧのみを停止せしめる回路を設ければよい。
そしてこの場合における各部の動作および電位変化も、
上記第２図および第３図によって説明した場合とほぼ同
様であり、同等の効果を奏するものである。
〔発明の効果〕
本発明によれば、分割ビット線方式の半導体記憶装置に
おいて、５ｉｌｌ系の書込みデータ転送装置から所定の
外側ビット線に接続されたメモリセルのみに部分的にデ
ータ書込みを行う場合にも、該書込みデータ転送装置側
にそれ程強力なライトアンプを必要とせず、しかも非書
込み列のセル情報のリードリフレッシュをも確実に行う
ことができる。
【図面の簡単な説明】
第１図は、本発明の一形態としての半導体記憶装置の構
成を例示する回路図。 第２図は、第１図の装置によって外側ビット線の一部に
データ書込みを行う場合の電位変化を示す図。 第３図は、第１図の装置によって内側ビット線の一部に
データ書込みを行う場合の電位変化を示す図。 第４図は、従来技術としての分割ビット線方式の半導体
記憶装置の構成を例示する回路図。 第５図は、従来技術によって外側ビット線および内側ビ
ット線にデータ書込みを行う場合の電位変化を示す図で
ある。 （符号の説明） ＢＬＯＯ，ＢＬ回、　ＢＬＯＩ、　ＢＬＯＩ　：外側ビ
ット線ＢＬＩＯ，ＢＬＩＯ，ＢＬＩｌ、　ＢＬＩＩ　：
中間ヒツト線ＢＬ２０．皿、　ＢＬ２１．耶：内側ビッ
ト線ＢＴＩ　、　Ｂｒ３　　：ビット線トランスファＳ
ＡＯ、ＳＡＩ　、　ＳＡ２　　：センスアンプ５ＡＧｉ
、　５ＡＧ２．５ＡＧ３．５ＡＧ４　：センスアンプグ
ラウンド ＱＯ，τ丁、Ｑｌ、　ＷＴ：ＳＡＭ系側０トランスファ
ゲート ＳＤＩ　、　ＳＯ２、ＳＯ２、ＳＯ２：センスアンプ駆
動回路 ＤＬ：遅延回路

Claims (1)

  1. 【特許請求の範囲】 １、書込みデータの連続的な転送がなされる書込みデー
    タ転送装置と、該書込みデータ転送装置とセンスアンプ
    との間にのびる内側ビット線と該センスアンプから該書
    込みデータ転送装置側と反対側にのびる外側ビット線と
    に分割された複数個の分割ビット線とをそなえ、該書込
    みデータ転送装置から該複数個の分割ビット線の一部に
    書込みデータの転送を行うにあたり、該書込みデータの
    転送が行われる分割ビット線に接続されたセンスアンプ
    の駆動タイミングを該書込みデータの転送が行われない
    分割ビット線に接続されたセンスアンプの駆動タイミン
    グよりおくらせることを特徴とする半導体記憶装置。 ２、該書込みデータの転送が行われる分割ビット線に接
    続されたセンスアンプの駆動タイミングが該分割ビット
    線への書込みデータ転送動作終了後とされている特許請
    求の範囲第１項記載の半導体記憶装置。 ３、書込みデータの転送の連続的な転送がなされる書込
    みデータ転送装置と、該書込みデータ転送装置とセンス
    アンプとの間にのびる内側ビット線と該センスアンプか
    ら該書込みデータ転送装置側と反対側にのびる外側ビッ
    ト線とに分割された複数個の分割ビット線とをそなえ、
    該書込みデータ転送装置から該複数個の分割ビット線の
    一部に書込みデータの転送を行うにあたり、該書込みデ
    ータの転送が行われる分割ビット線に接続されたセンス
    アンプの駆動を停止することを特徴とする半導体記憶装
    置。
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