JPS639097A - スタテイツクｒａｍ - Google Patents
スタテイツクｒａｍInfo
- Publication number
- JPS639097A JPS639097A JP61153311A JP15331186A JPS639097A JP S639097 A JPS639097 A JP S639097A JP 61153311 A JP61153311 A JP 61153311A JP 15331186 A JP15331186 A JP 15331186A JP S639097 A JPS639097 A JP S639097A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- signal
- bit line
- decoder
- selection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003068 static effect Effects 0.000 title claims description 19
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 230000000644 propagated effect Effects 0.000 description 3
- 230000017105 transposition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスタティックＲＡＭに関するもので、特にその
チップ選択動作に関する。
チップ選択動作に関する。
本発明はスタティックＲＡＭに於いて、所定のメモリセ
ルが接続されると共に列選択トランジスタが接続された
ビア）線に電圧制御回路を設け、チップ選択動作時にこ
の電圧制御回路を動作して、このチップの列選択トラン
ジスタが動作する電位関係にする様にすることにより、
チップ選択動作が高速化し、チップ選択動作があったと
きにもチップ選択動作が無いときと同様の高速動作が出
来る様にしたものである。
ルが接続されると共に列選択トランジスタが接続された
ビア）線に電圧制御回路を設け、チップ選択動作時にこ
の電圧制御回路を動作して、このチップの列選択トラン
ジスタが動作する電位関係にする様にすることにより、
チップ選択動作が高速化し、チップ選択動作があったと
きにもチップ選択動作が無いときと同様の高速動作が出
来る様にしたものである。
一般にメモリ容量を増大するため複数のチップより成る
スタティックＲＡＭが提案されている。
スタティックＲＡＭが提案されている。
斯る複数のチップより成るスタティックＲＡＭに於いて
はメモリセルを選択するアドレスアクセスの外にチップ
を選択するチップ選択動作が行なわれている。例えば第
４図に示す如＜６４にビットのメモリセルを有するチッ
プを２ ＋［ＩＩＩ （１） （２１使用して１２８に
ビットのスタティックＲＡＭを構成する。この場合アド
レス入力端子（３）に供給するアドレス信号として１７
ビントの信号を使用し、この上位１ビツトをチップ選択
信号Ｃ３として使用し、このチップ選択信号Ｃ８をデコ
ーダ（４）を介してチップ（１）及び（２）に夫々供給
し、使用チップを選択する如くすると共にこの下位の１
６ビツトをメモリセル選沢用のアドレス信号ＡＤとして
夫々のチップ（１）及び（２）に夫々供給し、チップ選
択信号により選択されたチップで且つ１６ビツトのアド
レス信号ＡＤにより選択されたメモリセルよりのデータ
信号を出力端子（５）に得る様にしている。
はメモリセルを選択するアドレスアクセスの外にチップ
を選択するチップ選択動作が行なわれている。例えば第
４図に示す如＜６４にビットのメモリセルを有するチッ
プを２ ＋［ＩＩＩ （１） （２１使用して１２８に
ビットのスタティックＲＡＭを構成する。この場合アド
レス入力端子（３）に供給するアドレス信号として１７
ビントの信号を使用し、この上位１ビツトをチップ選択
信号Ｃ３として使用し、このチップ選択信号Ｃ８をデコ
ーダ（４）を介してチップ（１）及び（２）に夫々供給
し、使用チップを選択する如くすると共にこの下位の１
６ビツトをメモリセル選沢用のアドレス信号ＡＤとして
夫々のチップ（１）及び（２）に夫々供給し、チップ選
択信号により選択されたチップで且つ１６ビツトのアド
レス信号ＡＤにより選択されたメモリセルよりのデータ
信号を出力端子（５）に得る様にしている。
現在１チップの高速アクセス、スタティックＲＡＭとし
て第５図に示す如きものが提案されている。即ち第５図
に於いて（６）は例えばＭＯＳＦＥＴより成るフリノプ
フロフプで構成したメモリセルを示し、このメモリセル
（６）を複数個本例では６４個（実際にはメモリ容量数
個）を格子状に並べ、これをＸ（行）Ｙ（列）のアドレ
ス入力信号により１１固のメモリセル（６）を選択する
如くなされている。ここでは簡単の為このスタティック
ＲＡ Ｍの１列の構成及び作用効果につき説明する。こ
の第５図に於いてＶｃｃは例えば５ｖの直流電圧が供給
される電源端子を示し、この電Ｓ端子Ｖｃｃを負荷を構
成するＮチャンネルのＭＯＳＦＥＴ Ｑｌ及びＱ２を夫
々介してビット線Ｂ及びＢの夫々の一端に接続し、この
ビット線Ｂ及びＢの夫々の他端を列選択トランジスタを
構成するＮチャンネルのＭＯＳＦＥＴ Ｑｌ ＥｌびＱ
５を介してデータ線り及びＤの一端に接続し、このデー
タ線り及びＤの（ｌ！ｌ！端を夫々コモン・データ線、
出力回路等を介してデータ信号出力端子（５）に接続す
る。この場合ビット線Ｂ及びＢ間に所定個本例では８個
のメモリセル（６）を接続し、ビット線Ｂとビット線百
とは互に反転電位即ち一方がハイレベルＨ４のときは他
方がローレベルＬｏとなる如くなされている。またこの
ピント線Ｂ及びｉ間にビット線イコライズトランジスタ
を構成するＰチャンネルＭＯ５ＦＥＴ Ｑｌのソース及
びドレインを夫々接続し、このＭＯＳＦＥＴ Ｑｌのゲ
ートにイコライズ信号入力端子（７）よりのイコライズ
信号ψＥＱを供給し、このときこのＭＯＳＦＥＴ Ｑｌ
を導通ずる如くする。またＡＯ＋Ａ１＋ ・・・Ａ５は
夫々アドレス信号入力端子を示し、この半分のアドレス
信号入力端子ＡＯ，Ａｔ、Ａ２よりのアドレス信号をＹ
テ：Ｉ−タ（８１に供給し、残りの半分のアドレス信
号入力端子Ａ３．Ａ４ 、Ａｓよりのアドレス信号をＸ
デコーダ（９）に供給する。この場合アドレス信号を１
６ビツトで構成するときは８ビー／ トづつがＹデコー
ダ（８）及びＸデコーダ（９）に供給される。Ｙデコー
ダ（８）よりの列選択信号Ｙｌ、Ｙ２．・・・Ｙ８を所
定の列選択トランジスタを構成するＭＯＳＦＥＴ Ｑｌ
及びＱ５の夫々のゲートの互いの接続点に供給する如（
し、またＸデコーダ（９）よりの行選択信号Ｘ１゜Ｘ２
．・・・Ｘ８を所定のメモリセル（６）に夫々供給する
如くする。また（１０）はチップ選択信号入力端子を示
し、このチップが選択されたときにこのチップ選択信号
入力端子（１０）にチップ選択信号ＣＳが供給される。
て第５図に示す如きものが提案されている。即ち第５図
に於いて（６）は例えばＭＯＳＦＥＴより成るフリノプ
フロフプで構成したメモリセルを示し、このメモリセル
（６）を複数個本例では６４個（実際にはメモリ容量数
個）を格子状に並べ、これをＸ（行）Ｙ（列）のアドレ
ス入力信号により１１固のメモリセル（６）を選択する
如くなされている。ここでは簡単の為このスタティック
ＲＡ Ｍの１列の構成及び作用効果につき説明する。こ
の第５図に於いてＶｃｃは例えば５ｖの直流電圧が供給
される電源端子を示し、この電Ｓ端子Ｖｃｃを負荷を構
成するＮチャンネルのＭＯＳＦＥＴ Ｑｌ及びＱ２を夫
々介してビット線Ｂ及びＢの夫々の一端に接続し、この
ビット線Ｂ及びＢの夫々の他端を列選択トランジスタを
構成するＮチャンネルのＭＯＳＦＥＴ Ｑｌ ＥｌびＱ
５を介してデータ線り及びＤの一端に接続し、このデー
タ線り及びＤの（ｌ！ｌ！端を夫々コモン・データ線、
出力回路等を介してデータ信号出力端子（５）に接続す
る。この場合ビット線Ｂ及びＢ間に所定個本例では８個
のメモリセル（６）を接続し、ビット線Ｂとビット線百
とは互に反転電位即ち一方がハイレベルＨ４のときは他
方がローレベルＬｏとなる如くなされている。またこの
ピント線Ｂ及びｉ間にビット線イコライズトランジスタ
を構成するＰチャンネルＭＯ５ＦＥＴ Ｑｌのソース及
びドレインを夫々接続し、このＭＯＳＦＥＴ Ｑｌのゲ
ートにイコライズ信号入力端子（７）よりのイコライズ
信号ψＥＱを供給し、このときこのＭＯＳＦＥＴ Ｑｌ
を導通ずる如くする。またＡＯ＋Ａ１＋ ・・・Ａ５は
夫々アドレス信号入力端子を示し、この半分のアドレス
信号入力端子ＡＯ，Ａｔ、Ａ２よりのアドレス信号をＹ
テ：Ｉ−タ（８１に供給し、残りの半分のアドレス信
号入力端子Ａ３．Ａ４ 、Ａｓよりのアドレス信号をＸ
デコーダ（９）に供給する。この場合アドレス信号を１
６ビツトで構成するときは８ビー／ トづつがＹデコー
ダ（８）及びＸデコーダ（９）に供給される。Ｙデコー
ダ（８）よりの列選択信号Ｙｌ、Ｙ２．・・・Ｙ８を所
定の列選択トランジスタを構成するＭＯＳＦＥＴ Ｑｌ
及びＱ５の夫々のゲートの互いの接続点に供給する如（
し、またＸデコーダ（９）よりの行選択信号Ｘ１゜Ｘ２
．・・・Ｘ８を所定のメモリセル（６）に夫々供給する
如くする。また（１０）はチップ選択信号入力端子を示
し、このチップが選択されたときにこのチップ選択信号
入力端子（１０）にチップ選択信号ＣＳが供給される。
斯るスタティックＲＡＭの読み出し時のビット線Ｂ及び
ＢのハイレベルＨｉ側の電位Ｖ８１４はＶＢ１４＝ Ｖ
ｃｃ −ＶＴＭ−ΔＶＴＨであり、Ｖｃｃは電源電圧
例えば５Ｖ、 ＶＴＨはＭＯＳＦＥＴＱｌ、Ｑ２のスレ
ッシュホールド電圧例えば０．７Ｖ 。
ＢのハイレベルＨｉ側の電位Ｖ８１４はＶＢ１４＝ Ｖ
ｃｃ −ＶＴＭ−ΔＶＴＨであり、Ｖｃｃは電源電圧
例えば５Ｖ、 ＶＴＨはＭＯＳＦＥＴＱｌ、Ｑ２のスレ
ッシュホールド電圧例えば０．７Ｖ 。
Δ■丁ＨはＭＯＳＦＥＴ Ｑｌ 、 Ｑ２の降下電圧例
えば０．９Ｖであり、このＶＢＨは例えば３．４■であ
る。
えば０．９Ｖであり、このＶＢＨは例えば３．４■であ
る。
またこの場合ローレベルＬ ｏ （ＩＩＪの電位ＶＢＬ
は例えば３．ＯＶになる如く構成されている。一方デー
タ線り及びＤの電位は高速動作が可能なようビット線Ｂ
及びＢの電位より高く設定しである。ハイレベルＨｉ側
を例えば４ｖとし、ローレベルＬＯ側を例えば３．７ｖ
とする。この為このハイレベルＨｉ側の列選択トランジ
スタＱ４又はＱ５はオン状態にある。斯る第５図に於い
て、アドレス選択動作の場合には第６図Ａに示す如きア
ドレス信号ＡＤを検出して第６図Ｃに示す如きイコライ
ズ信号７ＥＱを発生し、このイコライズ信号ψＥＱによ
りビット線Ｂ及びＢの電位は第６図りに示す如く反転前
に夫々ハイレベルＨｉの電位例えば３．４■とローレベ
ルＬｏの電位例えば３．０■との中間レベル例えば３．
２ｖとなる為列選択トランジスタＱ４及びＱ５はいずれ
もオン状態にあり、このときはこのデータ線り及びＤの
電位は第６図Ｅに示す如くハイレベルＨｉの電位例えば
４ｖとローレベルＬｏの？Ｅｉ位例えば３．７■との中
間レベル例えば３．８５Ｖとなり、このとき第６図Ｂに
示す如きＹデコーダ（８）よりの列選択信号及びＸデコ
ーダ（９）よりの行選択信号により選択されたメモリセ
ルよりのデータ信号がビット線Ｂ、Ｂからデータ線り、
Ｄにすみやかに伝搬され、このデータ信号がコモンデー
タ線等を介してデータ出力端子（５）に供給される。
は例えば３．ＯＶになる如く構成されている。一方デー
タ線り及びＤの電位は高速動作が可能なようビット線Ｂ
及びＢの電位より高く設定しである。ハイレベルＨｉ側
を例えば４ｖとし、ローレベルＬＯ側を例えば３．７ｖ
とする。この為このハイレベルＨｉ側の列選択トランジ
スタＱ４又はＱ５はオン状態にある。斯る第５図に於い
て、アドレス選択動作の場合には第６図Ａに示す如きア
ドレス信号ＡＤを検出して第６図Ｃに示す如きイコライ
ズ信号７ＥＱを発生し、このイコライズ信号ψＥＱによ
りビット線Ｂ及びＢの電位は第６図りに示す如く反転前
に夫々ハイレベルＨｉの電位例えば３．４■とローレベ
ルＬｏの電位例えば３．０■との中間レベル例えば３．
２ｖとなる為列選択トランジスタＱ４及びＱ５はいずれ
もオン状態にあり、このときはこのデータ線り及びＤの
電位は第６図Ｅに示す如くハイレベルＨｉの電位例えば
４ｖとローレベルＬｏの？Ｅｉ位例えば３．７■との中
間レベル例えば３．８５Ｖとなり、このとき第６図Ｂに
示す如きＹデコーダ（８）よりの列選択信号及びＸデコ
ーダ（９）よりの行選択信号により選択されたメモリセ
ルよりのデータ信号がビット線Ｂ、Ｂからデータ線り、
Ｄにすみやかに伝搬され、このデータ信号がコモンデー
タ線等を介してデータ出力端子（５）に供給される。
然しなからチップ選択動作の場合にはこれまでこのチッ
プは不動作であるのでビット線Ｂ及びＢは両方とも第２
図Ｅの破線で示す如くハイレベルになる為、列選択トラ
ンジスタＱ４及びＱ５はいずれもオフ状態となり、この
為ビットｉｌＢ、Ｂの電位がある程度下がるまでは駆動
能力が低く、ビット線Ｂ、Ｂからデータ線り、 Ｄへの
データ信号の転置がそれだけ遅くなる。この為チップ選
択動作があるときはアドレス選択動作のみのときよりデ
ータ信号の伝搬が遅くなり、高速スタティックＲＡ Ｍ
を設計する上で障害となっていた。
プは不動作であるのでビット線Ｂ及びＢは両方とも第２
図Ｅの破線で示す如くハイレベルになる為、列選択トラ
ンジスタＱ４及びＱ５はいずれもオフ状態となり、この
為ビットｉｌＢ、Ｂの電位がある程度下がるまでは駆動
能力が低く、ビット線Ｂ、Ｂからデータ線り、 Ｄへの
データ信号の転置がそれだけ遅くなる。この為チップ選
択動作があるときはアドレス選択動作のみのときよりデ
ータ信号の伝搬が遅くなり、高速スタティックＲＡ Ｍ
を設計する上で障害となっていた。
本発明は斯る点に鑑みチップ選択動作があったときにも
チップ選択動作が無いときと同様の高速動作ができる様
にすることを目的とする。
チップ選択動作が無いときと同様の高速動作ができる様
にすることを目的とする。
本発明スタティックＲＡＭは第１図に示す如く所定のメ
モリセル（６）が接続されると共に列選択トランジスタ
Ｑ４．ＱＳが接続されたビット線Ｂ。
モリセル（６）が接続されると共に列選択トランジスタ
Ｑ４．ＱＳが接続されたビット線Ｂ。
Ｂに電圧制御回路Ｑ６．Ｑ７を設け、チップ選択動作時
に、この電圧制御回路Ｑｓ、Ｑｖを動作して、このチッ
プ＋１１． （２１の列選択トランジスタＱ→。
に、この電圧制御回路Ｑｓ、Ｑｖを動作して、このチッ
プ＋１１． （２１の列選択トランジスタＱ→。
Ｑ５が動作する電位関係にする様にしたものである。
斯る本発明に依ればチップ選択動作時にビット線Ｂ、Ｂ
に接続された電圧制御回路ＱＧ、Ｑ７が動作して、この
チップ（１１，（２１の列選択トランジスタＱ４．Ｑ５
が動作する電位関係になるので、このときＹデコーダ（
８）よりの列選択信号及びＸデコーダ（９）よりの行選
択信号により選択されたメモリセル（６）よりのビット
線Ｂ、Ｂに得られるデータ信号がすみやかにデータ線り
、 Ｄに伝搬され、チップ選択動作があったときにも
アドレス選択動作のみのときと同じ速さでデータ信号の
伝搬ができる。
に接続された電圧制御回路ＱＧ、Ｑ７が動作して、この
チップ（１１，（２１の列選択トランジスタＱ４．Ｑ５
が動作する電位関係になるので、このときＹデコーダ（
８）よりの列選択信号及びＸデコーダ（９）よりの行選
択信号により選択されたメモリセル（６）よりのビット
線Ｂ、Ｂに得られるデータ信号がすみやかにデータ線り
、 Ｄに伝搬され、チップ選択動作があったときにも
アドレス選択動作のみのときと同じ速さでデータ信号の
伝搬ができる。
以下第１図を参照して本発明スタティックＲＡＭの一実
施例につき説明しよう。この第１図に於いて第５図に対
応する部分には同一符号を付し、その詳ｍ説明は省略す
る。
施例につき説明しよう。この第１図に於いて第５図に対
応する部分には同一符号を付し、その詳ｍ説明は省略す
る。
本例に於いても第４図に示す如く例えば６４にビットの
メモリセルを有するチップを複数個例えば２ ＋１１
（１１（２）使用してσりえば１２８にビットのスタテ
ィックＲＡＭを構成する如くする。
メモリセルを有するチップを複数個例えば２ ＋１１
（１１（２）使用してσりえば１２８にビットのスタテ
ィックＲＡＭを構成する如くする。
本例に於いてはこのチップ（１１，ｆ２）を夫々第１図
に示す如く構成する如くする。即ちＭＯＳＦＥＴより成
るフリップフロップで構成したメモリセル（６）を複数
個本例では６４ｆ［ｌｉｌ （実際にはメモリ容量数個
）を格子状に並べこれをＸ（行）、Ｙ（列）のアドレス
入力信号により１個のメモリセル（６）を選択する如く
なされている。この第１図例に於いても例えば５ｖの直
流電圧が供給される電源端子Ｖｃｃを負荷を構成するＮ
チャンネルのＭＯＳＦＥＴ Ｑｌ及びＱｌを夫々介して
ピント線Ｂ及びＢの夫々の一端に接続し、このビット線
Ｂ及び百の夫々の他端を列選択トランジスタを構成する
ＮチャンネルのＭＯＳＦＥＴＱ、及びＱ５を介してデー
タ線り及びＤの一端に接続し、このデータ線り及びＤの
他端を夫々コモン・データ線、出力回路等を介してデー
タ信号出力端子（５）に接続する。この場合ビット線Ｂ
及びＢ間に所定個本例では８（ＩｌｉＩのメモリセル（
６）を接続し、ビット線Ｂとビット線Ｂとは互いに反転
電位即ち一方がハイレベルＨｉのときは他方がローレベ
ルＬｏとなる如くなされている。またこのビット線Ｂ及
びＢ間にビット線イコライズトランジスタを構成するＰ
チャンネルＭＯＳＦＥＴ Ｑｌのソース及びドレインを
夫々接続し、このＭＯＳＦＥＴ Ｑ ｇのゲートにイコ
ライズ信号入力端子（７）よりのイコライズ信号ψＥＱ
を供給し、このイコライズ信号ψ鴎が供給されたとき、
このＭＯＳＦＥＴ Ｑｌが導通する如くする。またＹデ
コーダ（８）よりの列選択信号Ｙ１゜Ｙ２．・・・Ｙ８
を所定の列選択トランジスタを構成するＭＯＳＦＥＴ
Ｑ４及びＱ５の夫々のゲートの互いの接続点に供給する
如くし、またＸデコーダ（９）よりの行選択信号Ｘ１．
Ｘ２．・・・Ｘ８を所定のメモリセル（６）に夫々供給
する如くする。またチップが選択されたときにチップ選
択信号入力端子（１０）よりのチップ選択信号Ｃ３をＸ
デコーダ（９）に供給する如くする。
に示す如く構成する如くする。即ちＭＯＳＦＥＴより成
るフリップフロップで構成したメモリセル（６）を複数
個本例では６４ｆ［ｌｉｌ （実際にはメモリ容量数個
）を格子状に並べこれをＸ（行）、Ｙ（列）のアドレス
入力信号により１個のメモリセル（６）を選択する如く
なされている。この第１図例に於いても例えば５ｖの直
流電圧が供給される電源端子Ｖｃｃを負荷を構成するＮ
チャンネルのＭＯＳＦＥＴ Ｑｌ及びＱｌを夫々介して
ピント線Ｂ及びＢの夫々の一端に接続し、このビット線
Ｂ及び百の夫々の他端を列選択トランジスタを構成する
ＮチャンネルのＭＯＳＦＥＴＱ、及びＱ５を介してデー
タ線り及びＤの一端に接続し、このデータ線り及びＤの
他端を夫々コモン・データ線、出力回路等を介してデー
タ信号出力端子（５）に接続する。この場合ビット線Ｂ
及びＢ間に所定個本例では８（ＩｌｉＩのメモリセル（
６）を接続し、ビット線Ｂとビット線Ｂとは互いに反転
電位即ち一方がハイレベルＨｉのときは他方がローレベ
ルＬｏとなる如くなされている。またこのビット線Ｂ及
びＢ間にビット線イコライズトランジスタを構成するＰ
チャンネルＭＯＳＦＥＴ Ｑｌのソース及びドレインを
夫々接続し、このＭＯＳＦＥＴ Ｑ ｇのゲートにイコ
ライズ信号入力端子（７）よりのイコライズ信号ψＥＱ
を供給し、このイコライズ信号ψ鴎が供給されたとき、
このＭＯＳＦＥＴ Ｑｌが導通する如くする。またＹデ
コーダ（８）よりの列選択信号Ｙ１゜Ｙ２．・・・Ｙ８
を所定の列選択トランジスタを構成するＭＯＳＦＥＴ
Ｑ４及びＱ５の夫々のゲートの互いの接続点に供給する
如くし、またＸデコーダ（９）よりの行選択信号Ｘ１．
Ｘ２．・・・Ｘ８を所定のメモリセル（６）に夫々供給
する如くする。またチップが選択されたときにチップ選
択信号入力端子（１０）よりのチップ選択信号Ｃ３をＸ
デコーダ（９）に供給する如くする。
本例に於いてはビット線Ｂ及びＢを夫々電圧制御回路（
プルダウン回路）を構成するＮチャンネルＭＯＳＦＥＴ
Ｑｓ及びＱ７の夫々のドレインに接続し、之等ＭＯＳ
ＦＥＴ Ｑｓ及びＱ７の夫々のソースを接地し、このＭ
ＯＳＦＥＴ Ｑｓ及びＱ７の夫々のゲートを互に接続し
、このゲートの接続点をチップ選択時にプルダウン信号
ψｐｏが供給されるプルダウン信号入力端子（１１）に
接続する。この場合このプルダウン信号ψｐｏは例えば
第３図に示す如きプルダウン信号形成回路により形成す
る。即ち第３図に於いて、（１２）はチップ選択信号Ｃ
Ｓが供給されるチップ選択信号入力端子を示し、この、
チップ選択信号入力端子（１２）を４つのインバータ回
路（１３ａ） 、 （１３ｂ） 、 （１３ｃ）及
び（１３ｄ ）の直列回路を介してナンド回路（１４）
の一方の入力端子に接続すると共にこのインバータ回路
（１３ａ）の出力側をこのナンド回路（１４）の他方の
入力端子に接続し、このナンド回路（１４）の出力側を
インバータ回路（１５）を介してプルダウン信号出力端
子（１６）に接続する。この場合インバータ回路（１３
ｂ） 、 （１３ｃ） 、 （１３ｄ）は遅延回路
を構成し、例えば第２図Ａに示す如きチップ選択信号Ｃ
３がチップ選択信号入力端子（１２）に供給されたとき
、このプルダウン信号出力端子（１６）に第２図Ｃに示
す如きプルダウン信号ψＰＯが得られる。
プルダウン回路）を構成するＮチャンネルＭＯＳＦＥＴ
Ｑｓ及びＱ７の夫々のドレインに接続し、之等ＭＯＳ
ＦＥＴ Ｑｓ及びＱ７の夫々のソースを接地し、このＭ
ＯＳＦＥＴ Ｑｓ及びＱ７の夫々のゲートを互に接続し
、このゲートの接続点をチップ選択時にプルダウン信号
ψｐｏが供給されるプルダウン信号入力端子（１１）に
接続する。この場合このプルダウン信号ψｐｏは例えば
第３図に示す如きプルダウン信号形成回路により形成す
る。即ち第３図に於いて、（１２）はチップ選択信号Ｃ
Ｓが供給されるチップ選択信号入力端子を示し、この、
チップ選択信号入力端子（１２）を４つのインバータ回
路（１３ａ） 、 （１３ｂ） 、 （１３ｃ）及
び（１３ｄ ）の直列回路を介してナンド回路（１４）
の一方の入力端子に接続すると共にこのインバータ回路
（１３ａ）の出力側をこのナンド回路（１４）の他方の
入力端子に接続し、このナンド回路（１４）の出力側を
インバータ回路（１５）を介してプルダウン信号出力端
子（１６）に接続する。この場合インバータ回路（１３
ｂ） 、 （１３ｃ） 、 （１３ｄ）は遅延回路
を構成し、例えば第２図Ａに示す如きチップ選択信号Ｃ
３がチップ選択信号入力端子（１２）に供給されたとき
、このプルダウン信号出力端子（１６）に第２図Ｃに示
す如きプルダウン信号ψＰＯが得られる。
その他の構成は従来と同様に構成する。
斯る第１図例に於いて、アドレス選択動作の場合には第
２図Ａに示す如きアドレス信号ＡＤ（チップ選択時はこ
のアドレス信号ＡＤとチップ選択信号Ｃ８とは位相か反
転の関係にある。）を検出して第２図りに示す如きイコ
ライズ信号ψＥＱを発生し、このイコライズ信号ψＥＱ
によりビット線Ｂ及びＢの電位は第２図Ｇに示す如く反
転前に夫々ハイレベルＨｉの電位例えば３．４■とロー
レベルＬＯの電位例えば３．０■との中間レベル例えば
３．２Ｖとなる為列選択トランジスタＱ４及びＱｓはい
ずれもオン状態にあり、このときはこのデータ線り及び
Ｄの電位は第２図■（に示す如くハイレベルＨｉの電位
例えば４ＶとローレベルＬｏの電位例えば３．７■との
中間レベル例えば３．８５Ｖとなり、このとき第２図Ｂ
に示す如きＸデコーダ（８）よりの列選択信号及びＸデ
コーダ（９）よりの行選択信号により選択されたメモリ
セルよりのデータ信号がビット線Ｂ、Ｂからデータ線り
、Ｄにすみやかに伝搬され、このデータ信号がコモン・
データ線出力回路等を介してデータ出力端子（５）に供
給される。
２図Ａに示す如きアドレス信号ＡＤ（チップ選択時はこ
のアドレス信号ＡＤとチップ選択信号Ｃ８とは位相か反
転の関係にある。）を検出して第２図りに示す如きイコ
ライズ信号ψＥＱを発生し、このイコライズ信号ψＥＱ
によりビット線Ｂ及びＢの電位は第２図Ｇに示す如く反
転前に夫々ハイレベルＨｉの電位例えば３．４■とロー
レベルＬＯの電位例えば３．０■との中間レベル例えば
３．２Ｖとなる為列選択トランジスタＱ４及びＱｓはい
ずれもオン状態にあり、このときはこのデータ線り及び
Ｄの電位は第２図■（に示す如くハイレベルＨｉの電位
例えば４ＶとローレベルＬｏの電位例えば３．７■との
中間レベル例えば３．８５Ｖとなり、このとき第２図Ｂ
に示す如きＸデコーダ（８）よりの列選択信号及びＸデ
コーダ（９）よりの行選択信号により選択されたメモリ
セルよりのデータ信号がビット線Ｂ、Ｂからデータ線り
、Ｄにすみやかに伝搬され、このデータ信号がコモン・
データ線出力回路等を介してデータ出力端子（５）に供
給される。
またこれにチップ選択動作が加わるときはチップ選択信
号Ｃ８より第２図Ｃに示す如きプルダウン信号ψＰＯ及
び第２図りに示す如きビット線イコライズ信号ψＥＱが
得られ、プルダウン信号ψｐｏがプルダウン信号入力端
子（１１）に供給されるのでピッ［・線Ｂ、Ｂに接続さ
れたプルダウン回路を構成するＭＯＳＦＥＴ Ｑｓ及び
Ｑ７が、このプルダウン信号ψｐｏ間オン状態となり、
ビット線Ｂ及びＢの電位は第２図Ｅに示す如く列選択ト
ランジスタＱ４及びＱｓがオンする電位例えば３．２■
下がると共にこのときデータ線り及びＤの電位も第２図
Ｆに示ス如りハイレベルＨｉとローレベルＬＯの中間の
電位例えば３．８５Ｖとなり、またこのときイコライズ
信号ψＥＱはこのとき第２図りの破線で示す如く動作電
位にあるのでこのイコライズ信号ψεＱにより上述動作
を行ない、このチップ（１） （２１の列選択トランジ
スタＱ４ 、Ｑｓが動作する電位関係になる、このとき
Ｘデコーダ（８）よりの列選択信号及びＸデコーダ（９
）よりの行選択信号により選択されたメモリセルよりの
ビット線Ｂ、Ｂに得られるデータ信号がすみやかにデー
タ線り、 Ｄ′″に伝搬され、このチップ選択動作があ
ったときにもアドレス選択動作のみのときと同じ速さで
データ信号の伝搬ができ、複数チップを有する大容量の
高速スタティックＲＡＭを得ることができる利益がある
。
号Ｃ８より第２図Ｃに示す如きプルダウン信号ψＰＯ及
び第２図りに示す如きビット線イコライズ信号ψＥＱが
得られ、プルダウン信号ψｐｏがプルダウン信号入力端
子（１１）に供給されるのでピッ［・線Ｂ、Ｂに接続さ
れたプルダウン回路を構成するＭＯＳＦＥＴ Ｑｓ及び
Ｑ７が、このプルダウン信号ψｐｏ間オン状態となり、
ビット線Ｂ及びＢの電位は第２図Ｅに示す如く列選択ト
ランジスタＱ４及びＱｓがオンする電位例えば３．２■
下がると共にこのときデータ線り及びＤの電位も第２図
Ｆに示ス如りハイレベルＨｉとローレベルＬＯの中間の
電位例えば３．８５Ｖとなり、またこのときイコライズ
信号ψＥＱはこのとき第２図りの破線で示す如く動作電
位にあるのでこのイコライズ信号ψεＱにより上述動作
を行ない、このチップ（１） （２１の列選択トランジ
スタＱ４ 、Ｑｓが動作する電位関係になる、このとき
Ｘデコーダ（８）よりの列選択信号及びＸデコーダ（９
）よりの行選択信号により選択されたメモリセルよりの
ビット線Ｂ、Ｂに得られるデータ信号がすみやかにデー
タ線り、 Ｄ′″に伝搬され、このチップ選択動作があ
ったときにもアドレス選択動作のみのときと同じ速さで
データ信号の伝搬ができ、複数チップを有する大容量の
高速スタティックＲＡＭを得ることができる利益がある
。
尚本発明は上述実施例に限らず本発明の要旨を逸脱する
ことなく、その他種々の構成が取り得ることは勿論であ
る。
ことなく、その他種々の構成が取り得ることは勿論であ
る。
本発明に依ればチップ選択ＷＪ作があったときにもチッ
プ選択動作が無いときと同様の高速動作ができ、複数チ
ップを有する大容量の高速スタテイ・７りＲＡ Ｍを得
ることができる利益がある。
プ選択動作が無いときと同様の高速動作ができ、複数チ
ップを有する大容量の高速スタテイ・７りＲＡ Ｍを得
ることができる利益がある。
第１図は本発明スタティックＲＡＭの一実施例を示す構
成図、第２図は第１図の説明に供する線図、第３図はプ
ルダウン信号形成回路の例を示す接続図、第４図はスタ
ティックＲＡ Ｍの例を示す構成図、第５図は従来のス
タティックＲＡＭの例を示す構成図、第６図は第５図の
説明に供する線図である。 ｍ及び（２）は夫々スタティックＲＡＭを構成するチッ
プ、（５）はデータ出力端子、（６）はメモリセル、（
７）はイコライズ信号入力端子、（８）はＸデコーダ、
（９）はＹデコーダ、（１０）はチップ選択信号入力端
子、（１１）はプルダウン信号入力端子である。 −冒１ 居吐 □□□□□□−」 第２図 フツレタ゛°ウン台り号形乃又回路 第３図 第５図 第４図 ｆ２６図
成図、第２図は第１図の説明に供する線図、第３図はプ
ルダウン信号形成回路の例を示す接続図、第４図はスタ
ティックＲＡ Ｍの例を示す構成図、第５図は従来のス
タティックＲＡＭの例を示す構成図、第６図は第５図の
説明に供する線図である。 ｍ及び（２）は夫々スタティックＲＡＭを構成するチッ
プ、（５）はデータ出力端子、（６）はメモリセル、（
７）はイコライズ信号入力端子、（８）はＸデコーダ、
（９）はＹデコーダ、（１０）はチップ選択信号入力端
子、（１１）はプルダウン信号入力端子である。 −冒１ 居吐 □□□□□□−」 第２図 フツレタ゛°ウン台り号形乃又回路 第３図 第５図 第４図 ｆ２６図
Claims (1)
- 所定のメモリセルが接続されると共に列選択トランジス
タが接続されたビット線に電圧制御回路を設け、チップ
選択動作時に上記電圧制御回路を動作して、上記チップ
の列選択トランジスタが動作する電位関係にする様にし
たことを特徴とするスタティックＲＡＭ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61153311A JPS639097A (ja) | 1986-06-30 | 1986-06-30 | スタテイツクｒａｍ |
| KR1019870006331A KR880000969A (ko) | 1986-06-30 | 1987-06-22 | 스타틱ram |
| EP87305719A EP0251734B1 (en) | 1986-06-30 | 1987-06-26 | Static random-access memory devices |
| DE8787305719T DE3781607T2 (de) | 1986-06-30 | 1987-06-26 | Statische ram-speicheranordnungen. |
| US07/067,975 US5034924A (en) | 1986-06-30 | 1987-06-30 | Static random access memory device with pull-down control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61153311A JPS639097A (ja) | 1986-06-30 | 1986-06-30 | スタテイツクｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS639097A true JPS639097A (ja) | 1988-01-14 |
Family
ID=15559711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61153311A Pending JPS639097A (ja) | 1986-06-30 | 1986-06-30 | スタテイツクｒａｍ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5034924A (ja) |
| EP (1) | EP0251734B1 (ja) |
| JP (1) | JPS639097A (ja) |
| KR (1) | KR880000969A (ja) |
| DE (1) | DE3781607T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4928268A (en) * | 1989-04-21 | 1990-05-22 | Motorola, Inc. | Memory using distributed data line loading |
| US5197029A (en) * | 1991-02-07 | 1993-03-23 | Texas Instruments Incorporated | Common-line connection for integrated memory array |
| JP3057836B2 (ja) * | 1991-08-19 | 2000-07-04 | 日本電気株式会社 | 半導体記憶装置 |
| FR2694826B1 (fr) * | 1992-08-13 | 1994-09-16 | Thomson Composants Militaires | Circuit intégré de mémoire avec protection contre des perturbations. |
| US5710742A (en) * | 1995-05-12 | 1998-01-20 | International Business Machines Corporation | High density two port SRAM cell for low voltage CMOS applications |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130286A (en) * | 1981-02-06 | 1982-08-12 | Fujitsu Ltd | Static semiconductor memory |
| JPS6061985A (ja) * | 1983-09-14 | 1985-04-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US4791613A (en) * | 1983-09-21 | 1988-12-13 | Inmos Corporation | Bit line and column circuitry used in a semiconductor memory |
| GB2160046B (en) * | 1984-04-20 | 1987-12-23 | Hitachi Ltd | Semiconductor memory device |
| US4730279A (en) * | 1985-03-30 | 1988-03-08 | Kabushiki Kaisha Toshiba | Static semiconductor memory device |
| US4636991A (en) * | 1985-08-16 | 1987-01-13 | Motorola, Inc. | Summation of address transition signals |
| US4621315A (en) * | 1985-09-03 | 1986-11-04 | Motorola, Inc. | Recirculating MOS charge pump |
-
1986
- 1986-06-30 JP JP61153311A patent/JPS639097A/ja active Pending
-
1987
- 1987-06-22 KR KR1019870006331A patent/KR880000969A/ko not_active Application Discontinuation
- 1987-06-26 DE DE8787305719T patent/DE3781607T2/de not_active Expired - Fee Related
- 1987-06-26 EP EP87305719A patent/EP0251734B1/en not_active Expired - Lifetime
- 1987-06-30 US US07/067,975 patent/US5034924A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE3781607D1 (de) | 1992-10-15 |
| EP0251734A3 (en) | 1989-07-12 |
| EP0251734A2 (en) | 1988-01-07 |
| US5034924A (en) | 1991-07-23 |
| KR880000969A (ko) | 1988-03-30 |
| DE3781607T2 (de) | 1993-03-25 |
| EP0251734B1 (en) | 1992-09-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0583999B2 (ja) | ||
| KR910000388B1 (ko) | 메모리셀 블록의 선택적 동작이 가능한 반도체 메모리장치 | |
| US4788457A (en) | CMOS row decoder circuit for use in row and column addressing | |
| JPH0456398B2 (ja) | ||
| US5446700A (en) | Decoder circuit having CMOS inverter circuits | |
| US5311479A (en) | Semiconductor memory device having a CMOS decoding circuit | |
| US4661728A (en) | Programmable logic array circuit | |
| KR890002960B1 (ko) | 센스 증폭기 | |
| EP0202910A2 (en) | Decoder circuit for a semiconductor memory device | |
| KR0155986B1 (ko) | 반도체 기억장치 | |
| JPS639097A (ja) | スタテイツクｒａｍ | |
| US4489399A (en) | Read-only memory device | |
| JPH0447397B2 (ja) | ||
| KR970016535A (ko) | 어드레스 디코더 | |
| JPS6043295A (ja) | 半導体記憶装置 | |
| JPH0766669B2 (ja) | デコーダバッファ回路 | |
| JPS58166830A (ja) | 三状態回路 | |
| US4631425A (en) | Logic gate circuit having P- and N- channel transistors coupled in parallel | |
| JPS6322396B2 (ja) | ||
| US4802126A (en) | Semiconductor memory device | |
| JPS6151692A (ja) | 記憶装置 | |
| KR940002924A (ko) | 반도체 기억장치 | |
| JPH03252995A (ja) | Ｒｏｍ回路 | |
| JPS6242359B2 (ja) | ||
| KR100427712B1 (ko) | 트윈컬럼디코더를갖는반도체메모리장치 |