JPH087995B2 - ダイナミツク半導体記憶装置のリフレツシユ方法および装置 - Google Patents

ダイナミツク半導体記憶装置のリフレツシユ方法および装置

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JPH087995B2
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Description

【発明の詳細な説明】 〔目次〕 概 要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作 用 実施例 本発明の第１の形態（第1A図，第1B図） 第１の形態を実行する回路（第２図） 本発明の第２の形態（第3A図，第3B図） 第２の形態を実行する回路（第４図） 発明の効果 〔概 要〕 ECC回路をオンチップしたダイナミック半導体記録装
置にあって、ECC回路の動作を行わずにリフレッシュ動
作を行うリフレッシュモードと、ECC回路の動作と共に
リフレッシュ動作を行うリフレッシュモードとを選択可
能にしたものである。
〔産業上の利用分野〕
本発明はECC回路を内蔵したダイナミック半導体記憶
装置のリフレッシュ方法および装置に関する。
〔従来の技術〕
最近、MOSダイナミックランダムアクセスメモリ（DRA
M）の集積度が64K、256K、1Mビットと進んでくると、１
メモリセル当りの蓄積容量が小さくなり、この結果、α
線によるソフトエラー率が大きくなる。このようなソフ
トエラー率を低減するためにECC回路をオンチップしたD
RAMは既に知られている（参照:J.Yamada,T.Mano,J.Inou
e,S.Nakajima,T.Matsuda,“A"Submicron VLSI Memory W
ith a 4b−at−ａ−time Built−in ECC Circuit",ISSC
C Technical Digest,pp104−105,1984;および伊達、山
田、真野「IMb DRAMにおける自己訂正回路」電子通信学
会、半導体トランジスタ研究会資料、SSD84−21,pp51−
58,1984年５月）。
上述のECC回路内内蔵DRAMでは、メモリセルアレイの
特定番地の複数セルデータを特定の方法で水平群と垂直
群とに分類し、各水平群と各垂直群毎のパリティチェッ
ク情報をパリティチェック用セルアレイに記憶するとい
ういわゆる水平垂直方式が採用されている。このような
方式において、あるメモリセルのデータを読出す際に
は、このメモリセルに属する水平セルおよび垂直セルの
各パリティを演算し、この演算されたパリティとパリテ
ィチェック用セルアレイに記憶されている対応のパリテ
ィとの比較結果に応じてメモリセルから読出されたデー
タを訂正するものである。
上述のECC回路の動作はリフレッシュ動作と同期して
実行されている。つまり、リフレッシュ動作と共に特定
のメモリセルの記憶データを検査し、誤りが検出された
ときには正しいデータを再書込みするというリード・モ
ディファイ・ライトモードによりECCパトロールが実行
される。たとえば、マトリクス状に配列された複数のメ
モリセルに対して、リフレッシュ動作を行うために、リ
フレッシュアドレスカウンタにより行（ワード線）を順
次指定し、ECCパトロールを行うためにECC用コラムアド
レスカウンタにより列（ビット線対）を順次指定する。
この場合、リフレッシュサイクルを8msとし、１列のビ
ット幅を1024（1MビットRAM）とすれば、パトロール周
期は約8sである。すなわち、上記リフレッシュサイクル
毎に上述のECC用コラムアドレスカウンタは＋１歩進さ
れている。従って、１リフレッシュサイクル毎に１列
（1024ビット）の記憶データが検査されて正しいデータ
が書込まれ、この結果、1MビットRAMの全メモリセルのE
CCパトロールはリフレッシュサイクル×１行のビット幅
1024＝約8sで行われる。
〔発明が解決しようとする問題点〕 上述のリフレッシュモード時にECCパトロールを行う
方式においては、リフレッシュ動作に要する時間が、EC
C回路を内蔵しないＤ−RAMにおけるリフレッシュ動作に
要する時間に比較して著しく長くなり、この結果、リフ
レッシュオーバヘッドが著しく長くなるという問題点が
ある。なぜなら、ECC回路を内蔵しないDRAMにおけるリ
フレッシュ動作はリフレッシュアドレスカウンタによる
ワード線選択と、その後のセンスアンプの動作で書込み
時と同一の初期電圧レベルをメモリセルに与えるのみで
あり、つまり読出し動作の前半部分だけを行えばよいの
に対し、ECC回路内蔵のDRAMにおけるECCパトロールをも
行うリフレッシュ動作は、上述のリフレッシュ動作に加
えて、記憶データの検査および書込み回路の駆動を行う
必要があるからである。なお、リフレッシュ動作期間中
は、メモリセルの正規の読出しあるいは書込みのアクセ
スができない非アクセス可能時間すなわちリフレッシュ
オーバヘッドであり、このようなリフレッシュオーバヘ
ッドを短縮することは記憶装置の利用効率を向上せしめ
るための課題である。さらに、ECC回路内蔵のDRAMにお
いては、リフレッシュ中にコラム系の回路たとえばクロ
ックジェネレータ、コラムデコーダ、ECC回路等をも駆
動するために消費電力も増大するという問題点がある。
〔問題点を解決するための手段〕
本発明の目的は、上述の問題点に鑑み、ECC回路内蔵
のDRAMにおいてリフレッシュオーバヘッドを短縮しかつ
消費電力を低減することにあり、その手段は、ECC回路
の動作を伴わないリフレッシュ動作と、ECC回路の動作
を伴うリフレッシュ動作とを選択可能にし、これによ
り、前者のリフレッシュ動作を従来のごとく行い、必要
に応じて必要な時間間隔毎に後者のリフレッシュ動作を
行うようにしたことにある。
〔作 用〕
上述の手段によれば、たとえばすべてのセルのリフレ
ッシュを、従来のごとくECC回路動作なしで64回行う毎
に、ECC回路動作付きのリフレッシュを行うと、ECC回路
動作に伴うリフレッシュオバーヘッドの増大はほぼ無視
でき、消費電力も少なくなる。
なお、上述のごとく、たとえばリフレッシュ64回毎に
１回のECC回路動作を行うと、ECCパトロール周期は上述
の約8sから約9minとなり、保持データのエラー検査頻度
は当然低下する。しかしながら、近い将来の高集積度RA
Mを考慮してもソフトエラー率は1000FIT（100万回に１
回）程度悪くとも10000FIT（10万回に１回）程度であ
り、したがって、必ずしも、秒単位のエラー検査は必要
なく、分単位のエラー検査で十分である。この点を考慮
すれば、エラー検査頻度を多少下げても何れ問題ない。
〔実施例〕
始めに、従来のECC回路内蔵のDRAMのリフレッシュ動
作を第５図のタイミング図を参照して説明する。通常の
すべてのアクセス動作たとえば読出しサイクルはコラム
アドレスストローブ信号（以下、▲▼信号）の非
活性状態（▲▼＝“1"もしくはハイレベル）のと
きにローアドレスストローブ信号（以下、▲▼信
号）を活性化（〃▲▼＝“0"もしくはローレベ
ル）させることにより開始するが、リフレッシュ動作は
▲▼信号の活性化に先立ち▲▼信号を活性
化させることにより開始する（▲▼before▲
▼リフレッシュという）。言い換えると、▲▼
信号が活性化された時点で▲▼信号がローレベル
であれば通常のアクセス動作が行われ、▲▼信号
がハイレベルであればリフレッシュ動作が行われる。こ
のリフレッシュ動作はチップ内蔵のリフレッシュ用ロー
アドレスカウンタの指示でリフレッシュアドレスが与え
られるので、外部からリフレッシュアドレスを与える必
要ない。したがって、第５図において、時刻t0以前はア
クセス動作たとえば読出しサイクルである。時間t0〜t1
は読出しサイクル延長のリフレッシュサイクル（“hidd
en refresh"と言われる）であり、時間t2〜t3もリフレ
ッシュサイクルである。なお、時刻t1にて▲▼信
号を非活性化するのは出力データ端子DOUTを高インピー
ダンスにするためである。いずれのリフレッシュサイク
ル（Ｉ），（II）においても、▲▼信号の立下り
でリフレッシュを開始し、立ち上りで１つのローリフレ
ッシュを終了してリフレッシュ用ローアドレスを１ビッ
トだけインクレメントする。このサイクルをリフレッシ
ュサイク数だけ行うことによりメモリセル全部のECC機
能付きリフレッシュ動作を完了する。
第1A図、第1B図は本発明の第１の形態を示すタイミン
グ図であって、第1A図はECC回路動作なしのリフレッシ
ュ動作を示し、第1B図はECC回路動作付きのリフレッシ
ュ動作を示す。
第1A図においては、リフレッシュ時間t0〜t1において
は、▲▼信号をトグルさせると共に▲▼信
号をトグルさせている。したがって、▲▼信号が
活性化したときに▲▼信号は活性化しているの
で、リフレッシュ動作（▲▼before▲▼）
が行われる。この場合に、▲▼信号の活性化によ
りロー系回路が動作するが、一定時間内に▲▼信
号を非活性化するので、これ以降コラム系回路の動作は
抑止され、したがって、ECC回路の動作も抑止される。
この結果、ECC回路動作なしのリフレッシュが行われ
る。
他方、第1B図においては、▲▼信号を活性化し
たまま▲▼信号をトグルさせている。この場合は
第５図の場合と同様であり、コラム系回路の動作および
ECC回路の動作が行われて、ECC回路動作付きのリフレッ
シュが行われる。
第1A図、第1B図に示すリフレッシュ動作を行う回路を
第２図を参照にして説明する。第２図において、１はた
とえば256Kビットのメモリセルアレイであって、そのワ
ード線はローアドレスバッファ２およびローデコーダ３
によって選択され、ビット線はコラムアドレスバッファ
４およびコラムデコーダ５によって選択される。６はセ
ンスアンプ（I/O）ゲートも含む）である。
ロー系回路であるローアドレスバッファ２、ローデコ
ーダ３、およびセンスアンプ６はロー系のクロックジェ
ネレータ７のプリチャージングクロック信号φＲによっ
て動作する。なお、φＲはクロック信号の集合であり、
各部2,3,6には異なるタイミングでクロック信号が供給
される。クロックジェネレータ７には▲▼信号と
共に▲▼信号が供給されており、▲▼信号
の活性化に先立ち▲▼信号を活性化したときに
は、クロックジェネレータ７はクロック信号φREFを発
生してリフレッシュ制御回路８を動作させてリフレッシ
ュ動作を行わせる。すなわち、リフレッシュ制御回路８
はリフレッシュアドレスカウンタ９により行（ワード
線）を順次指定させ、分周器10を介してパトロール用ア
ドレスカウンタ11により列（ビット線）を順次指定させ
る。
コラム系回路であるコラムデコーダ５はコラム系のク
ロックジェネレータ12のプリチャージングクロック信号
φＣによって動作する。クロックジェネレータ12にはク
ロックジェネレータ７の出力クロックと▲▼信号
との論理信号すなわちゲート13によってゲートされた▲
▼信号が供給されている。
14はクロックジェネレータ12の出力およびライトイネ
ーブル信号▲▼によって動作するライトクロックジ
ェネレータ、15は入力データDinを入力するデータ入力
バッファ、16はECC回路、17は出力データDOUTを出力す
る出力バッファ、VCC、VSSは電源電圧である。
なお、ローアドレスバッファ２には、外部アドレス信
号A0〜A8とリフレッシュアドレスカウンタ９のアドレス
信号とがマルチプレクスされて供給されており、リフレ
ッシュモードにおいては図示しないマルチプレクサによ
ってリフレッシュアドレスカウンタ９のアドレス信号が
供給される。また、コラムアドレスバッファ４には、外
部アドレス信号A0〜A8とパトロール用アドレスカウンタ
11のアドレス信号とがマルチプレクスされて供給されて
おり、リフレッシュモードにおいては図示しないマルチ
プレクサによってパトロール用アドレスカウンタ11のア
ドレス信号が供給される。さらに、外部アドレス信号A0
〜A8はローアドレスおよびコラムアドレスとして時分割
的に転送される。
検査系回路すなわちECC回路16はクロックジェネレー
タ信号φＣと▲▼信号との論理和を発生するオア
ゲート18のプリチャージングクロック信号φECCによっ
て動作する。
第1A図、第1B図における通常の読出しサイクルにおい
ては、▲▼信号が活性化した後に▲▼信号
が活性化する。この結果、クロックジェネレータ７より
ロー系プリチャージングクロック信号φＲが発生され、
次いで、クロックジェネレータ12よりコラム系プリチャ
ージングクロック信号φＣが発生されて読出し動作が行
われる。ロー系プリチャージングクロック信号φＲと▲
▼信号とはゲート13によってアンド論理がとられ
ているので、▲▼信号が非活性化すると▲
▼信号は活性状態であっても▲▼′信号は非活性
化し（Gated CAS方式）、したがって、コラム系回路は
自動的に非活性化する。読出しサイクルにあっては、コ
ラム系回路と同時に検査系回路すなわちECC回路16はプ
リチャージされ、出力データDoutの検査を行う。ページ
モードにおいても、▲▼信号のトグルに応じて検
査系回路はその度にプリチャージされるので動作するこ
とができる。第1A図の時間t0〜t1に示すごとく、▲
▼信号が活性化したときに▲▼信号が活性化し
ていると、クロックジェネレータ７はリフレッシュ制御
回路８と共にロー系回路すなわちローアドレスバッファ
２、ローデコーダ３、およびセンス回路６を順次動作さ
せる。しかし、CAS信号は一定時間内に非活性化されて
しまうためにゲート13の出力である▲▼′信号の
活性化が抑制され、クロックジェネレータ12の動作も抑
制され、したがってコラム系回路すなわちコラムデコー
ダ５は動作しない。このように、リフレッシュ動作を短
くするために、▲▼信号の活性化後ただちに▲
▼信号を非活性化すれば、オアゲート18の出力であ
るプリチャージングクロック信号φECCはハイレベルに
保持され、ECC回路16内部の一連のクロック信号の発生
は停止され、ECC回路16の動作は禁止される。
第1B図のリフレッシュ時間t0〜t1、t2〜t3は、第５図
の場合と同様である。すなわち、▲▼信号を活性
かしたまま▲▼信号をトグルさせると、上述のゲ
ート13（Gated CAS方式）によりコラム系回路および検
査系回路が動作し、エラー検査が行われ、正しいデータ
が再書込みされることになる。なお、第1B図の場合、エ
ラー検査を行う分だけ▲▼信号のトグル幅は第1A
図の場合に比べて大きく設定する必要がある。
このように、第1A図に示すRAS信号、▲▼信号
のタイミングにより第２図の回路を動作させると、ECC
回路の動作なしつまりエラー検査なしのリフレッシュが
行われ、第1B図に示す▲▼信号、▲▼信号
のタイミングにより第２図の回路を動作させると、ECC
回路の動作付きつまりエラー検査ありのリフレッシュが
行われる。
第3A図、第3B図は本発明の第２の形態を示すタイミン
グ図であって、第3A図はECC回路動作なしのリフレッシ
ュ動作を示し、第3B図はECC回路動作付きのリフレッシ
ュ動作を示す。第3A図、第3B図の形態では、後述のごと
く、ECC回路16はゲーティドCAS方式ではなく▲▼
信号により直接動作させられる。このため、通常のアク
セル動作では、▲▼信号の活性化と共にECC回路1
6が動作するので、RAS−CASモード、ページモードと共
読出しサイクルでECC回路16は動作する。
第3A図においてはリフレッシュ時間t0〜t1、t3〜t4に
おいては、▲▼信号を活性化したまま▲▼
信号をトグルさせる。したがって、▲▼信号が活
性化したときに▲▼信号は活性化しているので、
リフレッシュ動作（▲▼ before ▲▼）が
行われる。この場合、（▲▼信号が非活性化しな
い限り、ECC回路16はプリチャージされず、したがっ
て、エラー検査は行われない。なお、時刻t1にて▲
▼信号を非活性化するのは、第５図の場合と同様に、
出力データ端子Doutを高インピーダンスにするためであ
る。
他方、第3B図においては、▲▼信号のトグルに
先立ち▲▼信号を活性させ、かつ▲▼信号
をトグルすることにより、コラム系回路をリフレッシュ
の毎にプリチャージし、かつECC回路16を動作させてい
る。
第3A図、第3B図に示すリフレッシュ動作を行う回路を
第４図を参照にしてする。第４図においては、第３図の
オアゲート18を設けておらず、▲▼信号をプリチ
ャージングクロック信号φECCとしてECC回路16に供給し
てある。
第3A図、第3B図における通常の読出しサイクルにおい
ても、▲▼信号が活性化した後に▲▼信号
が活性化する。この結果、クロックジェネレータ７より
ロー系プリチャージングクロック信号φＲが発生され、
次いで、クロックジェネレータ12よりコラム系プリチャ
ージングクロック信号φＣが発生されて読出し動作が行
われる。ロー系プリチャージングクロック信号φＲと▲
▼信号とはゲート13によってアンド論理がとられ
ているので、▲▼信号が非活性化すると▲
▼信号は活性状態であっても▲▼′信号は非活性
化し（Gated CAS方式）、したがって、コラム系回路は
自動的に非活性化する。読出しサイクルにあっては、コ
ラム系回路と同時に検査系回路すなわちECC回路16はプ
リチャージされ、出力データDoutの検査を行う。
上述の状態にあって、第3A図の時間t0〜t1、t3〜t4に
示すごとく、▲▼信号がトグルすると、すなわ
ち、▲▼信号を非活性のまま▲▼信号をト
グルすると、クロックジェネレータ７はリフレッシュ制
御回路８と共にロー系回路すなわちローアドレスバッフ
ァ２、ローデコーダ３、およびセンス回路６を順次動作
させるが、▲▼信号の非活性によりコラム系回路
およびECC回路16はプリチャージされない。
第3B図における時間t0〜t1においては、▲▼信
号を活性化して▲▼信号をトグルしているので、
リフレッシュ毎にゲート13を介してコラム系回路が動作
し、しかも、▲▼信号がトグルしているので、プ
リチャージングクロック信号φECC（＝▲▼）に
よりリフレッシュ毎にECC回路16はプリチャージされ
る。この結果、エラー検査が行われ、正しいデータが再
書込みされることになる。なお、第3B図の場合、エラー
検査を行う分だけ▲▼信号のトグル幅は第3A図の
場合に比べて大きく設定する必要がある。
このように、第3A図に示す▲▼信号、▲
▼信号のタイミングにより第４図の回路を動作させる
と、ECC回路の動作なしつまりエラー検査なしのリフレ
ッシュが行われ、第3B図に示す▲▼信号、▲
▼信号のタイミングにより第４図の回路を動作させる
と、ECC回路の動作付きつまりエラー検査ありのリフレ
ッシュが行われる。
なお、上述のECC回路16としては、水平垂直方式のも
のあるいはハミングコード型式のもののいずれも用いる
ことができるが、後者は同時に多ビット検査可能であ
り、検査効率がその分よく、したがって、検査頻度を下
げることが容易かつ有効である。
また、上述の実施例では、エラー検査なしのリフレッ
シュモードとエラー検査つきのリフレッシュモードと
を、新たな入力ピンを設けることなく、▲▼信
号、▲▼信号のタイミングの相違により選択して
いる。しかし、このような選択をメモリ内部で機械的に
たとえばリフレッシュ64回にエラー検査付きリフレッシ
ュ１回の割合で行うこともできる。この場合には、メモ
リの外部からいずれのリフレッシュモードが行われてい
るかを判別する必要がある。
〔発明の効果〕
以上説明したように本発明によれば、ECC回路動作を
伴うリフレッシュ動作回数を低減できるので、リフレッ
シュオーバヘッドを短縮でき、また、ECC回路の動作に
伴う消費電力も低減できる。
【図面の簡単な説明】
第1A図、第1B図は本発明の第１の形態としてのリフレッ
シュ動作を示すタイミング図、 第２図は第1A図、第1B図のタイミング図によるリフレッ
シュ動作を行うECC回路内蔵のダイナミック半導体記憶
装置の回路図、 第3A図、第3B図は本発明の第２の形態としてのリフレッ
シュ動作を示すタイミング図、 第４図は第3A図、第3B図のタイミング図によるリフレッ
シュ動作を行うECC回路内蔵のダイナミック半導体記憶
装置の回路図、 第５図は従来のリフレッシュ動作を示すタイミング図で
ある。 1:メモリセル、 7:クロックジェネレータ（ロー系制御回路）、 12:クロックジェネレータ（コラム系制御回路）、 16:ECC回路、 ▲▼：ローアドレスストローブ信号、 ▲▼：コラムアドレスストローブ信号、 φREF:リフレッシュプリチャージングクロック信号、 φR:ロー系プリチャージングクロック信号、 φC:コラム系プリチャージングクロック信号、 φECC:検査系プリチャージングクロック信号。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】エラー検査訂正（ECC）回路（16）を内蔵
    したダイナミック半導体記憶装置であって、 前記エラー検査訂正回路の動作を伴わないリフレッシュ
    動作と、 前記エラー検査訂正回路の動作を伴うリフレッシュ動作
    と、 を選択可能にしたダイナミック半導体記憶装置のリフレ
    ッシュ方法。
  2. 【請求項２】前記リフレッシュ動作の選択を前記半導体
    記憶装置の外部から行う特許請求の範囲第１項に記載の
    ダイナミック半導体装置のリフレッシュ方法。
  3. 【請求項３】前記リフレッシュ動作の選択を前記半導体
    記憶装置の内部から行う特許請求の範囲第１項に記載の
    ダイナミック半導体装置のリフレッシュ方法。
  4. 【請求項４】エラー検査訂正（ECC）回路（16）を内蔵
    するダイナミック半導体記憶装置であって、 ローアドレスストローブ（▲▼）信号に応じて前
    記装置のロー系を制御するロー系を制御回路（７）と、 該ロー系制御回路の出力（φＲ）とコラムアドレススト
    ローブ（▲▼）信号とに応じた信号（▲
    ▼′）により前記装置のコラム系を制御するコラム系制
    御回路（12）と、 前記コラムアドレスストローブ信号の活性後の前記ロー
    アドレスストローブ信号の活性化に応じて前記装置をリ
    フレッシュするリフレッシュ制御回路（８）と、 前記コラムアドレスストローブ信号もしくは前記コラム
    系制御回路の出力（φＣ）に応じて前記エラー検査訂正
    回路を制御する制御回路（18）と、 を具備し、 前記コラムアドレスストローブ信号の活性化に続いて前
    記ローアドレスストローブ信号の活性化した後に、一定
    時間内に前記コラムアドレスストローブ信号を非活性化
    したときには前記エラー検査訂正回路を動作させずに前
    記リフレッシュ制御回路を動作させ、他方、前記コラム
    アドレスストローブ信号を活性化してその状態に保持し
    て前記ローアドレスストローブ信号をトグルさせたとき
    には前記エラー検査訂正回路を動作させると共に前記リ
    フレッシュ制御回路を動作させるダイナミック半導体記
    憶装置のリフレッシュ装置。
  5. 【請求項５】エラー検査訂正（ECC）回路（16）を内蔵
    するダイナミック半導体記憶装置であって、 ローアドレスストローブ（▲▼）信号に応じて前
    記装置のロー系を制御するロー系を制御回路（７）と、 該ロー系制御回路の出力（φ）とコラムアドレスストロ
    ーブ（▲▼）信号とに応じた信号（▲
    ▼′）により前記装置のコラム系を制御するコラム系制
    御回路（12）と、 前記コラムアドレスストローブ信号の活性後の前記ロー
    アドレスストローブ信号の活性化に応じて前記装置をリ
    フレッシュするリフレッシュ制御回路（８）と、 を具備し、 前記コラムアドレスストローブ信号（▲▼）に応
    じて前記エラー検査訂正回路を制御し、 前記コラムアドレスストローブ信号を活性状態に保持し
    て前記ローアドレスストローブ信号をトグルさせたとき
    には前記エラー検査訂正回路を動作させずに前記リフレ
    ッシュ制御回路を動作させ、他方、前記コラムアドレス
    ストローブ信号を前記ローアドレスストローブ信号のト
    グルに同期してトグルさせたときには前記エラー検査訂
    正回路を動作させると共に前記リフレッシュ制御回路を
    動作させるダイナミック半導体記憶装置のリフレッシュ
    装置。
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