JPS63313865A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS63313865A
JPS63313865A JP15055587A JP15055587A JPS63313865A JP S63313865 A JPS63313865 A JP S63313865A JP 15055587 A JP15055587 A JP 15055587A JP 15055587 A JP15055587 A JP 15055587A JP S63313865 A JPS63313865 A JP S63313865A
Authority
JP
Japan
Prior art keywords
insulating layer
drain
semiconductor device
diffusion layer
type semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP15055587A
Other languages
English (en)
Inventor
Ryoichi Koike
良一 小池
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP15055587A priority Critical patent/JPS63313865A/ja
Publication of JPS63313865A publication Critical patent/JPS63313865A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＭＯ８型半導体装置の、構造に関する。
〔発明の概要〕
本発明は、ＭＯ８型半導体装置において、表面チャネル
領域より深く、且つドレイン又はソース拡散層と接する
様に、絶縁層が形成され、それにより、ソース、ドレイ
ン間のバンチスルー電流を抑制したものである。
〔従来の技術〕
従来のＭＯ３型半導体装置の構造は、第２図に示す様で
あった。ここに２１は半導体基板、２２はドレイン拡散
層、２３はソース拡散層、２４はゲート絶縁膜、２５は
ゲート電極である。
〔発明が解決しようとする問題点〕
しかし、前述の従来技術では、チャネル長を短チヤネル
化するのに供い、ソース、ドレイン間距離が短かくなり
、ドレイン側空乏層がソース近傍まで到達することによ
るバンチスルー電流が生ずる。そこで本発明はこのよう
な問題点を解決するもので、その目的とするところは、
上述したバンチスルー電流を阻止する様なＭＯ５ｆｆｉ
半導体装置の構造を提供するところにある。
〔問題点を解決するための手段〕
本発明のＭＯ３型半導体装置は、第１導電型を有する半
導体基板内で、少なくとも前記ＭＯ３型半導体のチャネ
ル形成領域よりも深い領域で、且つ少なくとも第２導電
型を有する前記ＭＯ３型半導体装置のソース及びドレイ
ンに接する部分に、絶縁層が形成されて成ることを特徴
とする。
〔作用〕
本発明の上記の構成によれば、ドレイン拡散層またはソ
ース拡散層と半導体基板の接合部分に絶縁層が形成され
ているた、め、その部分はＰ−Ｎ接合とならない。従っ
て従来のＭＯ３型半導体装置のようにドレイン側からの
ソース側への空乏層の伸びがなく、絶縁層が形成されて
いる部分でのバンチスルー電流は抑制される。また、一
般にバンチスルー電流の最も生じ易い箇所は、ＭＯ８型
半導体装置のチャネル形成領域よりも深い位置であり、
従ってチャネル形成領域は半導体領域としておいて、さ
らに半導体基板中の深い領域で且つ、最もバンチスルー
電流の生じ易い深さに絶縁層を形成することにより、バ
ンチスルー電流の抑制されたＭＯ３型半導体装置が可能
となる。
〔実施例〕
第１図（ａ）は、本発明の実施例におけるＭＯ８型半導
体装置の主要断面図であって、ここに１１は半導体基板
、１２はドレイン拡散層、１３はソース拡散層、１４は
ゲート絶縁膜、１５はゲート電極、１日は絶縁層である
。
絶縁層１６により、前記〔作用〕で述べたとおり、バン
チスルー電流が抑制される。この絶縁層は、例えば酸素
イオン打、込み等によりＳｉ基板中に０．が導入され、
さらに９００”Ｃ以上の熱処理によりＳ　ｉ　Ｏ＊とな
り、絶縁層として構成される。
また、本発明によれば、第１図（ｂ）、第１図（Ｃ）の
構造をとるととも可能である。特に第１図（ｃ）の構造
では、所定の領域へ絶縁層１６を形成するための、フォ
ト工程によるアライメントずれを考慮に入れる必要がな
い、という利点ををする。
〔発明の効果〕
以上述べた様に、本発明によれば、ＭＯ８型半導体装置
において、そのチャネル形成領域よりも半導体基板中へ
深く、且つドレイン又はソース拡散層と接する様に絶縁
層が形成される構造とすることにより、バンチスルー電
流が抑制されたＭＯ８型半導体装置が構成できた、とい
う効果を存する。
【図面の簡単な説明】
第１図（ａ）〜（Ｃ）、は本発明の半導体装置の実施例
を示す主要断面図。 第２図は従来の半導体装置を示す主要断面図。 １１・・・半導体基板 １２・・・ドレイン拡散層 １３・・・ソース拡散層 １４・・・ゲート絶縁層 １５・・・ゲート電極 １６・・・絶縁層 ２１・・・半導体基板 ２２・・・ドレイン拡散層 ２３・・・ソース拡散層 ２４・・・ゲート絶縁膜 ２５・・・ゲート電極 以　　上 出願人　セイコーエプソン株式会社 集　２　目

Claims (1)

    【特許請求の範囲】
  1. 半導体基板上に形成される、ＭＯＳ型の半導体装置にお
    いて、第１導電型を有する半導体基板内で、少なくとも
    、前記ＭＯＳ型の半導体装置のチャネル形成領域よりも
    深い領域で、且つ少なくとも、第２導電型を有する前記
    ＭＯＳ型の半導体装置のソース拡散層又はドレイン拡散
    層に接する部分に、絶縁層が形成されて成ることを特徴
    とする半導体装置。
JP15055587A 1987-06-17 1987-06-17 半導体装置 Pending JPS63313865A (ja)

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JP15055587A JPS63313865A (ja) 1987-06-17 1987-06-17 半導体装置

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JPS63313865A true JPS63313865A (ja) 1988-12-21

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03231471A (ja) * 1990-02-06 1991-10-15 Agency Of Ind Science & Technol 絶縁ゲート電界効果トランジスタ
KR100403010B1 (ko) * 1996-06-12 2004-05-24 마츠시타 덴끼 산교 가부시키가이샤 반도체장치,반도체집적장치및반도체장치의제조방법
US6885066B2 (en) 2003-08-20 2005-04-26 Oki Electric Industry Co., Ltd. SOI type MOSFET

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KR100403010B1 (ko) * 1996-06-12 2004-05-24 마츠시타 덴끼 산교 가부시키가이샤 반도체장치,반도체집적장치및반도체장치의제조방법
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