JPS63287064A - Ｍｉｓ形半導体装置およびその製造方法 - Google Patents
Ｍｉｓ形半導体装置およびその製造方法Info
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- JPS63287064A JPS63287064A JP12343887A JP12343887A JPS63287064A JP S63287064 A JPS63287064 A JP S63287064A JP 12343887 A JP12343887 A JP 12343887A JP 12343887 A JP12343887 A JP 12343887A JP S63287064 A JPS63287064 A JP S63287064A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
埋込型ＭＩＳＦＥＴおよび積上げ型ＭＩＳＦＥＴの構造
と製造方法であって、ソース領域およびドレイン領域の
下に、低濃度の同一導電型不純物層を設けた構造にする
。且つ、その製造方法として、ソース領域、ドレイン領
域と同工程において、下層の低濃度の不純物層をイオン
注入によって形成する。あるいは、埋込型ＭＩＳＦＥＴ
の場合は、凹部溝を形成した後、凹部溝より注入または
拡散して下層の低濃度の不純物層を形成し、更に再度エ
ツチングして凹部溝底面の低濃度の不純物層を除去して
、その凹部溝にゲート絶縁膜およびゲート電極を形成す
る。
と製造方法であって、ソース領域およびドレイン領域の
下に、低濃度の同一導電型不純物層を設けた構造にする
。且つ、その製造方法として、ソース領域、ドレイン領
域と同工程において、下層の低濃度の不純物層をイオン
注入によって形成する。あるいは、埋込型ＭＩＳＦＥＴ
の場合は、凹部溝を形成した後、凹部溝より注入または
拡散して下層の低濃度の不純物層を形成し、更に再度エ
ツチングして凹部溝底面の低濃度の不純物層を除去して
、その凹部溝にゲート絶縁膜およびゲート電極を形成す
る。
そうすれば、ホットキャリアの生成が抑制され、且つ、
ショートチャネル効果も減少する。
ショートチャネル効果も減少する。
［産業上の利用分野］
本発明はＭＩＳ形半導体装置（ＭＩＳＦＥＴ）とその製
造方法に関する。
造方法に関する。
ＭＩＳＦＥＴから構成されるＭＩＳＩＣは、バイポーラ
ＩＣに比べて高度に集積化ができるために、ＲＡＭやＲ
ＯＭなどのメモリ回路やその他の電子回路に広く利用さ
れている。
ＩＣに比べて高度に集積化ができるために、ＲＡＭやＲ
ＯＭなどのメモリ回路やその他の電子回路に広く利用さ
れている。
しかし、このようなＭＩＳＩＣは高集積化、微細化が進
むと、それに比例して逆に特性が低下し易く、従って、
特性が劣化しないように図ることが大切で、そのような
半導体装置の構造が望まれている。
むと、それに比例して逆に特性が低下し易く、従って、
特性が劣化しないように図ることが大切で、そのような
半導体装置の構造が望まれている。
［従来の技術と発明が解決しようとする問題点コ第５図
＋８） 〜（ｄ）は従来のＭＩＳＦＥＴ（ＭＩＳ電界効
果トランジスタ）の断面概要図を示しており、同図（ａ
）は通常構造のＭＩＳＦＥＴ、同図（ｂ）はプレーナ型
ＬＤＤ構造のＭＩＳＦＥＴ、同図（Ｃ）は埋込ゲート型
のＭＩＳＦＥＴ、同図（ｄ）は積上げ型のＭＩＳＦＥＴ
である。これらの図の記号は共通させており、１はｐ型
シリコン基板、２はゲート絶縁膜、３はゲート電極、４
はフィールド絶縁膜、５はｎ＋＋ソース領域、６はｎ＋
＋ドレイン領域。
＋８） 〜（ｄ）は従来のＭＩＳＦＥＴ（ＭＩＳ電界効
果トランジスタ）の断面概要図を示しており、同図（ａ
）は通常構造のＭＩＳＦＥＴ、同図（ｂ）はプレーナ型
ＬＤＤ構造のＭＩＳＦＥＴ、同図（Ｃ）は埋込ゲート型
のＭＩＳＦＥＴ、同図（ｄ）は積上げ型のＭＩＳＦＥＴ
である。これらの図の記号は共通させており、１はｐ型
シリコン基板、２はゲート絶縁膜、３はゲート電極、４
はフィールド絶縁膜、５はｎ＋＋ソース領域、６はｎ＋
＋ドレイン領域。
７はｎ−型（低濃度）ソース層、８はｎ−型ドレイン層
を示している。
を示している。
第５図（ａ）に示す通常のＭＩＳＦＥＴはソース領域ま
たはドレイン領域をセルファライン（自己整合）で形成
する製法が汎用されている。それはゲート絶縁膜２およ
びゲート電極３を最初に形成し、それとフィールド絶縁
膜４とをマスクにしてソース・ドレイン領域５．６をイ
オン注入によって画定する方法である。
たはドレイン領域をセルファライン（自己整合）で形成
する製法が汎用されている。それはゲート絶縁膜２およ
びゲート電極３を最初に形成し、それとフィールド絶縁
膜４とをマスクにしてソース・ドレイン領域５．６をイ
オン注入によって画定する方法である。
しかし、微細化が進むと、ドレイン近傍における電界の
集中によって、所謂、ホットキャリアが多数生成され、
このホットキャリアがゲート絶縁膜に侵入するためにス
レーショルド電圧ｖｔｈがシフトしたり、相互コンダク
タンスｇＩ１１が低下したり、また、ホットキャリアが
チャネル領域を走行してリーク電流が増加するなど、素
子特性を悪くする欠点がある。
集中によって、所謂、ホットキャリアが多数生成され、
このホットキャリアがゲート絶縁膜に侵入するためにス
レーショルド電圧ｖｔｈがシフトしたり、相互コンダク
タンスｇＩ１１が低下したり、また、ホットキャリアが
チャネル領域を走行してリーク電流が増加するなど、素
子特性を悪くする欠点がある。
そこで、第５図（ｂ）に示すプレーナ型のＬＤＤ （Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造のＦＥ
Ｔが提唱されてきた。この構造はｎ−型のソース層７お
よびドレイン層８をゲート絶縁膜に近接して設けたもの
で、この低濃度ドレイン層８の存在によってドレイン近
傍の電界集中が緩和され、ホットキャリアの生成が抑制
される。しかし、他方、このｎ−型ソース層およびドレ
イン層を配置して、更に微細化が進むと、ソースとドレ
インが近づくためショートチャネル効果が現れ、ソース
・ドレインの耐圧低下をきたし、甚だしい場合はパンチ
スルーを起こす。
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造のＦＥ
Ｔが提唱されてきた。この構造はｎ−型のソース層７お
よびドレイン層８をゲート絶縁膜に近接して設けたもの
で、この低濃度ドレイン層８の存在によってドレイン近
傍の電界集中が緩和され、ホットキャリアの生成が抑制
される。しかし、他方、このｎ−型ソース層およびドレ
イン層を配置して、更に微細化が進むと、ソースとドレ
インが近づくためショートチャネル効果が現れ、ソース
・ドレインの耐圧低下をきたし、甚だしい場合はパンチ
スルーを起こす。
従って、それを改良した構造として、第５図（Ｃ）に示
す埋込ゲート型ＭＩＳＦＥＴおよび第５図（ｄ）に示す
積上げ型ＭＩＳＦＥＴの構造が提案されている。両者は
構造的に同じであり、埋込ゲート型ＦＥＴはソース・ド
レインとなるｎ＋型領領域初めに作製し、その中央に溝
・（トレンチ）を形成して、そこにゲート絶縁膜および
ゲート電極を設けたもので、一方の積上げ型ＦＥＴはゲ
ート絶縁膜およびゲート電極を最初に作製し、これとフ
ィールド絶縁膜４を成長阻止膜にして選択的にソース・
ドレイン領域をエピタキシャル成長し、更に、イオン注
入してｎ＋型化するものである。
す埋込ゲート型ＭＩＳＦＥＴおよび第５図（ｄ）に示す
積上げ型ＭＩＳＦＥＴの構造が提案されている。両者は
構造的に同じであり、埋込ゲート型ＦＥＴはソース・ド
レインとなるｎ＋型領領域初めに作製し、その中央に溝
・（トレンチ）を形成して、そこにゲート絶縁膜および
ゲート電極を設けたもので、一方の積上げ型ＦＥＴはゲ
ート絶縁膜およびゲート電極を最初に作製し、これとフ
ィールド絶縁膜４を成長阻止膜にして選択的にソース・
ドレイン領域をエピタキシャル成長し、更に、イオン注
入してｎ＋型化するものである。
この埋込ゲート型および積上げ型のＦＥＴはチャネルの
実効長が長くなるためにシ、ヨードチャネル効果が低減
される利点があるが、第４図（ａ）に示した通常のＭＩ
ＳＦＥＴと同じく、ホットキャリアが生成される問題は
解決されずに残る。
実効長が長くなるためにシ、ヨードチャネル効果が低減
される利点があるが、第４図（ａ）に示した通常のＭＩ
ＳＦＥＴと同じく、ホットキャリアが生成される問題は
解決されずに残る。
そこで、本発明はこれらの問題点を軽減させる構造のＭ
ＩＳ形半導体装置とその製造方法を提案するものである
。
ＩＳ形半導体装置とその製造方法を提案するものである
。
［問題点を解決するための手段］
その目的は、埋込ゲート型ＦＥＴおよび積上げ型ＦＥＴ
において、ソース領域およびドレイン領域の下層に、ソ
ース領域およびドレイン領域よりも低濃度の不純物層が
設けられているＭＯ３形半導体装置によって達成される
。
において、ソース領域およびドレイン領域の下層に、ソ
ース領域およびドレイン領域よりも低濃度の不純物層が
設けられているＭＯ３形半導体装置によって達成される
。
且つ、その製造方法として、ソース領域、ドレイン領域
と下層の低濃度の不純物層とを同工程でイオン注入によ
って形成する。あるいは、埋込型ＭＯ３ＦＥＴの製造方
法では、ソース領域、ドレイン領域となる不純物層を形
成し、次に、凹部溝を形成した後、凹部溝より注入また
は拡散して低濃度の不純物層を形成し、更に再度エツチ
ングして凹部溝底面の低濃度の不純物層を除去する。
と下層の低濃度の不純物層とを同工程でイオン注入によ
って形成する。あるいは、埋込型ＭＯ３ＦＥＴの製造方
法では、ソース領域、ドレイン領域となる不純物層を形
成し、次に、凹部溝を形成した後、凹部溝より注入また
は拡散して低濃度の不純物層を形成し、更に再度エツチ
ングして凹部溝底面の低濃度の不純物層を除去する。
［作用］
即ち、本発明は、埋込ゲート型ＦＥＴおよび積上げ型Ｆ
ＥＴにおいて、例えば、ｎ＋＋ソース・ドレイン領域の
下にｎ−型領域を設けた構造にするものである。
ＥＴにおいて、例えば、ｎ＋＋ソース・ドレイン領域の
下にｎ−型領域を設けた構造にするものである。
且つ、イオン注入法を用いる製造方法によれば、ｎ＋型
領領域ソース・ドレイン）とｎ−型領域（低濃度領域）
とを条件を変えるだけで、同時に形成できる。また、埋
込型ＦＥＴの場合は、ソース領域、ドレイン領域となる
不純物層を形成し、次に、凹部溝を形成した後、凹部溝
より注入または拡散して低濃度の不純物層を形成し、更
に、再度エツチングして凹部溝底面の低濃度の不純物層
を除去する製法を採ることができる。
領領域ソース・ドレイン）とｎ−型領域（低濃度領域）
とを条件を変えるだけで、同時に形成できる。また、埋
込型ＦＥＴの場合は、ソース領域、ドレイン領域となる
不純物層を形成し、次に、凹部溝を形成した後、凹部溝
より注入または拡散して低濃度の不純物層を形成し、更
に、再度エツチングして凹部溝底面の低濃度の不純物層
を除去する製法を採ることができる。
−そうすれば、ホットキャリアの生成が抑制されて、ス
レーショルド電圧や相互コンダクタンスが安定し、漏れ
電流も少なくなる。且つ、ショートチャネル効果が減少
して、耐圧が向上する。
レーショルド電圧や相互コンダクタンスが安定し、漏れ
電流も少なくなる。且つ、ショートチャネル効果が減少
して、耐圧が向上する。
［実施例］
以下、図面を参照して実施例によって詳細に説明・する
。
。
第１図（川は本発明にかかる埋込ゲート型ＦＥＴの構造
を示しており、１１はｐ型シリコン基板、１２はゲート
絶縁膜、１３はゲート電極、 １４はフィールド絶縁膜
、１５はｎ＋＋ソース領域、１６はｎ＋型トドレイン領
域１７はｎ−型ソース層、 １８はｎ−型ドレイン層、
１９は絶縁ＩＩＩ（サイドウオール）である。
を示しており、１１はｐ型シリコン基板、１２はゲート
絶縁膜、１３はゲート電極、 １４はフィールド絶縁膜
、１５はｎ＋＋ソース領域、１６はｎ＋型トドレイン領
域１７はｎ−型ソース層、 １８はｎ−型ドレイン層、
１９は絶縁ＩＩＩ（サイドウオール）である。
即ち、低濃度のｎ−型ソース層１７およびｎ−型ドレイ
ン層１８をゲート絶縁膜１２に近接して設けた構造にす
るものである。
ン層１８をゲート絶縁膜１２に近接して設けた構造にす
るものである。
また、第１図（ｂ）は本発明にかかる積上げゲート型Ｆ
ＥＴの構造を示しており、２１はｐ型シリコン基板、２
２はゲート絶縁膜、２３はゲート電極、２４はフィール
ド絶縁膜、２５はｎ＋＋ソース領域、２６はｎ＋型トド
レイン領域２７はｎ−型ソース層、２８はｎ−型ドレイ
ン層、２９は絶縁膜（サイドウオール）である。同様に
、低濃度のｎ−型ソース層２７およびｎ−型ドレインＮ
２Ｂがゲート絶縁膜２２に近接して設けである。
ＥＴの構造を示しており、２１はｐ型シリコン基板、２
２はゲート絶縁膜、２３はゲート電極、２４はフィール
ド絶縁膜、２５はｎ＋＋ソース領域、２６はｎ＋型トド
レイン領域２７はｎ−型ソース層、２８はｎ−型ドレイ
ン層、２９は絶縁膜（サイドウオール）である。同様に
、低濃度のｎ−型ソース層２７およびｎ−型ドレインＮ
２Ｂがゲート絶縁膜２２に近接して設けである。
このような本発明にかかるＦＥＴは、いずれのゲート型
においても低濃度層がゲート絶縁膜近くに設けられ、従
来のＬＤＤ型ＦＥＴと同じ（、電界集中が緩和され、ホ
ットキャリアの生成が抑制される。しかも、これらの低
濃度層はゲートを極およびゲート絶縁膜の側方に配置さ
れているから、両方の低濃度層が熱処理などによって近
づくことが少なくなり、そのため、チャネルの実効長が
長くなってショートチャネル効果が低減される。従って
、本発明にかかるＦＥＴはスレーショルド電圧や相互コ
ンダクタンスが安定し、漏れ電流も少なくなって、且つ
、耐圧が向上する利点がある。
においても低濃度層がゲート絶縁膜近くに設けられ、従
来のＬＤＤ型ＦＥＴと同じ（、電界集中が緩和され、ホ
ットキャリアの生成が抑制される。しかも、これらの低
濃度層はゲートを極およびゲート絶縁膜の側方に配置さ
れているから、両方の低濃度層が熱処理などによって近
づくことが少なくなり、そのため、チャネルの実効長が
長くなってショートチャネル効果が低減される。従って
、本発明にかかるＦＥＴはスレーショルド電圧や相互コ
ンダクタンスが安定し、漏れ電流も少なくなって、且つ
、耐圧が向上する利点がある。
次に、第２図（ａ）〜（ｄ）は本発明にかかる埋込ゲー
ト型ＦＥＴの形成方法（Ｉ）の工程順断面図を示してお
り、順を追って説明する。
ト型ＦＥＴの形成方法（Ｉ）の工程順断面図を示してお
り、順を追って説明する。
第２図（ａ）参照；まず、ＬＯＣＯＳ法によってｐ型シ
リコン基板１１にフィールド絶縁膜１４を形成した後、
露出したシリコン基板面に砒素イオンを注入して膜厚０
．２〜０．３μｍのｎ＋型領領域３０形成する。
リコン基板１１にフィールド絶縁膜１４を形成した後、
露出したシリコン基板面に砒素イオンを注入して膜厚０
．２〜０．３μｍのｎ＋型領領域３０形成する。
・ ドーズ量は３Ｘ１０ ／ａｄ程度にする。
第２ｅ（ｂ）参照；次いで、同じく露出したシリコン基
板面に燐イオンを注入して膜厚０．１μｍ程度のｎ−型
領域３１をｎ＋型領領域３０下に形成する。
板面に燐イオンを注入して膜厚０．１μｍ程度のｎ−型
領域３１をｎ＋型領領域３０下に形成する。
この時、ドーズ量は１０ ／ｃ１１１程度にするが、
燐イオンは砒素イオンに比べて質量が小さくて拡散係□
数が大きいから深くにｎ−型領域３１を形成することが
容易になる。
燐イオンは砒素イオンに比べて質量が小さくて拡散係□
数が大きいから深くにｎ−型領域３１を形成することが
容易になる。
なお、このｎ＋型領領域ｎ−型領域との形成順序を逆に
して、ｎ−型領域３１を先に形成しても良い。
して、ｎ−型領域３１を先に形成しても良い。
第２図（Ｃ）参照；次いで、レジスト膜（図示せず）を
マスクにして、弗素系ガスを用いたりアクティブイオン
エッチ（ＲＩ Ｅ）によって、垂直に異方性エツチング
し、ｎ−型領域３１を突き抜けた深さ０．４μｍ程度の
凹部溝３２を形成する。そうすると、ｎ＋型領領域３０
分離されて、ｎ１型ソース領域１５とｎ＋型トドレイン
領域１６が形成され、ｎ−型領域３１はｎ−型ソース層
１７とｎ−型ドレイン層１８とに分離される。
マスクにして、弗素系ガスを用いたりアクティブイオン
エッチ（ＲＩ Ｅ）によって、垂直に異方性エツチング
し、ｎ−型領域３１を突き抜けた深さ０．４μｍ程度の
凹部溝３２を形成する。そうすると、ｎ＋型領領域３０
分離されて、ｎ１型ソース領域１５とｎ＋型トドレイン
領域１６が形成され、ｎ−型領域３１はｎ−型ソース層
１７とｎ−型ドレイン層１８とに分離される。
第２図（Ｉｌｌ）参照；次いで、レジスト膜を除去した
後、公知の製法により熱酸化して’７’−）絶縁膜１２
（膜厚数百人）および絶縁膜１９（サイドウオール）を
生成し、更に、ゲート電極１３を形成して完成させる。
後、公知の製法により熱酸化して’７’−）絶縁膜１２
（膜厚数百人）および絶縁膜１９（サイドウオール）を
生成し、更に、ゲート電極１３を形成して完成させる。
なお、ｎ＋型領領域よびｎ−型領域の形成工程とゲート
電極の形成工程とは順序を逆にして形成してもよい。
電極の形成工程とは順序を逆にして形成してもよい。
次に、第３図（ａ）〜（Ｃ）は本発明にかかる積上げゲ
ート型ＦＥＴの形成方法（ＩＩ）の工程順断面図を示し
ている。その概要は、 第３図（ａ）参照；まず、ＬＯＣＯＳ法によってｐ型シ
リコン基板２１にフィールド絶縁膜２４を形成した後、
シリコン基板面を熱酸化してゲート絶縁膜２２を生成し
、更に、ゲート電極２３およびその周囲の絶縁膜２９を
形成する。
ート型ＦＥＴの形成方法（ＩＩ）の工程順断面図を示し
ている。その概要は、 第３図（ａ）参照；まず、ＬＯＣＯＳ法によってｐ型シ
リコン基板２１にフィールド絶縁膜２４を形成した後、
シリコン基板面を熱酸化してゲート絶縁膜２２を生成し
、更に、ゲート電極２３およびその周囲の絶縁膜２９を
形成する。
第３図山）参照；次いで、露出したシリコン基板面に膜
厚０．４μｍ程度のシリコン層３３を選択的にエピタキ
シャル成長する。選択エピタキシャル成長は、ジクロー
ルシランのような塩素系シリコンガスを反応ガスにして
エピタキシャル成長する。
厚０．４μｍ程度のシリコン層３３を選択的にエピタキ
シャル成長する。選択エピタキシャル成長は、ジクロー
ルシランのような塩素系シリコンガスを反応ガスにして
エピタキシャル成長する。
そうすると、５ｉ０２膜のような絶縁膜上にはシリコン
層は被着せずに、シリコン面にのみシリコン層を被着さ
せることができる。
層は被着せずに、シリコン面にのみシリコン層を被着さ
せることができる。
第３図（Ｃ）参照；次いで、シリコン層３３に砒素イオ
ンを注入して膜厚０．２〜０．３μｍのｎ＋＋ソース領
域２５＄よびｎ＋型トドレイン領域２６形成する。
ンを注入して膜厚０．２〜０．３μｍのｎ＋＋ソース領
域２５＄よびｎ＋型トドレイン領域２６形成する。
第３図（ｄｌ参照；次いで、シリコン層３３に燐イオン
を注入して膜厚０．１＃ｍのｎ−型ソース領域２７およ
びドレイン領域２８を形成する。
を注入して膜厚０．１＃ｍのｎ−型ソース領域２７およ
びドレイン領域２８を形成する。
次に、第４図（ａ）〜（ｅ）は本発明にかかる埋込ゲー
ト型ＦＥＴの形成方法（ＩＩＩ）の工程順断面図を示し
ている。
ト型ＦＥＴの形成方法（ＩＩＩ）の工程順断面図を示し
ている。
第４図（ａ）参照；まず、ＬＯＣＯ５法によってｐ型シ
リコン基板１１にフィールド絶縁膜１４を形成した後、
露出したシリコン基板面に砒素イオンを注入して膜厚０
．２〜０．３μｍのれ４″型領域３０を形成する。
リコン基板１１にフィールド絶縁膜１４を形成した後、
露出したシリコン基板面に砒素イオンを注入して膜厚０
．２〜０．３μｍのれ４″型領域３０を形成する。
これは第２図（ａ）に説明した工程と同じである。
第４図（ｂ）参照；次いで、ＣＶＤ法等により保護膜３
６を堆積し、レジスト膜３７をマスクにして、弗素系ガ
スを用いたＲＩＥによって、垂直に異方性エツチングし
て、ｎ“型領域３０を突き抜けた凹部溝３４を形成する
。この時、保護膜３６はシリコンとエツチング選択比の
高い材質のものを用いる。そうすると、ｎ＋型領領域３
０分離されて、ｎ＋＋ソース領域１５．ｎ＋型トドレイ
ン領域１６形成される。
６を堆積し、レジスト膜３７をマスクにして、弗素系ガ
スを用いたＲＩＥによって、垂直に異方性エツチングし
て、ｎ“型領域３０を突き抜けた凹部溝３４を形成する
。この時、保護膜３６はシリコンとエツチング選択比の
高い材質のものを用いる。そうすると、ｎ＋型領領域３
０分離されて、ｎ＋＋ソース領域１５．ｎ＋型トドレイ
ン領域１６形成される。
第４図（Ｃ）参照；次いで、レジスト膜を除去した後、
凹部溝３４中に斜め方向に砒素又は燐イオンを注入して
膜厚０．１μｍ程度のｎ−型領域３５を形成する。
凹部溝３４中に斜め方向に砒素又は燐イオンを注入して
膜厚０．１μｍ程度のｎ−型領域３５を形成する。
第４図（ｄ）参照；次いで、保護膜３６をマスクとして
、再度弗素系ガスを用いたＲＩＥによって垂直に異方性
エツチングして、凹部溝３４底面のｎ−型領域３５を除
去する。そうすると、側面にのみｎ−型領域３５が残っ
て、それはｎ−型ソース領域１７およびドレイン領域１
８となる。
、再度弗素系ガスを用いたＲＩＥによって垂直に異方性
エツチングして、凹部溝３４底面のｎ−型領域３５を除
去する。そうすると、側面にのみｎ−型領域３５が残っ
て、それはｎ−型ソース領域１７およびドレイン領域１
８となる。
第４図（ｅ）参照；次いで、保護膜３６を除去した後、
公知の製法により熱酸化してゲート絶縁膜１２ （膜厚
数百人）および絶縁膜１９を生成し、更に、ゲート電極
１３を形成して完成する。
公知の製法により熱酸化してゲート絶縁膜１２ （膜厚
数百人）および絶縁膜１９を生成し、更に、ゲート電極
１３を形成して完成する。
このような形成方法を用いれば、本発明にかかる構造の
Ｍ Ｉ Ｓ ＦＥＴは比較的容易に作製することができ
る。
Ｍ Ｉ Ｓ ＦＥＴは比較的容易に作製することができ
る。
［発明の効果］
以上の実施例の、説明から明らかなように、本発明にか
かるＭＩＳＦＥＴは、従来のＬＤＤ型ＦＥＴと同じく、
電界集中が緩和されホットキャリアの生成が抑制されて
、スレーショルド電圧や相互コンダクタンスが安定し、
漏れ電流も少なくなる。
かるＭＩＳＦＥＴは、従来のＬＤＤ型ＦＥＴと同じく、
電界集中が緩和されホットキャリアの生成が抑制されて
、スレーショルド電圧や相互コンダクタンスが安定し、
漏れ電流も少なくなる。
且つ、従来の埋込ゲート型あるいは積上げゲート型のＦ
ＥＴと同様にショートチャネル効果が減少して、ソース
・ドレイン間の耐圧が向上する。
ＥＴと同様にショートチャネル効果が減少して、ソース
・ドレイン間の耐圧が向上する。
従って、本発明にかかるＭＩＳＦＥＴで構成されるＭＩ
ＳＩＣは性能が向上する利点が得られるものである。
ＳＩＣは性能が向上する利点が得られるものである。
第１図（ａ）、 （ｂ）は本発明にかかるＭＩＳＦＥＴ
（７）断面概要図、 第２図（ａｌ 〜（ｄ） 、、第３図（ａ） 〜（ｄ）
および第４図（ａ） 〜（ｅ）は本発明にかかる形成方
法の工程順断面図、第５図（ａｌ、 （ｂ）、 （Ｃ）
、 （ｄ）は従来のＭＩＳＦＥＴの断面概要図である。 図において、 ｉ、 １１．２１はｐ型シリコン基板、２、１２．２２
はゲート絶縁膜、 ３、１３．２３はゲート電極、 ４、１４．２４はフィールド絶縁膜、 ５、１５．２５はｎ１型ソース領域、 ６、１６．２６はｎ＋型トドレイン領域７、１７．２７
はｎ−型ソース領域、 ８、１８．２８はｎ−型ドレイン領域乏１９、２９は絶
縁膜、 ３２、３４は凹部溝、 ３６は保護膜、 ３７はレジスト膜 を示している。 ４Ｑｔａｇ ＋＝ｈ−ｐｉ ＭＩ Ｓ ＦＦ： Ｔ１眸
６Ａ’ｉｆｍ第１図 第 ２ 図 第３図 ｒａｔ Ａ ＭＩ Ｓ Ｆ ＥＴｓ 耐Ｌｒ０ＪａｔＦ
、ｍ第５図
（７）断面概要図、 第２図（ａｌ 〜（ｄ） 、、第３図（ａ） 〜（ｄ）
および第４図（ａ） 〜（ｅ）は本発明にかかる形成方
法の工程順断面図、第５図（ａｌ、 （ｂ）、 （Ｃ）
、 （ｄ）は従来のＭＩＳＦＥＴの断面概要図である。 図において、 ｉ、 １１．２１はｐ型シリコン基板、２、１２．２２
はゲート絶縁膜、 ３、１３．２３はゲート電極、 ４、１４．２４はフィールド絶縁膜、 ５、１５．２５はｎ１型ソース領域、 ６、１６．２６はｎ＋型トドレイン領域７、１７．２７
はｎ−型ソース領域、 ８、１８．２８はｎ−型ドレイン領域乏１９、２９は絶
縁膜、 ３２、３４は凹部溝、 ３６は保護膜、 ３７はレジスト膜 を示している。 ４Ｑｔａｇ ＋＝ｈ−ｐｉ ＭＩ Ｓ ＦＦ： Ｔ１眸
６Ａ’ｉｆｍ第１図 第 ２ 図 第３図 ｒａｔ Ａ ＭＩ Ｓ Ｆ ＥＴｓ 耐Ｌｒ０ＪａｔＦ
、ｍ第５図
Claims (3)
- （１）ソース領域およびドレイン領域の下層に、該ソー
ス領域およびドレイン領域よりも低濃度の同一導電型不
純物層が設けられ、前記ソース領域、ドレイン領域およ
び前記低濃度の不純物層がゲート電極の側部に配設され
ていることを特徴とするＭＩＳ形半導体装置。 - （２）半導体基板の上面より不純物イオンを注入して、
ソース領域、ドレイン領域と、該ソース領域、ドレイン
領域の下に該ソース領域、ドレイン領域よりも低濃度の
同一導電型不純物層を形成し、前記ソース領域、ドレイ
ン領域および前記低濃度の同一導電型不純物層がゲート
電極の側部に形成される工程が含まれてなることを特徴
とするＭＩＳ形半導体装置の製造方法。 - （３）半導体基板面にソース領域、ドレイン領域となる
一導電型不純物層を形成した後、中央部に該一導電型不
純物層を越えた凹部溝をエッチングして形成する工程、 次いで、前記凹部溝から注入または拡散して前記一導電
型不純物層の下に前記不純物層より低濃度の不純物層を
形成し、更に、前記凹部溝を再度エッチングして凹部溝
底面の前記低濃度の不純物層を除去し、ゲート絶縁膜お
よびゲート電極を埋没させるための凹部溝を作製する工
程が含まれてなることを特徴とするＭＩＳ形半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12343887A JPS63287064A (ja) | 1987-05-19 | 1987-05-19 | Ｍｉｓ形半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12343887A JPS63287064A (ja) | 1987-05-19 | 1987-05-19 | Ｍｉｓ形半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63287064A true JPS63287064A (ja) | 1988-11-24 |
Family
ID=14860589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12343887A Pending JPS63287064A (ja) | 1987-05-19 | 1987-05-19 | Ｍｉｓ形半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63287064A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03104168A (ja) * | 1989-09-18 | 1991-05-01 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH03283670A (ja) * | 1990-03-30 | 1991-12-13 | Fuji Electric Co Ltd | Ｍｏｓトランジスタ |
| US5108937A (en) * | 1991-02-01 | 1992-04-28 | Taiwan Semiconductor Manufacturing Company | Method of making a recessed gate MOSFET device structure |
| US5453635A (en) * | 1994-08-23 | 1995-09-26 | United Microelectronics Corp. | Lightly doped drain transistor device having the polysilicon sidewall spacers |
| JPH09219520A (ja) * | 1996-02-05 | 1997-08-19 | Lg Semicon Co Ltd | トランジスタ及びその製造方法 |
| US5677210A (en) * | 1993-12-29 | 1997-10-14 | Hyundai Electronics Industries Co., Ltd. | Method of producing a fully planarized concave transistor |
| US5753554A (en) * | 1995-12-30 | 1998-05-19 | Hyundai Electronics Industries Co., Ltd. | Semiconductor device and method of forming the same |
| US6355944B1 (en) | 1999-12-21 | 2002-03-12 | Philips Electronics North America Corporation | Silicon carbide LMOSFET with gate reach-through protection |
| WO2002043117A3 (en) * | 2000-11-22 | 2002-10-10 | Thunderbird Tech Inc | Trench gate fermi-threshold field effect transistors and methods of fabricating the same |
| DE102006056870A1 (de) * | 2006-10-31 | 2008-05-08 | Qimonda Ag | Integrierte Halbleitervorrichtung und Verfahren zum Herstellen einer integrierten Halbleitervorrichtung |
| JP2008153530A (ja) * | 2006-12-19 | 2008-07-03 | Elpida Memory Inc | 半導体装置及びその製造方法 |
-
1987
- 1987-05-19 JP JP12343887A patent/JPS63287064A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7705401B2 (en) | 2006-12-19 | 2010-04-27 | Elpida Memory, Inc. | Semiconductor device including a fin-channel recess-gate MISFET |
| JP4600837B2 (ja) * | 2006-12-19 | 2010-12-22 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
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