JPS63287064A - Mis形半導体装置およびその製造方法 - Google Patents
Mis形半導体装置およびその製造方法Info
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- JPS63287064A JPS63287064A JP12343887A JP12343887A JPS63287064A JP S63287064 A JPS63287064 A JP S63287064A JP 12343887 A JP12343887 A JP 12343887A JP 12343887 A JP12343887 A JP 12343887A JP S63287064 A JPS63287064 A JP S63287064A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[概要]
埋込型MISFETおよび積上げ型MISFETの構造
と製造方法であって、ソース領域およびドレイン領域の
下に、低濃度の同一導電型不純物層を設けた構造にする
。且つ、その製造方法として、ソース領域、ドレイン領
域と同工程において、下層の低濃度の不純物層をイオン
注入によって形成する。あるいは、埋込型MISFET
の場合は、凹部溝を形成した後、凹部溝より注入または
拡散して下層の低濃度の不純物層を形成し、更に再度エ
ツチングして凹部溝底面の低濃度の不純物層を除去して
、その凹部溝にゲート絶縁膜およびゲート電極を形成す
る。
と製造方法であって、ソース領域およびドレイン領域の
下に、低濃度の同一導電型不純物層を設けた構造にする
。且つ、その製造方法として、ソース領域、ドレイン領
域と同工程において、下層の低濃度の不純物層をイオン
注入によって形成する。あるいは、埋込型MISFET
の場合は、凹部溝を形成した後、凹部溝より注入または
拡散して下層の低濃度の不純物層を形成し、更に再度エ
ツチングして凹部溝底面の低濃度の不純物層を除去して
、その凹部溝にゲート絶縁膜およびゲート電極を形成す
る。
そうすれば、ホットキャリアの生成が抑制され、且つ、
ショートチャネル効果も減少する。
ショートチャネル効果も減少する。
[産業上の利用分野]
本発明はMIS形半導体装置(MISFET)とその製
造方法に関する。
造方法に関する。
MISFETから構成されるMISICは、バイポーラ
ICに比べて高度に集積化ができるために、RAMやR
OMなどのメモリ回路やその他の電子回路に広く利用さ
れている。
ICに比べて高度に集積化ができるために、RAMやR
OMなどのメモリ回路やその他の電子回路に広く利用さ
れている。
しかし、このようなMISICは高集積化、微細化が進
むと、それに比例して逆に特性が低下し易く、従って、
特性が劣化しないように図ることが大切で、そのような
半導体装置の構造が望まれている。
むと、それに比例して逆に特性が低下し易く、従って、
特性が劣化しないように図ることが大切で、そのような
半導体装置の構造が望まれている。
[従来の技術と発明が解決しようとする問題点コ第5図
+8) 〜(d)は従来のMISFET(MIS電界効
果トランジスタ)の断面概要図を示しており、同図(a
)は通常構造のMISFET、同図(b)はプレーナ型
LDD構造のMISFET、同図(C)は埋込ゲート型
のMISFET、同図(d)は積上げ型のMISFET
である。これらの図の記号は共通させており、1はp型
シリコン基板、2はゲート絶縁膜、3はゲート電極、4
はフィールド絶縁膜、5はn++ソース領域、6はn+
+ドレイン領域。
+8) 〜(d)は従来のMISFET(MIS電界効
果トランジスタ)の断面概要図を示しており、同図(a
)は通常構造のMISFET、同図(b)はプレーナ型
LDD構造のMISFET、同図(C)は埋込ゲート型
のMISFET、同図(d)は積上げ型のMISFET
である。これらの図の記号は共通させており、1はp型
シリコン基板、2はゲート絶縁膜、3はゲート電極、4
はフィールド絶縁膜、5はn++ソース領域、6はn+
+ドレイン領域。
7はn−型(低濃度)ソース層、8はn−型ドレイン層
を示している。
を示している。
第5図(a)に示す通常のMISFETはソース領域ま
たはドレイン領域をセルファライン(自己整合)で形成
する製法が汎用されている。それはゲート絶縁膜2およ
びゲート電極3を最初に形成し、それとフィールド絶縁
膜4とをマスクにしてソース・ドレイン領域5.6をイ
オン注入によって画定する方法である。
たはドレイン領域をセルファライン(自己整合)で形成
する製法が汎用されている。それはゲート絶縁膜2およ
びゲート電極3を最初に形成し、それとフィールド絶縁
膜4とをマスクにしてソース・ドレイン領域5.6をイ
オン注入によって画定する方法である。
しかし、微細化が進むと、ドレイン近傍における電界の
集中によって、所謂、ホットキャリアが多数生成され、
このホットキャリアがゲート絶縁膜に侵入するためにス
レーショルド電圧vthがシフトしたり、相互コンダク
タンスgI11が低下したり、また、ホットキャリアが
チャネル領域を走行してリーク電流が増加するなど、素
子特性を悪くする欠点がある。
集中によって、所謂、ホットキャリアが多数生成され、
このホットキャリアがゲート絶縁膜に侵入するためにス
レーショルド電圧vthがシフトしたり、相互コンダク
タンスgI11が低下したり、また、ホットキャリアが
チャネル領域を走行してリーク電流が増加するなど、素
子特性を悪くする欠点がある。
そこで、第5図(b)に示すプレーナ型のLDD (L
ightly Doped Drain )構造のFE
Tが提唱されてきた。この構造はn−型のソース層7お
よびドレイン層8をゲート絶縁膜に近接して設けたもの
で、この低濃度ドレイン層8の存在によってドレイン近
傍の電界集中が緩和され、ホットキャリアの生成が抑制
される。しかし、他方、このn−型ソース層およびドレ
イン層を配置して、更に微細化が進むと、ソースとドレ
インが近づくためショートチャネル効果が現れ、ソース
・ドレインの耐圧低下をきたし、甚だしい場合はパンチ
スルーを起こす。
ightly Doped Drain )構造のFE
Tが提唱されてきた。この構造はn−型のソース層7お
よびドレイン層8をゲート絶縁膜に近接して設けたもの
で、この低濃度ドレイン層8の存在によってドレイン近
傍の電界集中が緩和され、ホットキャリアの生成が抑制
される。しかし、他方、このn−型ソース層およびドレ
イン層を配置して、更に微細化が進むと、ソースとドレ
インが近づくためショートチャネル効果が現れ、ソース
・ドレインの耐圧低下をきたし、甚だしい場合はパンチ
スルーを起こす。
従って、それを改良した構造として、第5図(C)に示
す埋込ゲート型MISFETおよび第5図(d)に示す
積上げ型MISFETの構造が提案されている。両者は
構造的に同じであり、埋込ゲート型FETはソース・ド
レインとなるn+型領領域初めに作製し、その中央に溝
・(トレンチ)を形成して、そこにゲート絶縁膜および
ゲート電極を設けたもので、一方の積上げ型FETはゲ
ート絶縁膜およびゲート電極を最初に作製し、これとフ
ィールド絶縁膜4を成長阻止膜にして選択的にソース・
ドレイン領域をエピタキシャル成長し、更に、イオン注
入してn+型化するものである。
す埋込ゲート型MISFETおよび第5図(d)に示す
積上げ型MISFETの構造が提案されている。両者は
構造的に同じであり、埋込ゲート型FETはソース・ド
レインとなるn+型領領域初めに作製し、その中央に溝
・(トレンチ)を形成して、そこにゲート絶縁膜および
ゲート電極を設けたもので、一方の積上げ型FETはゲ
ート絶縁膜およびゲート電極を最初に作製し、これとフ
ィールド絶縁膜4を成長阻止膜にして選択的にソース・
ドレイン領域をエピタキシャル成長し、更に、イオン注
入してn+型化するものである。
この埋込ゲート型および積上げ型のFETはチャネルの
実効長が長くなるためにシ、ヨードチャネル効果が低減
される利点があるが、第4図(a)に示した通常のMI
SFETと同じく、ホットキャリアが生成される問題は
解決されずに残る。
実効長が長くなるためにシ、ヨードチャネル効果が低減
される利点があるが、第4図(a)に示した通常のMI
SFETと同じく、ホットキャリアが生成される問題は
解決されずに残る。
そこで、本発明はこれらの問題点を軽減させる構造のM
IS形半導体装置とその製造方法を提案するものである
。
IS形半導体装置とその製造方法を提案するものである
。
[問題点を解決するための手段]
その目的は、埋込ゲート型FETおよび積上げ型FET
において、ソース領域およびドレイン領域の下層に、ソ
ース領域およびドレイン領域よりも低濃度の不純物層が
設けられているMO3形半導体装置によって達成される
。
において、ソース領域およびドレイン領域の下層に、ソ
ース領域およびドレイン領域よりも低濃度の不純物層が
設けられているMO3形半導体装置によって達成される
。
且つ、その製造方法として、ソース領域、ドレイン領域
と下層の低濃度の不純物層とを同工程でイオン注入によ
って形成する。あるいは、埋込型MO3FETの製造方
法では、ソース領域、ドレイン領域となる不純物層を形
成し、次に、凹部溝を形成した後、凹部溝より注入また
は拡散して低濃度の不純物層を形成し、更に再度エツチ
ングして凹部溝底面の低濃度の不純物層を除去する。
と下層の低濃度の不純物層とを同工程でイオン注入によ
って形成する。あるいは、埋込型MO3FETの製造方
法では、ソース領域、ドレイン領域となる不純物層を形
成し、次に、凹部溝を形成した後、凹部溝より注入また
は拡散して低濃度の不純物層を形成し、更に再度エツチ
ングして凹部溝底面の低濃度の不純物層を除去する。
[作用]
即ち、本発明は、埋込ゲート型FETおよび積上げ型F
ETにおいて、例えば、n++ソース・ドレイン領域の
下にn−型領域を設けた構造にするものである。
ETにおいて、例えば、n++ソース・ドレイン領域の
下にn−型領域を設けた構造にするものである。
且つ、イオン注入法を用いる製造方法によれば、n+型
領領域ソース・ドレイン)とn−型領域(低濃度領域)
とを条件を変えるだけで、同時に形成できる。また、埋
込型FETの場合は、ソース領域、ドレイン領域となる
不純物層を形成し、次に、凹部溝を形成した後、凹部溝
より注入または拡散して低濃度の不純物層を形成し、更
に、再度エツチングして凹部溝底面の低濃度の不純物層
を除去する製法を採ることができる。
領領域ソース・ドレイン)とn−型領域(低濃度領域)
とを条件を変えるだけで、同時に形成できる。また、埋
込型FETの場合は、ソース領域、ドレイン領域となる
不純物層を形成し、次に、凹部溝を形成した後、凹部溝
より注入または拡散して低濃度の不純物層を形成し、更
に、再度エツチングして凹部溝底面の低濃度の不純物層
を除去する製法を採ることができる。
−そうすれば、ホットキャリアの生成が抑制されて、ス
レーショルド電圧や相互コンダクタンスが安定し、漏れ
電流も少なくなる。且つ、ショートチャネル効果が減少
して、耐圧が向上する。
レーショルド電圧や相互コンダクタンスが安定し、漏れ
電流も少なくなる。且つ、ショートチャネル効果が減少
して、耐圧が向上する。
[実施例]
以下、図面を参照して実施例によって詳細に説明・する
。
。
第1図(川は本発明にかかる埋込ゲート型FETの構造
を示しており、11はp型シリコン基板、12はゲート
絶縁膜、13はゲート電極、 14はフィールド絶縁膜
、15はn++ソース領域、16はn+型トドレイン領
域17はn−型ソース層、 18はn−型ドレイン層、
19は絶縁III(サイドウオール)である。
を示しており、11はp型シリコン基板、12はゲート
絶縁膜、13はゲート電極、 14はフィールド絶縁膜
、15はn++ソース領域、16はn+型トドレイン領
域17はn−型ソース層、 18はn−型ドレイン層、
19は絶縁III(サイドウオール)である。
即ち、低濃度のn−型ソース層17およびn−型ドレイ
ン層18をゲート絶縁膜12に近接して設けた構造にす
るものである。
ン層18をゲート絶縁膜12に近接して設けた構造にす
るものである。
また、第1図(b)は本発明にかかる積上げゲート型F
ETの構造を示しており、21はp型シリコン基板、2
2はゲート絶縁膜、23はゲート電極、24はフィール
ド絶縁膜、25はn++ソース領域、26はn+型トド
レイン領域27はn−型ソース層、28はn−型ドレイ
ン層、29は絶縁膜(サイドウオール)である。同様に
、低濃度のn−型ソース層27およびn−型ドレインN
2Bがゲート絶縁膜22に近接して設けである。
ETの構造を示しており、21はp型シリコン基板、2
2はゲート絶縁膜、23はゲート電極、24はフィール
ド絶縁膜、25はn++ソース領域、26はn+型トド
レイン領域27はn−型ソース層、28はn−型ドレイ
ン層、29は絶縁膜(サイドウオール)である。同様に
、低濃度のn−型ソース層27およびn−型ドレインN
2Bがゲート絶縁膜22に近接して設けである。
このような本発明にかかるFETは、いずれのゲート型
においても低濃度層がゲート絶縁膜近くに設けられ、従
来のLDD型FETと同じ(、電界集中が緩和され、ホ
ットキャリアの生成が抑制される。しかも、これらの低
濃度層はゲートを極およびゲート絶縁膜の側方に配置さ
れているから、両方の低濃度層が熱処理などによって近
づくことが少なくなり、そのため、チャネルの実効長が
長くなってショートチャネル効果が低減される。従って
、本発明にかかるFETはスレーショルド電圧や相互コ
ンダクタンスが安定し、漏れ電流も少なくなって、且つ
、耐圧が向上する利点がある。
においても低濃度層がゲート絶縁膜近くに設けられ、従
来のLDD型FETと同じ(、電界集中が緩和され、ホ
ットキャリアの生成が抑制される。しかも、これらの低
濃度層はゲートを極およびゲート絶縁膜の側方に配置さ
れているから、両方の低濃度層が熱処理などによって近
づくことが少なくなり、そのため、チャネルの実効長が
長くなってショートチャネル効果が低減される。従って
、本発明にかかるFETはスレーショルド電圧や相互コ
ンダクタンスが安定し、漏れ電流も少なくなって、且つ
、耐圧が向上する利点がある。
次に、第2図(a)〜(d)は本発明にかかる埋込ゲー
ト型FETの形成方法(I)の工程順断面図を示してお
り、順を追って説明する。
ト型FETの形成方法(I)の工程順断面図を示してお
り、順を追って説明する。
第2図(a)参照;まず、LOCOS法によってp型シ
リコン基板11にフィールド絶縁膜14を形成した後、
露出したシリコン基板面に砒素イオンを注入して膜厚0
.2〜0.3μmのn+型領領域30形成する。
リコン基板11にフィールド絶縁膜14を形成した後、
露出したシリコン基板面に砒素イオンを注入して膜厚0
.2〜0.3μmのn+型領領域30形成する。
・ ドーズ量は3X10 /ad程度にする。
第2e(b)参照;次いで、同じく露出したシリコン基
板面に燐イオンを注入して膜厚0.1μm程度のn−型
領域31をn+型領領域30下に形成する。
板面に燐イオンを注入して膜厚0.1μm程度のn−型
領域31をn+型領領域30下に形成する。
この時、ドーズ量は10 /c111程度にするが、
燐イオンは砒素イオンに比べて質量が小さくて拡散係□
数が大きいから深くにn−型領域31を形成することが
容易になる。
燐イオンは砒素イオンに比べて質量が小さくて拡散係□
数が大きいから深くにn−型領域31を形成することが
容易になる。
なお、このn+型領領域n−型領域との形成順序を逆に
して、n−型領域31を先に形成しても良い。
して、n−型領域31を先に形成しても良い。
第2図(C)参照;次いで、レジスト膜(図示せず)を
マスクにして、弗素系ガスを用いたりアクティブイオン
エッチ(RI E)によって、垂直に異方性エツチング
し、n−型領域31を突き抜けた深さ0.4μm程度の
凹部溝32を形成する。そうすると、n+型領領域30
分離されて、n1型ソース領域15とn+型トドレイン
領域16が形成され、n−型領域31はn−型ソース層
17とn−型ドレイン層18とに分離される。
マスクにして、弗素系ガスを用いたりアクティブイオン
エッチ(RI E)によって、垂直に異方性エツチング
し、n−型領域31を突き抜けた深さ0.4μm程度の
凹部溝32を形成する。そうすると、n+型領領域30
分離されて、n1型ソース領域15とn+型トドレイン
領域16が形成され、n−型領域31はn−型ソース層
17とn−型ドレイン層18とに分離される。
第2図(Ill)参照;次いで、レジスト膜を除去した
後、公知の製法により熱酸化して’7’−)絶縁膜12
(膜厚数百人)および絶縁膜19(サイドウオール)を
生成し、更に、ゲート電極13を形成して完成させる。
後、公知の製法により熱酸化して’7’−)絶縁膜12
(膜厚数百人)および絶縁膜19(サイドウオール)を
生成し、更に、ゲート電極13を形成して完成させる。
なお、n+型領領域よびn−型領域の形成工程とゲート
電極の形成工程とは順序を逆にして形成してもよい。
電極の形成工程とは順序を逆にして形成してもよい。
次に、第3図(a)〜(C)は本発明にかかる積上げゲ
ート型FETの形成方法(II)の工程順断面図を示し
ている。その概要は、 第3図(a)参照;まず、LOCOS法によってp型シ
リコン基板21にフィールド絶縁膜24を形成した後、
シリコン基板面を熱酸化してゲート絶縁膜22を生成し
、更に、ゲート電極23およびその周囲の絶縁膜29を
形成する。
ート型FETの形成方法(II)の工程順断面図を示し
ている。その概要は、 第3図(a)参照;まず、LOCOS法によってp型シ
リコン基板21にフィールド絶縁膜24を形成した後、
シリコン基板面を熱酸化してゲート絶縁膜22を生成し
、更に、ゲート電極23およびその周囲の絶縁膜29を
形成する。
第3図山)参照;次いで、露出したシリコン基板面に膜
厚0.4μm程度のシリコン層33を選択的にエピタキ
シャル成長する。選択エピタキシャル成長は、ジクロー
ルシランのような塩素系シリコンガスを反応ガスにして
エピタキシャル成長する。
厚0.4μm程度のシリコン層33を選択的にエピタキ
シャル成長する。選択エピタキシャル成長は、ジクロー
ルシランのような塩素系シリコンガスを反応ガスにして
エピタキシャル成長する。
そうすると、5i02膜のような絶縁膜上にはシリコン
層は被着せずに、シリコン面にのみシリコン層を被着さ
せることができる。
層は被着せずに、シリコン面にのみシリコン層を被着さ
せることができる。
第3図(C)参照;次いで、シリコン層33に砒素イオ
ンを注入して膜厚0.2〜0.3μmのn++ソース領
域25$よびn+型トドレイン領域26形成する。
ンを注入して膜厚0.2〜0.3μmのn++ソース領
域25$よびn+型トドレイン領域26形成する。
第3図(dl参照;次いで、シリコン層33に燐イオン
を注入して膜厚0.1#mのn−型ソース領域27およ
びドレイン領域28を形成する。
を注入して膜厚0.1#mのn−型ソース領域27およ
びドレイン領域28を形成する。
次に、第4図(a)〜(e)は本発明にかかる埋込ゲー
ト型FETの形成方法(III)の工程順断面図を示し
ている。
ト型FETの形成方法(III)の工程順断面図を示し
ている。
第4図(a)参照;まず、LOCO5法によってp型シ
リコン基板11にフィールド絶縁膜14を形成した後、
露出したシリコン基板面に砒素イオンを注入して膜厚0
.2〜0.3μmのれ4″型領域30を形成する。
リコン基板11にフィールド絶縁膜14を形成した後、
露出したシリコン基板面に砒素イオンを注入して膜厚0
.2〜0.3μmのれ4″型領域30を形成する。
これは第2図(a)に説明した工程と同じである。
第4図(b)参照;次いで、CVD法等により保護膜3
6を堆積し、レジスト膜37をマスクにして、弗素系ガ
スを用いたRIEによって、垂直に異方性エツチングし
て、n“型領域30を突き抜けた凹部溝34を形成する
。この時、保護膜36はシリコンとエツチング選択比の
高い材質のものを用いる。そうすると、n+型領領域3
0分離されて、n++ソース領域15.n+型トドレイ
ン領域16形成される。
6を堆積し、レジスト膜37をマスクにして、弗素系ガ
スを用いたRIEによって、垂直に異方性エツチングし
て、n“型領域30を突き抜けた凹部溝34を形成する
。この時、保護膜36はシリコンとエツチング選択比の
高い材質のものを用いる。そうすると、n+型領領域3
0分離されて、n++ソース領域15.n+型トドレイ
ン領域16形成される。
第4図(C)参照;次いで、レジスト膜を除去した後、
凹部溝34中に斜め方向に砒素又は燐イオンを注入して
膜厚0.1μm程度のn−型領域35を形成する。
凹部溝34中に斜め方向に砒素又は燐イオンを注入して
膜厚0.1μm程度のn−型領域35を形成する。
第4図(d)参照;次いで、保護膜36をマスクとして
、再度弗素系ガスを用いたRIEによって垂直に異方性
エツチングして、凹部溝34底面のn−型領域35を除
去する。そうすると、側面にのみn−型領域35が残っ
て、それはn−型ソース領域17およびドレイン領域1
8となる。
、再度弗素系ガスを用いたRIEによって垂直に異方性
エツチングして、凹部溝34底面のn−型領域35を除
去する。そうすると、側面にのみn−型領域35が残っ
て、それはn−型ソース領域17およびドレイン領域1
8となる。
第4図(e)参照;次いで、保護膜36を除去した後、
公知の製法により熱酸化してゲート絶縁膜12 (膜厚
数百人)および絶縁膜19を生成し、更に、ゲート電極
13を形成して完成する。
公知の製法により熱酸化してゲート絶縁膜12 (膜厚
数百人)および絶縁膜19を生成し、更に、ゲート電極
13を形成して完成する。
このような形成方法を用いれば、本発明にかかる構造の
M I S FETは比較的容易に作製することができ
る。
M I S FETは比較的容易に作製することができ
る。
[発明の効果]
以上の実施例の、説明から明らかなように、本発明にか
かるMISFETは、従来のLDD型FETと同じく、
電界集中が緩和されホットキャリアの生成が抑制されて
、スレーショルド電圧や相互コンダクタンスが安定し、
漏れ電流も少なくなる。
かるMISFETは、従来のLDD型FETと同じく、
電界集中が緩和されホットキャリアの生成が抑制されて
、スレーショルド電圧や相互コンダクタンスが安定し、
漏れ電流も少なくなる。
且つ、従来の埋込ゲート型あるいは積上げゲート型のF
ETと同様にショートチャネル効果が減少して、ソース
・ドレイン間の耐圧が向上する。
ETと同様にショートチャネル効果が減少して、ソース
・ドレイン間の耐圧が向上する。
従って、本発明にかかるMISFETで構成されるMI
SICは性能が向上する利点が得られるものである。
SICは性能が向上する利点が得られるものである。
第1図(a)、 (b)は本発明にかかるMISFET
(7)断面概要図、 第2図(al 〜(d) 、、第3図(a) 〜(d)
および第4図(a) 〜(e)は本発明にかかる形成方
法の工程順断面図、第5図(al、 (b)、 (C)
、 (d)は従来のMISFETの断面概要図である。 図において、 i、 11.21はp型シリコン基板、2、12.22
はゲート絶縁膜、 3、13.23はゲート電極、 4、14.24はフィールド絶縁膜、 5、15.25はn1型ソース領域、 6、16.26はn+型トドレイン領域7、17.27
はn−型ソース領域、 8、18.28はn−型ドレイン領域乏19、29は絶
縁膜、 32、34は凹部溝、 36は保護膜、 37はレジスト膜 を示している。 4Qtag +=h−pi MI S FF: T1眸
6A’ifm第1図 第 2 図 第3図 rat A MI S F ETs 耐Lr0JatF
、m第5図
(7)断面概要図、 第2図(al 〜(d) 、、第3図(a) 〜(d)
および第4図(a) 〜(e)は本発明にかかる形成方
法の工程順断面図、第5図(al、 (b)、 (C)
、 (d)は従来のMISFETの断面概要図である。 図において、 i、 11.21はp型シリコン基板、2、12.22
はゲート絶縁膜、 3、13.23はゲート電極、 4、14.24はフィールド絶縁膜、 5、15.25はn1型ソース領域、 6、16.26はn+型トドレイン領域7、17.27
はn−型ソース領域、 8、18.28はn−型ドレイン領域乏19、29は絶
縁膜、 32、34は凹部溝、 36は保護膜、 37はレジスト膜 を示している。 4Qtag +=h−pi MI S FF: T1眸
6A’ifm第1図 第 2 図 第3図 rat A MI S F ETs 耐Lr0JatF
、m第5図
Claims (3)
- (1)ソース領域およびドレイン領域の下層に、該ソー
ス領域およびドレイン領域よりも低濃度の同一導電型不
純物層が設けられ、前記ソース領域、ドレイン領域およ
び前記低濃度の不純物層がゲート電極の側部に配設され
ていることを特徴とするMIS形半導体装置。 - (2)半導体基板の上面より不純物イオンを注入して、
ソース領域、ドレイン領域と、該ソース領域、ドレイン
領域の下に該ソース領域、ドレイン領域よりも低濃度の
同一導電型不純物層を形成し、前記ソース領域、ドレイ
ン領域および前記低濃度の同一導電型不純物層がゲート
電極の側部に形成される工程が含まれてなることを特徴
とするMIS形半導体装置の製造方法。 - (3)半導体基板面にソース領域、ドレイン領域となる
一導電型不純物層を形成した後、中央部に該一導電型不
純物層を越えた凹部溝をエッチングして形成する工程、 次いで、前記凹部溝から注入または拡散して前記一導電
型不純物層の下に前記不純物層より低濃度の不純物層を
形成し、更に、前記凹部溝を再度エッチングして凹部溝
底面の前記低濃度の不純物層を除去し、ゲート絶縁膜お
よびゲート電極を埋没させるための凹部溝を作製する工
程が含まれてなることを特徴とするMIS形半導体装置
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12343887A JPS63287064A (ja) | 1987-05-19 | 1987-05-19 | Mis形半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12343887A JPS63287064A (ja) | 1987-05-19 | 1987-05-19 | Mis形半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63287064A true JPS63287064A (ja) | 1988-11-24 |
Family
ID=14860589
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12343887A Pending JPS63287064A (ja) | 1987-05-19 | 1987-05-19 | Mis形半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63287064A (ja) |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03104168A (ja) * | 1989-09-18 | 1991-05-01 | Fujitsu Ltd | 半導体装置の製造方法 |
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JP2008153530A (ja) * | 2006-12-19 | 2008-07-03 | Elpida Memory Inc | 半導体装置及びその製造方法 |
-
1987
- 1987-05-19 JP JP12343887A patent/JPS63287064A/ja active Pending
Cited By (14)
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US7705401B2 (en) | 2006-12-19 | 2010-04-27 | Elpida Memory, Inc. | Semiconductor device including a fin-channel recess-gate MISFET |
JP4600837B2 (ja) * | 2006-12-19 | 2010-12-22 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
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