JPS63308385A - 埋込みゲ−ト型電界効果トランジスタの製造方法 - Google Patents
埋込みゲ−ト型電界効果トランジスタの製造方法Info
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- JPS63308385A JPS63308385A JP14454287A JP14454287A JPS63308385A JP S63308385 A JPS63308385 A JP S63308385A JP 14454287 A JP14454287 A JP 14454287A JP 14454287 A JP14454287 A JP 14454287A JP S63308385 A JPS63308385 A JP S63308385A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えばシリコン薄膜トランジスタなどで採用
されている埋込みゲート型電界効果トランジスタ （以
下ＦＥＴと記す）の製造方法に関する。
されている埋込みゲート型電界効果トランジスタ （以
下ＦＥＴと記す）の製造方法に関する。
埋込みゲート型ＦＥＴは高抵抗半導体基板に埋込まれた
低抵抗半導体領域をゲートとし、基板上に絶縁膜を介し
て形成された半導体薄膜のチャネル領域およびソース・
ドレイン領域を存するものである。第２図（ａｌ〜ｔｃ
＋はその従来の製造方法を示し、先ず図（ａｌに示した
とおり、まずシリコン基板ｌ上に酸化膜２を形成し、ゲ
ート部のみ選択的に開口したレジスト３１をフォトリソ
グラフィ技術により形成し、酸化膜２を部分的にエツチ
ング除去した後、例えばｎ形ゲート電極を形成する場合
は、りんイオン４の注入により不純物拡散を行う、イオ
ン注入の代わりに従来のＰｏＣｊ２を用いたガス拡散法
が用いられることもある０次に第２図中）砺とおり、再
酸化してゲート酸化膜５を形成すると同時にその際の加
熱により埋込みゲート電極部のｎ型拡散Ｎ６を形成する
。その後ＦＥＴのチャネル領域およびソース・ドレイン
領域となる多結晶シリコン層７をＣＶＤ法により堆積し
、その上にソース・ドレイン領域のみ開口されたレジス
ト３２のパターンを形成したのち再びりんイオン４の注
入を行う、このあと、アニールにより第２図ｔｃ＋に示
すように多結晶シリコンにソース・ドレイン領域８が形
成され、その間にチャネル領域９が残る。
低抵抗半導体領域をゲートとし、基板上に絶縁膜を介し
て形成された半導体薄膜のチャネル領域およびソース・
ドレイン領域を存するものである。第２図（ａｌ〜ｔｃ
＋はその従来の製造方法を示し、先ず図（ａｌに示した
とおり、まずシリコン基板ｌ上に酸化膜２を形成し、ゲ
ート部のみ選択的に開口したレジスト３１をフォトリソ
グラフィ技術により形成し、酸化膜２を部分的にエツチ
ング除去した後、例えばｎ形ゲート電極を形成する場合
は、りんイオン４の注入により不純物拡散を行う、イオ
ン注入の代わりに従来のＰｏＣｊ２を用いたガス拡散法
が用いられることもある０次に第２図中）砺とおり、再
酸化してゲート酸化膜５を形成すると同時にその際の加
熱により埋込みゲート電極部のｎ型拡散Ｎ６を形成する
。その後ＦＥＴのチャネル領域およびソース・ドレイン
領域となる多結晶シリコン層７をＣＶＤ法により堆積し
、その上にソース・ドレイン領域のみ開口されたレジス
ト３２のパターンを形成したのち再びりんイオン４の注
入を行う、このあと、アニールにより第２図ｔｃ＋に示
すように多結晶シリコンにソース・ドレイン領域８が形
成され、その間にチャネル領域９が残る。
従来の製造方法におけるこのような工程において、埋込
みゲート電極６とソース・ドレイン領域８との位置合わ
せは、フォトリングラフィ技術のマスク合わせ精度に左
右される０通常薄膜トランジスタなどの素子製作に用い
られるマスクアライナの精度は±１〜１．５ ｎのレベ
ルであるから、この合わせ余裕を考慮する必要のある従
来方法では、トランジスタの微細加工に限界があった。
みゲート電極６とソース・ドレイン領域８との位置合わ
せは、フォトリングラフィ技術のマスク合わせ精度に左
右される０通常薄膜トランジスタなどの素子製作に用い
られるマスクアライナの精度は±１〜１．５ ｎのレベ
ルであるから、この合わせ余裕を考慮する必要のある従
来方法では、トランジスタの微細加工に限界があった。
本発明の目的は、上述の問題に対処してゲート電極をソ
ース・ドレイン領域との位置合わせ精度を高め、従来よ
り８ｉ！１．細化に適した埋込みゲート型ＦＥＴの製造
方法を提供することにある。
ース・ドレイン領域との位置合わせ精度を高め、従来よ
り８ｉ！１．細化に適した埋込みゲート型ＦＥＴの製造
方法を提供することにある。
上記の目的を達成するために、本発明の方法は半導体基
板上に絶縁膜を形成したのちその絶縁膜の上に貰不純物
濃度の半導体層からなる二つのソース・ドレイン領域を
離して形成し、次いでこのソース・ドレイン領域をマス
クとして半導体基板に不純物を導入して埋込みゲート電
極を形成し、さらにソース・ドレイン領域間に低不純物
濃度の半導体層よりなるチャネル領域を形成するものと
する。
板上に絶縁膜を形成したのちその絶縁膜の上に貰不純物
濃度の半導体層からなる二つのソース・ドレイン領域を
離して形成し、次いでこのソース・ドレイン領域をマス
クとして半導体基板に不純物を導入して埋込みゲート電
極を形成し、さらにソース・ドレイン領域間に低不純物
濃度の半導体層よりなるチャネル領域を形成するものと
する。
上述の方法においては、埋込みゲート電極が既に形成さ
れたソース・ドレイン領域をマスクとした不純物導入に
より自己整合にて形成されるので、位置合わせの余裕を
考慮する必要がなく、パターンの微細化が可能になる。
れたソース・ドレイン領域をマスクとした不純物導入に
より自己整合にて形成されるので、位置合わせの余裕を
考慮する必要がなく、パターンの微細化が可能になる。
第１図ｆａｔ〜（ｅ）に本発明の一実施例を示し、第２
図と共通の部分には同一の符号が付されている。
図と共通の部分には同一の符号が付されている。
まず、半導体基板ｌを酸化して、ゲート酸化膜５を形成
する （図ａ）、ここで基板１の材料は、単結晶シリコ
ンでも、薄膜トランジスタでよく用いられる多結晶シリ
コンでもよい０次に、埋込みゲート型ＦＥＴのソース・
ドレイン領域となる多結晶シリコン層７を形成する （
図ｂ）、これは、通常の減圧ＣＶＤ法にて、ドープされ
た多結晶Ｓｉの形で堆積する。しかし、ドープされない
多結晶Ｓｔを堆積後、Ｐｏα、のガス拡散やイオン注入
法で不純物を導入してもよい０代表的な値としては、ソ
ース・ドレイン領域として２０〜４０Ω／口のシート抵
抗値があげられる０次に第１図（Ｃ１に示すように、ソ
ース・ドレイン領域を選択的にカバーするレジスト３３
をバターニングし、ドライエツチングによりカバーされ
ない多結晶Ｓｔ層７をエツチング除去する。このとき、
第１図！ｄ＋に示す両ソース・ドレイン領域８が形成さ
れ、その間が埋込みゲート電極を作る窓となり、またチ
ャネル領域が形成される部分である。次に、イオン注入
法により、ゲート酸化Ｉｔ！Ｊ５を貫通してりんイオン
４を１５０ｋｓＶで５Ｘ１０１５／ｃ＋＋１程度埋込み
ゲート領域に注入する。
する （図ａ）、ここで基板１の材料は、単結晶シリコ
ンでも、薄膜トランジスタでよく用いられる多結晶シリ
コンでもよい０次に、埋込みゲート型ＦＥＴのソース・
ドレイン領域となる多結晶シリコン層７を形成する （
図ｂ）、これは、通常の減圧ＣＶＤ法にて、ドープされ
た多結晶Ｓｉの形で堆積する。しかし、ドープされない
多結晶Ｓｔを堆積後、Ｐｏα、のガス拡散やイオン注入
法で不純物を導入してもよい０代表的な値としては、ソ
ース・ドレイン領域として２０〜４０Ω／口のシート抵
抗値があげられる０次に第１図（Ｃ１に示すように、ソ
ース・ドレイン領域を選択的にカバーするレジスト３３
をバターニングし、ドライエツチングによりカバーされ
ない多結晶Ｓｔ層７をエツチング除去する。このとき、
第１図！ｄ＋に示す両ソース・ドレイン領域８が形成さ
れ、その間が埋込みゲート電極を作る窓となり、またチ
ャネル領域が形成される部分である。次に、イオン注入
法により、ゲート酸化Ｉｔ！Ｊ５を貫通してりんイオン
４を１５０ｋｓＶで５Ｘ１０１５／ｃ＋＋１程度埋込み
ゲート領域に注入する。
この時ゲート電極から離れた領域はレジスト３４でカバ
ーしておくが、そのパターンは位置合わせの精度を必要
としない、このように、ソース・ドレイン領域を形成す
る多結晶５ｉＪｉ８をマスクにゲート酸化膜を通して自
己整合にて第１図（ｅｌに示すｎ゛層のゲート電極６を
形成するため、マスク合わせ精度に左右されることなく
、微細加工が達成できる。最後に、チャネル領域となる
低濃度多結晶Ｓｉ層９を減圧ＣＶＤ法にて形成する。こ
れにより、通常の絶縁ゲート型ＦＥＴとは逆のゲートを
極に半導体基板内拡散層を用いた埋込みゲート型ＦＥＴ
を、ゲートとソース・ドレイン領域間自己整合技術を用
いて作ることができる。
ーしておくが、そのパターンは位置合わせの精度を必要
としない、このように、ソース・ドレイン領域を形成す
る多結晶５ｉＪｉ８をマスクにゲート酸化膜を通して自
己整合にて第１図（ｅｌに示すｎ゛層のゲート電極６を
形成するため、マスク合わせ精度に左右されることなく
、微細加工が達成できる。最後に、チャネル領域となる
低濃度多結晶Ｓｉ層９を減圧ＣＶＤ法にて形成する。こ
れにより、通常の絶縁ゲート型ＦＥＴとは逆のゲートを
極に半導体基板内拡散層を用いた埋込みゲート型ＦＥＴ
を、ゲートとソース・ドレイン領域間自己整合技術を用
いて作ることができる。
なお、埋込みゲート７、ソース・ドレイン領域８の外部
回路との接続あるいは半導体基板１の他の領域に形成さ
れる素子との接続のための端子電極あるいは配線は、そ
れぞれ埋込みゲートあるいはソース・ドレイン領域形成
と同時に同様にして形成することができる。
回路との接続あるいは半導体基板１の他の領域に形成さ
れる素子との接続のための端子電極あるいは配線は、そ
れぞれ埋込みゲートあるいはソース・ドレイン領域形成
と同時に同様にして形成することができる。
本発明によれば、半導体基板へのゲート電極の埋込みを
予め行わないで、ソース・ドレイン′１ＩＪｒ域形成後
、それをマスクとしての不純物導入により自己整合で形
成するので、マスク合わせの必要がなく、マスク合わせ
精度に左右されないので微細加工が可能になり、素子の
小型化１間密度集積化に有効である。またゲート型なり
容量も減少するので、埋込みゲート型ＦＥＴの高速化を
達成できる。
予め行わないで、ソース・ドレイン′１ＩＪｒ域形成後
、それをマスクとしての不純物導入により自己整合で形
成するので、マスク合わせの必要がなく、マスク合わせ
精度に左右されないので微細加工が可能になり、素子の
小型化１間密度集積化に有効である。またゲート型なり
容量も減少するので、埋込みゲート型ＦＥＴの高速化を
達成できる。
第１図（ａ）〜（ｅ）は本発明の一実施例の製造工程を
順次示す断面図、第２図（ａｌ〜（Ｃ）は従来の方法の
製造工程を順次示す断面図である。 に半導体基板、４：りんイオン、５：ゲート酸化膜、６
：ゲート電極、８：ソース・ドレイン領域。 ｍ−、 代：、’１Ｍ＋ハ・上上山 １−１ ｉ＋４２ヂ゛ 第１図
順次示す断面図、第２図（ａｌ〜（Ｃ）は従来の方法の
製造工程を順次示す断面図である。 に半導体基板、４：りんイオン、５：ゲート酸化膜、６
：ゲート電極、８：ソース・ドレイン領域。 ｍ−、 代：、’１Ｍ＋ハ・上上山 １−１ ｉ＋４２ヂ゛ 第１図
Claims (1)
- １）半導体基板上に絶縁膜を形成したのち該絶縁膜の上
に高不純物濃度の半導体層よりなる二つのソース・ドレ
イン領域を離して形成し、次いで該ソース・ドレイン領
域をマスクとして前記半導体基板に不純物を導入して埋
込みゲート電極を形成し、さらに前記ソース・ドレイン
領域間に低不純物濃度の半導体層よりなるチャネル領域
を形成することを特徴とする埋込みゲート型電界効果ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14454287A JPS63308385A (ja) | 1987-06-10 | 1987-06-10 | 埋込みゲ−ト型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14454287A JPS63308385A (ja) | 1987-06-10 | 1987-06-10 | 埋込みゲ−ト型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63308385A true JPS63308385A (ja) | 1988-12-15 |
| JPH0565063B2 JPH0565063B2 (ja) | 1993-09-16 |
Family
ID=15364720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14454287A Granted JPS63308385A (ja) | 1987-06-10 | 1987-06-10 | 埋込みゲ−ト型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63308385A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001097290A3 (en) * | 2000-06-16 | 2002-08-15 | Advanced Micro Devices Inc | Buried inverted gate field-effect transistor (bigfet) |
| CN107464746A (zh) * | 2016-06-06 | 2017-12-12 | 格罗方德半导体公司 | 用于半导体装置的阈值电压及井植入方法 |
-
1987
- 1987-06-10 JP JP14454287A patent/JPS63308385A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001097290A3 (en) * | 2000-06-16 | 2002-08-15 | Advanced Micro Devices Inc | Buried inverted gate field-effect transistor (bigfet) |
| CN107464746A (zh) * | 2016-06-06 | 2017-12-12 | 格罗方德半导体公司 | 用于半导体装置的阈值电压及井植入方法 |
| CN107464746B (zh) * | 2016-06-06 | 2020-10-13 | 格罗方德半导体公司 | 用于半导体装置的阈值电压及井植入方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0565063B2 (ja) | 1993-09-16 |
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