JPS5935186B2 - Mos型半導体装置の製造方法 - Google Patents
Mos型半導体装置の製造方法Info
- Publication number
- JPS5935186B2 JPS5935186B2 JP49106496A JP10649674A JPS5935186B2 JP S5935186 B2 JPS5935186 B2 JP S5935186B2 JP 49106496 A JP49106496 A JP 49106496A JP 10649674 A JP10649674 A JP 10649674A JP S5935186 B2 JPS5935186 B2 JP S5935186B2
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- Japan
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- film
- gate
- forming
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は高密度集積回路に適したMOS型半導体装置
の製造方法に関する。
の製造方法に関する。
MOSトランジスタのゲート電極に多結晶シリコン等の
半導体膜を用いる方法は既に良く知られている。
半導体膜を用いる方法は既に良く知られている。
また、ゲート電極だけでなく、ソース、ドレインのコン
タクト電極の一部を半導体膜で形成し、いわゆるダイレ
クトコンタクト方式によつて集積回路の高密度化を図る
方法も、例えば特開昭47−13273号公報等により
知られている。しかし、上記公報に示された方法は、ゲ
ートと共通接続されるソースまたはドレインについてだ
け、ゲート電極としての半導体膜で同時にダイレクトコ
ンタクトをとるというもので、他のソースおよびドレイ
ンについては通常のMOSトランジスタ同様、パシベー
シヨン酸化膜に穴あけを行いAl蒸着膜によりコンタク
ト電極を形成するという手段がとられる。従つて、高密
度化は未だ十分とはいえないものである。この発明は上
記の点に鑑みてなされたもので、二層の半導体膜を用い
、第1の半導体膜によリソース、ドレインの少くとも一
方のコンタクト電極を形成し、第2の半導体膜によりゲ
ート電極を形成することにより、更に微細化、高密度集
積化を可能としたMOS型半導体装置の製造方法を提供
するものである。
タクト電極の一部を半導体膜で形成し、いわゆるダイレ
クトコンタクト方式によつて集積回路の高密度化を図る
方法も、例えば特開昭47−13273号公報等により
知られている。しかし、上記公報に示された方法は、ゲ
ートと共通接続されるソースまたはドレインについてだ
け、ゲート電極としての半導体膜で同時にダイレクトコ
ンタクトをとるというもので、他のソースおよびドレイ
ンについては通常のMOSトランジスタ同様、パシベー
シヨン酸化膜に穴あけを行いAl蒸着膜によりコンタク
ト電極を形成するという手段がとられる。従つて、高密
度化は未だ十分とはいえないものである。この発明は上
記の点に鑑みてなされたもので、二層の半導体膜を用い
、第1の半導体膜によリソース、ドレインの少くとも一
方のコンタクト電極を形成し、第2の半導体膜によりゲ
ート電極を形成することにより、更に微細化、高密度集
積化を可能としたMOS型半導体装置の製造方法を提供
するものである。
この発明の方法は以下の工程を含むことを特徴とする。
即ち、1 半導体基板に絶縁膜を形成し、その絶縁膜の
うちゲート形成領域を残してソース、ドレイン形成領域
の一部をエッチング除去する工程。
うちゲート形成領域を残してソース、ドレイン形成領域
の一部をエッチング除去する工程。
2 その半導体基板に第1の半導体膜を形成しこれをエ
ッチングしてソース、ドレインの少くとも一方のコンタ
クト電極を形成する工程。
ッチングしてソース、ドレインの少くとも一方のコンタ
クト電極を形成する工程。
3 その後半導体基板上に第2の半導体膜を形成し、こ
れをエッチングしてゲート電極を形成する工程。
れをエッチングしてゲート電極を形成する工程。
これらの工程終了後、パッシベーションを行い、更にA
l蒸着膜等により配線を行うことは従来と同様である。
l蒸着膜等により配線を行うことは従来と同様である。
この場合、半導体膜からなるゲート電極およびソース、
ドレインコンタクト電極とAl配線とのコンタクトは、
素子領域外のフィールド酸化膜上で行うことができるか
ら、集積回路を作る場合の高密度の妨げとならない。以
下図面を参照してこの発明の実施例を説明する。
ドレインコンタクト電極とAl配線とのコンタクトは、
素子領域外のフィールド酸化膜上で行うことができるか
ら、集積回路を作る場合の高密度の妨げとならない。以
下図面を参照してこの発明の実施例を説明する。
第1図a〜」はC−MOSに適用した実施例の製造工程
を説明するための図である。まずn−型Si基板1に、
イオン注入法によりp一型層2を形成した後、全面に約
8000λのフイールド酸化膜3を被覆し、pチヤネル
とnチヤネルトランジスタ形成領域を選択エツチングす
る(a)。次に、約1000人の酸化膜4を成長させた
後、ゲート形成領域を残してソース、ドレイン形成領域
の基板表面を露出させる(b)。次に第1の多結晶シリ
コン膜5を成長さc)、これをエツチングしてソースコ
ンタクト電極5sa,5sbおよびドレインコンタクト
電極5Da,5Dbを形成する(d)。これらコンタク
ト電極はソース、ドレイン領域からフイールド酸化膜3
上まで導出されている。その後、ゲート領域に残されて
いる酸化膜4を除去L/(e)、新たにゲート酸化膜6
を成長させ(イ)更にその上に第2の多結晶シリコン膜
7を成長させる(g)。次に、第2の多結晶シリコン膜
7をエツチングしてゲート電極7a,7bを形成し、こ
のゲート電極7a,7bをマスクとしてゲート酸化膜6
の不要部分をエツチング除去した後、nチヤネル側、p
チヤネル側それぞれ別個に不純物拡散を行つてn+型ソ
ース領域8sa1ドレイン領域8Daおよびp+型ソー
ス領域8sb1ドレイン領域8Dbを形成する(h)。
このとき、ゲート電極7a,7bおよびソース、ドレイ
ンの各コンタクト電極5sa,5sb,5Da,5Db
にも不純物が拡散されて導電性が付与される。また、不
純物は基板の露出面からだけでなくコンタクト電極5s
a,5sb,5Da,5Dbを介しても基板に拡散され
、これにより、図示のようなソース、ドレイン領域8s
a,8sb,8Da,8Dbが形成されるものである。
そして、最後にパシベーシヨン用酸化膜9を成長させ、
これにコンタクト穴あけを行つて(1)、Alを蒸着、
エツチングして電極配線10を形成して完成する。以上
のように、この実施例の方法ではゲート電極およびソー
ス、ドレインコンタクト電極に半導体膜を利用しており
、Al電極配線はフイールド酸化膜上でコンタクトをと
ることができるから、高密度化が可能となる。
を説明するための図である。まずn−型Si基板1に、
イオン注入法によりp一型層2を形成した後、全面に約
8000λのフイールド酸化膜3を被覆し、pチヤネル
とnチヤネルトランジスタ形成領域を選択エツチングす
る(a)。次に、約1000人の酸化膜4を成長させた
後、ゲート形成領域を残してソース、ドレイン形成領域
の基板表面を露出させる(b)。次に第1の多結晶シリ
コン膜5を成長さc)、これをエツチングしてソースコ
ンタクト電極5sa,5sbおよびドレインコンタクト
電極5Da,5Dbを形成する(d)。これらコンタク
ト電極はソース、ドレイン領域からフイールド酸化膜3
上まで導出されている。その後、ゲート領域に残されて
いる酸化膜4を除去L/(e)、新たにゲート酸化膜6
を成長させ(イ)更にその上に第2の多結晶シリコン膜
7を成長させる(g)。次に、第2の多結晶シリコン膜
7をエツチングしてゲート電極7a,7bを形成し、こ
のゲート電極7a,7bをマスクとしてゲート酸化膜6
の不要部分をエツチング除去した後、nチヤネル側、p
チヤネル側それぞれ別個に不純物拡散を行つてn+型ソ
ース領域8sa1ドレイン領域8Daおよびp+型ソー
ス領域8sb1ドレイン領域8Dbを形成する(h)。
このとき、ゲート電極7a,7bおよびソース、ドレイ
ンの各コンタクト電極5sa,5sb,5Da,5Db
にも不純物が拡散されて導電性が付与される。また、不
純物は基板の露出面からだけでなくコンタクト電極5s
a,5sb,5Da,5Dbを介しても基板に拡散され
、これにより、図示のようなソース、ドレイン領域8s
a,8sb,8Da,8Dbが形成されるものである。
そして、最後にパシベーシヨン用酸化膜9を成長させ、
これにコンタクト穴あけを行つて(1)、Alを蒸着、
エツチングして電極配線10を形成して完成する。以上
のように、この実施例の方法ではゲート電極およびソー
ス、ドレインコンタクト電極に半導体膜を利用しており
、Al電極配線はフイールド酸化膜上でコンタクトをと
ることができるから、高密度化が可能となる。
また、第1図cの工程で成長させた第1の多結晶シリコ
ン膜のみを用いて、ゲート電極およびソース、ドレイン
コンタクト電極を形成することは可能であるが、実施例
で説明したように二層の多結晶シリコン膜を利用するこ
とにより更に高密度化が可能となる。
ン膜のみを用いて、ゲート電極およびソース、ドレイン
コンタクト電極を形成することは可能であるが、実施例
で説明したように二層の多結晶シリコン膜を利用するこ
とにより更に高密度化が可能となる。
この点について第2図、第3図を用いて説明する。まず
、一層の多結晶シリコン膜のみでゲート電極およびソー
ス、ドルインコンタクト電極を形成する場合には、第2
図に示すように、ゲート電極幅をAとしたとき、このゲ
ート電極が既に下に形成されているゲート絶縁膜上に確
実に重なるようにするためにはマスク合せの余裕aが必
要であり、またソースおよびドレインコンタクト電極が
ゲート絶縁膜に重ならないようにするためにマスク合せ
の余裕bが必要となる。従つてゲート領域の長さL1と
してL1二A+2(a+b) を必要とする。
、一層の多結晶シリコン膜のみでゲート電極およびソー
ス、ドルインコンタクト電極を形成する場合には、第2
図に示すように、ゲート電極幅をAとしたとき、このゲ
ート電極が既に下に形成されているゲート絶縁膜上に確
実に重なるようにするためにはマスク合せの余裕aが必
要であり、またソースおよびドレインコンタクト電極が
ゲート絶縁膜に重ならないようにするためにマスク合せ
の余裕bが必要となる。従つてゲート領域の長さL1と
してL1二A+2(a+b) を必要とする。
一方、この発明の方法では、第3図に示すように、ゲー
ト電極幅Aとゲート絶縁膜の幅は一致し、ゲート電極と
ソース、ドレインコンタクト電極は最初から酸化膜によ
り分離されているため原理的に接触する可能性はないが
、ゲート電極がソース、ドレインコンタクト電極上に重
ならないようにマスク合せ余裕cをとるとしても、ゲー
ト領域の長さL2としてはL2=A+2c となる。
ト電極幅Aとゲート絶縁膜の幅は一致し、ゲート電極と
ソース、ドレインコンタクト電極は最初から酸化膜によ
り分離されているため原理的に接触する可能性はないが
、ゲート電極がソース、ドレインコンタクト電極上に重
ならないようにマスク合せ余裕cをとるとしても、ゲー
ト領域の長さL2としてはL2=A+2c となる。
いま、a−b=c二ΔとすればL,−L2=2Δとなり
、この分だけ、この発明の方法によるものの方が集積度
を向上できることになる。また、第2図のように一層の
多結晶シリコン膜のみのエツチングでゲート電極とソー
ス、ドレインコンタクト電極を同時に形成するには、最
小エツチング幅があるのが通常で、これがマスク合せの
余裕a+bより大きい場合には、ゲート領域の長さは更
に大きくなり、この点からもこの発明の方法による方が
高密度化に有利である。即ち、微細加工技術の限界によ
り決まる最小加工寸法がマスク合せの余裕a+bより大
きい場合、第2図の方法では例えば6μルール(最小加
工寸法を6μとする)に従うとすると、ゲート電極幅A
が6μ、ゲート電極とソース、ドレインコンタクト電極
間の分離幅が6μであつてL1二18μより小さくはな
らない。
、この分だけ、この発明の方法によるものの方が集積度
を向上できることになる。また、第2図のように一層の
多結晶シリコン膜のみのエツチングでゲート電極とソー
ス、ドレインコンタクト電極を同時に形成するには、最
小エツチング幅があるのが通常で、これがマスク合せの
余裕a+bより大きい場合には、ゲート領域の長さは更
に大きくなり、この点からもこの発明の方法による方が
高密度化に有利である。即ち、微細加工技術の限界によ
り決まる最小加工寸法がマスク合せの余裕a+bより大
きい場合、第2図の方法では例えば6μルール(最小加
工寸法を6μとする)に従うとすると、ゲート電極幅A
が6μ、ゲート電極とソース、ドレインコンタクト電極
間の分離幅が6μであつてL1二18μより小さくはな
らない。
これに対しこの発明の方法では、前述のようにゲート電
極とソース、ドレインコンタクト電極は酸化膜によつて
最初から分離されていて、第3図のマスク合せ予裕cは
電極間分離のためには原理的には必要ないから、同じ6
μルールを適用してL2=6μまで微細化することが可
能である。またこの発明においては、ソース、ドレイン
コンタクト電極を形成する第1層多結晶シリコン膜を堆
積する際に、第1図b−cに示すように、ゲート領域に
酸化膜4を残しておくことは重要な意味をもつ。
極とソース、ドレインコンタクト電極は酸化膜によつて
最初から分離されていて、第3図のマスク合せ予裕cは
電極間分離のためには原理的には必要ないから、同じ6
μルールを適用してL2=6μまで微細化することが可
能である。またこの発明においては、ソース、ドレイン
コンタクト電極を形成する第1層多結晶シリコン膜を堆
積する際に、第1図b−cに示すように、ゲート領域に
酸化膜4を残しておくことは重要な意味をもつ。
即ちこの酸化膜4は原理的には要らないものであるが、
これがないと素子領域全面に堆積された第1層多結晶シ
リコン膜をエツチングしてパターニングする際にチヤネ
ル領域基板表面がエツチングされる。シリコン基板と多
結晶シリコンでは殆んどエツチングの選択性かないから
である。このことはチヤネル領域の基板表面荒れの原因
となり、素子特性劣化をもたらす。また第1層多結晶シ
リコン膜が不純物ドープト・シリコンである場合には、
この酸化膜4を残しておかないとチヤネル領域にも不純
物が拡散されて、しきい値制御が難しくなる。本発明で
はゲート領域に酸化膜4を残しておくことにより、この
ような問題を解決している。なお、この発明は上記実施
例に限られるものではない。
これがないと素子領域全面に堆積された第1層多結晶シ
リコン膜をエツチングしてパターニングする際にチヤネ
ル領域基板表面がエツチングされる。シリコン基板と多
結晶シリコンでは殆んどエツチングの選択性かないから
である。このことはチヤネル領域の基板表面荒れの原因
となり、素子特性劣化をもたらす。また第1層多結晶シ
リコン膜が不純物ドープト・シリコンである場合には、
この酸化膜4を残しておかないとチヤネル領域にも不純
物が拡散されて、しきい値制御が難しくなる。本発明で
はゲート領域に酸化膜4を残しておくことにより、この
ような問題を解決している。なお、この発明は上記実施
例に限られるものではない。
例えば実施例ではC−MOSを説明したが他のあらゆる
形式のMOS集積回路に適用して効果がある。また、実
施例では多結晶シリコン膜には、ソース、ドレイン領域
への不純物拡散を行つて導電性を付与したが、成長時に
ドーピングを行つてもよい。更に、多結晶シリコン膜の
代りに他の半導体膜を用いてもよい。
形式のMOS集積回路に適用して効果がある。また、実
施例では多結晶シリコン膜には、ソース、ドレイン領域
への不純物拡散を行つて導電性を付与したが、成長時に
ドーピングを行つてもよい。更に、多結晶シリコン膜の
代りに他の半導体膜を用いてもよい。
第1図a−Jはこの発明の一実施例の製造工程を説明す
るための図、第2図および第3図は従来法とこの発明の
方法による場合の集積度向上の度合を説明するための図
である。 1・・・・・・n一型Si基板、2・・・・・・p一型
層、3・・・・・・フイールド酸化膜、4・・・・・・
酸化膜、5・・・・・・第1の多結晶シリコン膜、5s
a,5sb・・・・・・ソースコンタクト電極)5Da
,5Db・・・・・・ドレインコンタクト電極、6・・
・・・・ゲート酸化膜、7・・・・・・第2の多結晶シ
リコン膜、8sa,8sb・・・・・・ソース領域、8
Da,8Db・・・・・・ドレイン領域、9・・・・・
・パシベーシヨン酸化膜、10・・・・・・電極配線。
るための図、第2図および第3図は従来法とこの発明の
方法による場合の集積度向上の度合を説明するための図
である。 1・・・・・・n一型Si基板、2・・・・・・p一型
層、3・・・・・・フイールド酸化膜、4・・・・・・
酸化膜、5・・・・・・第1の多結晶シリコン膜、5s
a,5sb・・・・・・ソースコンタクト電極)5Da
,5Db・・・・・・ドレインコンタクト電極、6・・
・・・・ゲート酸化膜、7・・・・・・第2の多結晶シ
リコン膜、8sa,8sb・・・・・・ソース領域、8
Da,8Db・・・・・・ドレイン領域、9・・・・・
・パシベーシヨン酸化膜、10・・・・・・電極配線。
Claims (1)
- 1 半導体基板に絶縁膜を形成し、この絶縁膜のうちゲ
ート形成領域を残しソース、ドレイン形成領部の一部を
エッチング除去する工程と、前記半導体基板に第1の半
導体膜を形成しこれをエッチングしてソース、ドレイン
の少くとも一方のコンタクト電極を形成する工程と、こ
の後半導体基板上に第2の半導体膜を形成しこれをエッ
チングしてゲート電極を形成する工程とを具備したこと
を特徴とするMOS型半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP49106496A JPS5935186B2 (ja) | 1974-09-14 | 1974-09-14 | Mos型半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP49106496A JPS5935186B2 (ja) | 1974-09-14 | 1974-09-14 | Mos型半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5133571A JPS5133571A (en) | 1976-03-22 |
JPS5935186B2 true JPS5935186B2 (ja) | 1984-08-27 |
Family
ID=14435035
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP49106496A Expired JPS5935186B2 (ja) | 1974-09-14 | 1974-09-14 | Mos型半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5935186B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6245990Y2 (ja) * | 1982-09-11 | 1987-12-09 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54101680A (en) * | 1978-01-27 | 1979-08-10 | Sony Corp | Semiconductor device |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS494990A (ja) * | 1972-04-26 | 1974-01-17 | ||
JPS4964380A (ja) * | 1972-10-20 | 1974-06-21 |
-
1974
- 1974-09-14 JP JP49106496A patent/JPS5935186B2/ja not_active Expired
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS494990A (ja) * | 1972-04-26 | 1974-01-17 | ||
JPS4964380A (ja) * | 1972-10-20 | 1974-06-21 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6245990Y2 (ja) * | 1982-09-11 | 1987-12-09 |
Also Published As
Publication number | Publication date |
---|---|
JPS5133571A (en) | 1976-03-22 |
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