JPS6329850A - マイクロコンピユ−タの誤動作発生防止装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、マイクロコンピュータが外乱ノイズの影響を
受けた場合に、それを検出して誤動作発生を防止できる
ようにした誤動作発生防止装置に関する。

（ロ）従来技術とその問題点 一般に、マイクロコンピュータを応用した制御ソステム
において、マイクロコンピュータが誤動作を起こすと制
御シーケンスが混乱するなどして不測の事態を生じるの
で、かかる誤動作発生を極力無くす必要がある。

マイクロコンピュータの誤動作発生には、ソフトウェア
の間違い（バグ）や、素子の破損、外乱ノイズ等の各種
の要因がある。ソフトウェアの間違いはデバッグで対処
でき、また、素子の破損は故障箇所を修理することで直
すことができる。一方、外乱ノイズに起因した誤動作は
、その発生原因が多種多様であるために対策が難しい。

すなわち、従来は、外乱ノイズの影響を除去するために
、電源ラインにノイズ除去フィルタを設けたり、アース
電位を下げたり、さらには、装置にシールドを施すなど
しているが充分でない。

一方、技術計算ではデータ処理の迅速さが要求されるが
、マイクロコンピュータを応用した制御システムでは、
処理の迅速さよりもむしろ正確、さが要求される。した
がって、データ処理の速度をある程度犠牲にしても、誤
動作発生を確実に防止できる方がより好ましいと言える
。また、外乱ノイズによるマイクロコンピュータの誤動
作は、最終的には、ＣＰＵが正しい命令コードを実行し
たか否かで決まる。したがって、メモリから取り出した
命令コードをチェックすれば、外乱ノイズの影響の有無
を知ることができる。

本発明は、かかる点に着目してなされたものであって、
ＣＰＵの命令コードフェッチサイクルにおいてウェイト
ステートを挿入し、メモリから取り出した命令コードを
所定の時間差でらって互いに比較することに上り外乱ノ
イズ等の影響の有無を検出し、これによってマイクロコ
ンピュータの誤動作発生を防止することを目的とする。

（ハ）問題点を解決するための手段 本発明のマイクロコンピュータの誤動作発生防止装置は
、上記の目的を達成するｒ二めに、ＣＰＵの命令コード
フェッチサイクル（Ｍ１）においてメモリからデータバ
ス上に読み出された命令コードをラッチするラッチ回路
と、命令コードフエブヂサイクル（Ｍ１）を構成するク
ロックパルスがＣＰＵへの命令コードの取り込みステー
ト（’ｒ　３）になる以前にウェイトステートを挿入す
るためのウェイト信号をＣＰｔＪに出力するとともに、
このウェイトステートにおいて前記命令コードをラッチ
する信号を前記ラッチ回路に出力するタイミング回路と
、ラッチ回路でラッチされた命令コードと命令コードの
取り込みステート（Ｔ３）におけるデータバス上の命令
コードとを比較して両命令コードが不一致の場合に不一
致信号を出力するデジタルコンパレータと、デジタルコ
ンパレータからの不一致信号に応答してＣＰＵに誤り発
生検知信号を出力する出力回路とを備えた構成とした。

（ニ）作用 本発明のマイクロコンピュータの誤動作発生防止装置で
は、ＣＰＵの命令コードフェッチサイクル（Ｍ１）にお
いてメモリからデータバス上に読み出された命令コード
がラッチ回路でラッチされる。

その場合、タイミング回路によって命令コードフェッチ
サイクル（Ｍ１）を構成するクロックパルスにウェイト
サイクルが挿入され、ＣＰＵの命令コード取り込みステ
ート（Ｔ、）になる以前に命令コードがラッチされるよ
うに制御される。

そして、ラッチ回路でラッチされた命令コードと命令コ
ード取り込みステート（Ｔ３）でのデータバス上の命令
コードとがデジタルコンパレータで比較される。すなわ
ち、メモリから取り出された同じ命令コードが所定の時
間差でもって比較される。一方の命令コードが外乱ノイ
ズの影響を受けると、互いにコードが一致しなくなるの
で、デジタルコンパレータからは不一致信号が出力回路
に与えられ、出力回路からこの不一致信号に応答してＣ
ＰＵに対して誤り発生検知信号が出力される。

これにより、ＣＰＵは外乱ノイズ等の影響の有無を検知
できるので、たとえば割り込み処理等の対策を講じるこ
とができる。

（ホ）実施例 第１図は、本発明の実施例に係るマイクロコンピュータ
の誤動作発生防止装置を含むブロック図である。同図に
おいて、符号１はマイクロコンピュータのＣＰＵで、本
例では２８０が適用される。

また、２は各種の命令コードが記憶されたＣＰＵ付属の
メモリ、４は本発明の誤動作発生防止装置である。そし
て、この実施例の誤動作発生防止装置４は、ラッチ回路
６、タイミング回路８、デジタルコンパレータｌＯおよ
び出力回路（本例では割り込み要求回路）！２で構成さ
れる。１・１はアドレスバス、１６はコントロールバス
、１８はデータバスである。

上記のラッチ回路６は、ＣＰＵＩの命令コードフェブチ
サイクル（Ｎτ１）においてメモリ２からデータバス１
８上に読み出された命令コードをタイミング回路８から
与えられるラッチ信号によってラッチする。

また、タイミング回路８は、命令コードフェッチサイク
ル（Ｍ　Ｉ　）を構成するクロックパルスΦがＣＰＵＩ
への命令コードの取り込みステート（Ｔ、）になる以前
にウェイトステートを挿入するウェイト信号ＷＡＩＴを
ＣＰＵＩに出力するとともに、このウェイトステートに
おいて命令コードのラッチ信号Ａをラッチ回路６に出力
し、さらに、命令コードの取り込みステートのタイミン
グに合わせてデジタルコンパレータ１０に命令コード比
較用のタイミング信号Ｃを出力するものである。これを
実現するため、本例では、タイミング回路８を、ＣＰＵ
Ｉから与えられるクロックパルスΦを入力するリングカ
ウンタ２０と、このリングカウンタ２０のＱ７、Ｑ、端
子からの出力パルスを共通入力するオア回路２２と、こ
のオア回路２２出力を所定時間遅延さけた後、これをウ
ェイト信号ＷＡＩＴとして出力する遅延回路２４と、リ
ングカウンタ２０のＱ３端子からの出力パルスのダウン
エツジのタイミングに応答して−っのパルスをラッチ信
号Ａとして出力する第１ワンショット回路２６と、リン
グカウンタ２０のＱ５端子からの出力パルスのアップエ
ツジのタイミングに応答して−っのパルスを命令コード
比較用のタイミング信号Ｃとして出力する第２ワンンヨ
ブト回路２８とで構成している。

デジタルコンパレータ１０は、ラッチ回路６でラッチさ
れた命令コードと命令コード取り込みステートにおける
データバス１８上の命令コードとを比較して両命令コー
ドが不一致の場合に不一致信号りを出力し、また、割り
込み要求回路Ｉ２は、デジタルコンパレータ１０からの
不一致信号にＤに応答して割り込み要求信号ＩＮＴをＣ
ＰＵＩに出力するようにそれぞれ構成されている。

次に、上記の誤動作検知装置４の誤動作発生検知動作を
第２図に示すタイミングチャートを参照して説明する。

命令コードフェッチサイクル（Ｍ１）を構成するクロッ
クパルスΦは、通常、メモリ２に対してアドレスを指定
するためのステート（以下、Ｔ、ステートという）、ｃ
ｐｕｔ内部のプログラムカウンタをインクリメントする
ためのステート（以下、Ｔ、ステートという）、ＣＰＵ
Ｉへの命令コードの取り込みステート（以下、Ｔ３ステ
ートという）およびＣＰＵＩが命令コードを解読するた
めのステート（以下、Ｔ４ステートという）を含む。

命令コードフェッチサイクル（Ｍ１）が開始されると、
まず、ＣＰＵ　１からメモリ２に対してアドレスバス！
４を介してプログラムカウンタアドレスが指定されると
ともに、コントロールバス【６を介してメモリ要求信号
ＭＲＥＱ１読み出し信号π不およびエムワン信号”Ｍ　
（がそれぞれ出力される。これにより、メモリ２に記憶
されている命令コードがデータバス１８上に取り出され
る。取り出された命令コードは、読み出し信号１毛がア
クティブの間、データバス１８上にある。

一方、ＣＰＵ　ｌから出力されるクロックパルスΦは、
リングカウンタ２０のクロック端子ＣＬＫに、また、エ
ムワン信号Ｍ、がリングカウンタ２０のリセット端子Ｒ
ＥＳＥＴにそれぞれ加えられる。リングカウンタ２０は
、エムワン信号Ｍｌの入力によりリセットされ、カウン
ト動作を開始する。クロックパルスΦがＴ２ステートに
なると、リングカウンタ２０のＱ、端子からパルスが出
力される。Ｑ、端子の出力パルスは、オア回路２２を介
して遅延回路２４に人力され、所定時間だけ遅延された
後、ウェイト信号ＷＡＩＴとしてＣＰＵ１に与えられる
。ｃｐｏｔは、クロックパルスΦのダウンエツジのタイ
ミング時にウェイト信号ＷＡ［’ｌ’がローレベルにな
っていると、クロックパルスΦにウェイトステート（以
下、Ｔｗステートという）を挿入する。したがって、ま
ず、Ｔ２ステート・の後にＴｗステートが１回挿入され
る。このＴ　ｗステートの挿入により、リングカウンタ
２０のＱ３端子からパルスが出力され、これがオア回路
２２、遅延回路２４を介してＣＰＵｔに加わる。

したがって、続いてＴｗステートが挿入されることにな
る。しかし、これに続く次のステートではリングカウン
タ２０のパルス出力はなくウェイト信号ＷＡ　Ｉ　Ｔは
ハイレベルとなるので、Ｔｗステートの挿入は２回だけ
となる。

最初のＴｗステートの挿入によってリングカウンタ２０
のＱ３端子から出力されたパルスは、第１ワンショット
回路２６にも与えられる。第１ワンンヨツト回路２６は
、上記のＱ、端子からの出力パルスのダウンエツジのタ
イミングに応答して１つのパルスを出力し、これがラッ
チ信号Ａとしてラッチ回路６に入力される。これにより
、すでにデータバス１８上に取り出されていた命令コー
ドがラッチ回路６でラッチされる。このラッチ回路６の
ラッチ出力Ｂは次段のデジタルコンパレータ１０に与え
られる。

クロックパルスΦがＴｗステートの後、Ｔ３ステートに
なると、データバス１８上に取り出されていた命令コー
ドがＣＰＵＩに取り込まれるとともに、リングカウンタ
２０のＱ、端子からパルスが出力される。このＱ、端子
の出力パルスは、第２ワンショット回路２８に与えられ
る。第２ワンショット回路２８は、この出力パルスのア
ップエツジのタイミングに応答して１つのパルスを出力
し、これが命令コード比較用のタイミング信号Ｃとして
デジタルコンパレータ１０に入力される。デジタルコン
パレータｌＯは、ラッチ回路６でラッチされた命令コー
ドとＴ３ステートにおけるデータバス１８上の命令コー
ドとを比較する。すなわち、デジタルコンパレータ１０
でメモリ２から取り出された同じ命令コードがＴｖステ
ートの挿入によって所定の時間差をもって互いに比較さ
れる。外乱ノイズの影響がある場合には、デジタルコン
パレータ１０で比較される両命令コードが異なったもの
になるので、比較の結果、両命令コードが一致していな
ければ、デジタルコンパレータｌＯからは不一致信号り
が出力され、この不一致信号りが割り込み要求回路１２
に加わる。割り込み要求回路１２は、この信号りに応答
して割り込み要求信号ＩＮ、ＴをＣＰＵに出力する。こ
れにより、ＣＰＵ１は割り込み要求の処理プログラムを
実行する。

割り込み要求処理プログラムの実行後は、ＣＰＵ１から
割り込み要求回路１２にクリアパルスが出力される。

こうして、ＣＰＵＩは、命令コードフェッチサイクル（
Ｍ１）ごとに外乱ノイズ等の影響の有無をチェックする
ので、ＣＰＵＩが誤った命令コードを実行することがな
くなり、したがって誤動作発生の頻度が低減される。

なお、この実施例では、ウェイトステートＴｗを２回挿
入するようにしているが、これに限定されるものではな
く、外乱ノイズの混入期間に応じてウェイトステートＴ
ｗの挿入回数を増減すれば良い。これには、本例の場合
はリングカウンタ２０の構成を変更することによって実
現することが可能である。

（へ）効果 以上のように本発明によれば、ＣＰＵの命令コードフェ
ッチサイクルにおいてウェイトステートを挿入すること
により、メモリから取り出した命令コードを所定の時間
差をもって互いに比較して誤り発生をチェックしている
ので、多種多様な外乱ノイズに対してもその影響の有無
を確実に検出できる。したがって、マイクロコンピュー
タの誤動作発生を防止できるようになる等の優れた効果
が発揮される。

【図面の簡単な説明】

図面は本発明の実施例を示すもので、第１図はマイクロ
コンピュータの誤動作発生防止装置を含むブロック図、
第２図は同装置の動作を説明するためのタイミングチャ
ートである。 ！・・・ＣＰＵ、２・・・メモリ、４・・・誤動作発生
防止装置、６・・・ラッチ回路、８・・・タイミング回
路、ＩＯ・・・デジタルコンパレータ、Ｉ２・・・割り
込み要求回路（出力回路）、Ｉ８・・・データバス。

Claims (1)

【特許請求の範囲】
1. （１）ＣＰＵの命令コードフェッチサイクル（Ｍ１）に
   おいてメモリからデータバス上に読み出された命令コー
   ドをラッチするラッチ回路と、 前記命令コードフェッチサイクル（Ｍ１）を構成するク
   ロックパルスがＣＰＵへの命令コードの取り込みステー
   ト（Ｔ＿３）になる以前にウェイトステートを挿入する
   ためのウェイト信号をＣＰＵに出力するとともに、この
   ウェイトステートにおいて前記命令コードをラッチする
   信号を前記ラッチ回路に出力するタイミング回路と、 前記ラッチ回路でラッチされた命令コードと命令コード
   の取り込みステート（Ｔ＿３）におけるデータバス上の
   命令コードとを比較して両命令コードが不一致の場合に
   不一致信号を出力するデジタルコンパレータと、 このデジタルコンパレータからの不一致信号に応答して
   ＣＰＵに誤り発生検知信号を出力する出力回路と、 を備えることを特徴とするマイクロコンピュータの誤動
   作発生防止装置。