JPS6383839A - マイクロコンピユ−タの誤動作発生防止装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、マイクロコンピュータが外乱ノイズの影響を
受けた場合に、それを検出して誤動作発生を防止できる
ようにした誤動作発生防止装置に関する。

（ロ）従来技術とその問題点 一般に、マイクロコンピュータを応用した制御システム
において、マイクロコンピュータか誤動作を起こすと制
御シーケンスが混乱して不測の事態を生じるので、かか
る誤動作発生を極力無くす必要がある。

マイクロコンピュータの誤動作発生には、ソフトウェア
の間違い（バグ）や、素子の破損、外乱ノイズの影響等
の各種の要因がある。ソフトウェアの間違いはデバッグ
で対処でき、また、素子の破損は故障箇所を修理するこ
とで直すことができる。

一方、外乱ノイズに起因した誤動作は、その発生原因が
多種多様であるために対策が難しい。

すなわち、従来は、外乱ノイズの影響を除去するために
、電源ラインにノイズ除去フィルタを設けたり、アース
電位を下げたり、さらには、装置にンールドを施すなど
しているが充分でない。

外乱ノイズに起因したマイクロコンピュータの誤動作は
、最終的には、ＣＰＵが正しい命令コードを実行したか
否かで決まる。したがって、メモリから取り出された命
令コードをチェックすれば、外乱ノイズの影響の有無を
知ることができる。

本発明は、かかる点に着目してなされたものであって、
ＣＰＵの命令コードフェッチサイクルにおいて、ＣＰＵ
の実行速度を低下させることなく、外乱ノイズに起因し
た命令コードの誤りを確実に検出することにより、マイ
クロコンピュータの誤動作発生を有効に防止することを
目的とする。

（ハ）問題点を解決するための手段 本発明のマイクロコンピュータの誤動作発生防止装置は
、上記の目的を達成するために、ＣＰＵの命令コードフ
ェッチサイクル（Ｍ　Ｉ　）においてメモリからデータ
バス上に読み出された命令コードをラッチするラッチ回
路と、命令コードフェッチサイクル（Ｍ　１　）を構成
するクロックパルスがＣＰＵの命令コード取り込みステ
ート（Ｔ３）になる以前に前記ラッチ回路に対してラッ
チ信号を出力するタイミング回路と、前記ラッチ回路で
ラッチされた命令コードが読み出しアドレスとして与え
られるとともに、Ｃ’Ｐ　Ｕ固有の各命令コードに対応
する各アドレス位置にそれぞれ一致信号が記憶されたコ
マンドメモリと、このコマンドメモリから一致信号が出
力されない場合に、これに応答して前記ＣＰＵに誤り発
生検知信号を出力する出力回路とを備えた構成とした。

（ニ）作用 本発明のマイクロコンピュータの誤動作発生防止装置で
は、ＣＰＵの命令コードフェッチサイクルにおいてメモ
リからデータバス上に読み出された命令コードがラッチ
回路でラッチされる。その場合、タイミング回路によっ
て命令コードフェッチサイクル（Ｍ１）を構成するクロ
ックパルスがＣＰＵへの命令コードの取り込みステート
（Ｔ３）になる以前に命令コードがラッチされるように
ラッチタイミングが制御される。そして、ラッチ回路の
ラッチ出力が次段のコマンドメモリに対して読み出しア
ドレスとして与えられる。

コマンドメモリには、予め、ＣＰＵ固有の各命令コード
に対応した各アドレス位置にそれぞれ一致信号が記憶さ
れているので、ラッチ回路から与えられる命令コードが
ＣＰＵ固有の命令コードと一致しておれば一致信号が、
一致していなげれば不一致信号がそれぞれ出力される。

コマンドメモリから不一致信号が出力されると、出力回
路からこれに応答してＣＰＵに誤り発生検知信号が出力
される。

これにより、ＣＰＵは外乱ノイズ等の影響の有無を検知
できるので、たとえば割り込み処理等の対策を講じるこ
とができる。

（ホ）実施例 第１図は、本発明の実施例に係るマイクロコンピュータ
の誤動作発生防止装置を含むブロック図−タのＣＰＵで
、本例ではＺ８０が適用される。

また、２は各種の命令コードが記憶されたＣＰＵ付属の
メモリ、４は本発明の誤動作発生防止装置である。また
、６はアドレスバス、８はコントロールバス、ＩＯはデ
ータバスである。

１２はＣＰＵＩの命令コードフェッチサイクル（Ｍ１）
においてメモリ２からデータバス上Ｏ上に読み出された
命令コードをラッチするラッチ回路である。また１、１
４は上記の命令コードフェッチサイクル（Ｍ１）を構成
するクロックパルスΦがＣＰＵＩへの命令コードの取り
込みステート（Ｔ３）になる以前にラッチ回路１２にラ
ッチ信号Ａを出力するタイミング回路で、カウンタを内
蔵としている。

１６はラッチ回路１２でラッチされた命令コードが読み
出しアドレスとして与えられるとともに、ＣＰＵ固有の
命令コードに対応した各アドレス位置にそれぞれ一致信
号が記憶されたコマンドメモリである。すなわち、ＣＰ
Ｕ固有の命令コードはで、コマンドメモリ１６には、Ｃ
ＰＵ固有の命令コードに対応するアドレス位置に一致信
号として“１“が、ＣＰＵ固有の命令コードに対応しな
いアドレス位置には不一致信号として“０“がそれぞれ
記憶されている。

１８はコマンドメモリ１６から一致信号が出力されない
場合、すなわち、不一致信号として“０”が出力された
場合に、これに応答してＣＰＵＩに対して誤り発生検知
信号りを出力する出力回路（本例では割り込み要求回路
）である。

次に、上記の誤動作検知装置４の誤動作発生検知動作を
第２図に示すタイミングチャートを参照して説明する。

命令コードフェッチサイクル（Ｍ１）を構成するクロッ
クパルスΦは、通常、メモリ２に対してアドレスを指定
するためのステート（以下、Ｔ、ステートという）、Ｃ
ＰＵＩ内部のプログラムカウンタをインクリメントする
ためのステート（以下、Ｔ、ステートという）、ＣＰＵ
　１への命令コードの取り込みステート（以下、Ｔ３ス
テートという）およびＣＰＵＩが命令コードを解読する
ためのステート（以下、Ｔ４ステートという）を含む。

命令コードフェッチサイクルＭｌが開始されると、まず
、ＣＰＵＩからメモリ２に対してアドレスバス６を介し
てプログラムカウンタアドレスが指定されるとともに、
コントロールバス８を介してメモリ要求信号ＭＲＥＱ、
読み出し信号πｍおよびエムワン信号■がそれぞれ出力
される。これによりメモリ２に記憶されている命令コー
ドがデータバスＩＯ上に取り出される。取り出された命
令コードは、読み出し信号ＲＤがアクティブの間、デー
タバスＩＯ上にある。

一方、ＣＰＵＩから出力されるクロックパルスΦは、タ
イミング回路１４に与えらｄる。タイミング回路１４は
、クロックパルスΦをカウントしてＴ、ステートのアッ
プエツジのタイミングに応答してラッチ信号Ａをラッチ
回路１２に出力する。

これにより、データバスＩＯ上に取り出されていた命令
コードがラッチ回路１２でラッチされる。

すなわち、Ｔ、ステートになる以前に命令コードがラッ
チされることになる。そして、ラッチ回路１２のラッチ
出力Ｂは次段のコマンドメモリ１６に対して読み出しア
ドレスとして与えられる。

コマンドメモリ１６からは、ラッチ回路１２から与えら
れる命令コードがＣＰＵ固有の命令コードと一致してお
れば一致信号としての“１”が、−致していなければ不
一致信号としての“０”がそれぞれ出力される。メモリ
２からデータバスＩＯ上に命令コードを取り出した際に
命令コードが外乱ノイズの影響を受けるとＣＰＵ固有の
命令コードに一致しなくなるので、コマンドメモリから
は不一致信号として“０”が出力されることになる。そ
して、その出力Ｃが割り込み要求回路１８に加わる。

割り込み要求回路１８は、コマンドメモリ１６から不一
致信号の“０”が入力されると、これに応答してＣＰＵ
Ｉに誤り発生検知信号りを出力する。

ＣＰＵＩは、この誤り発生検知信号りが人力されると、
割り込み要求の処理プログラムを実行する。

憧り１ハ：λフ、託ぢ半ｈｎ冊−？。声−二２ｎ＼Φζ
＝イＡＩＪｒ＋ｎｖＴ１から割り込み要求回路１８にク
リアパルスが出力される。

こうして、ＣＰＵＩは、命令コードフェッチサイクル（
Ｍ１）ごとに外乱ノイズ等の影響の有無をチェックする
ので、ＣＰＵＩが誤った命令コードを実行することがな
くなる。したがって、誤動作発生の頻度が低減される。

なお、上記の実施例では、コマンドメモリ１６から不一
致信号が出力されると、直ちに割り込み要求回路１８か
ら割り込み要求信号が出力されるようにしているが、コ
マンドメモリ１６からの不一致信号をタイミング回路１
４を介してＣＰＵ　１にウェイト信号ＷＡＩＴとして与
え、このウェイト信号ＷＡ　Ｉ　Ｔが複数回連続してい
る場合に初めてＣＰＵＩが割り込み要求を受は入れるよ
うにすることも可能である。

（へ）効果 以上のように本発明によれば、ＣＰＵの命令コードフェ
ッチサイクルにおいて、メモリから取り出された命令コ
ードがＣＰＵに取り込む前に逐次コマンドメモリでチェ
ックされるので、ＣＰＵの実行速度を低下させることな
く、外乱ノイズの影響の有無を確実に検出でき、したが
って、マイクロコンピュータの誤動作発生を有効に防止
できるようになる等の優れた効果が発揮される。

【図面の簡単な説明】

図面は本発明の実施例を示すもので、第１図はマイクロ
コンピュータの誤動作発生防止装置を含むブロック図、
第２図は同装置の動作を説明するためのタイミングチャ
ートである。 １・・・ＣＰＵ、２・・・メモリ、４・・・誤動作発生
防止装置、ＩＯ・・データバス、Ｉ２・・・ラッチ回路
、Ｉ４・・・タイミング回路、１６・・・コマンドメモ
リ。

Claims (1)

【特許請求の範囲】
1. （１）ＣＰＵの命令コードフェッチサイクル（Ｍ１）に
   おいてメモリからデータバス上に読み出された命令コー
   ドをラッチするラッチ回路と、 前記命令コードフェッチサイクル（Ｍ１）を構成するク
   ロックパルスがＣＰＵの命令コード取り込みステート（
   Ｔ＿３）になる以前に前記ラッチ回路に対してラッチ信
   号を出力するタイミング回路と、前記ラッチ回路でラッ
   チされた命令コードが読み出しアドレスとして与えられ
   るとともに、ＣＰＵ固有の各命令コードに対応する各ア
   ドレス位置にそれぞれ一致信号が記憶されたコマンドメ
   モリと、 このコマンドメモリから一致信号が出力されない場合に
   、これに応答して前記ＣＰＵに誤り発生検知信号を出力
   する出力回路と、 を備えることを特徴とするマイクロコンピュータの誤動
   作発生防止装置。