JPS6329850A - Preventing device for microcomputer from generation of malfunction - Google Patents

Abstract

PURPOSE:To prevent a microcomputer from the generation of malfunction by inserting a wait state into an instruction code fetching cycle in a CPU and comparing instruction codes fetched from a memory with each other with a prescribed time difference to check the generation of an error. CONSTITUTION:The titled device is provided with a latch circuit 6 for latching an instruction code read out from a memory 2 to a data bus 18 in a CPU instruction code fetch cycle M1, a timing circuit 8 for outputting a wait state signal for inserting the wait state before turning a clock pulse constituting the cycle M1 to an instruction code entering state T3 to the CPU and outputting an instruction code latching signal to the latch circuit 6 in the wait state, a digital comparator 10 for comparing an instruction code latched by the latch circuit 6 with an instruction code on the data bus 18 in the instruction code entering state T3 and outputting a discrepancy signal at the time of processing of discrepancy between both the instruction codes, and an output circuit 12.

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、マイクロコンピュータが外乱ノイズの影響を
受けた場合に、それを検出して誤動作発生を防止できる
ようにした誤動作発生防止装置に関する。DETAILED DESCRIPTION OF THE INVENTION (a) Field of Industrial Application The present invention relates to a malfunction prevention device that detects when a microcomputer is affected by disturbance noise and prevents malfunction from occurring. .

（ロ）従来技術とその問題点 一般に、マイクロコンピュータを応用した制御ソステム
において、マイクロコンピュータが誤動作を起こすと制
御シーケンスが混乱するなどして不測の事態を生じるの
で、かかる誤動作発生を極力無くす必要がある。(b) Prior art and its problems In general, in a control system that uses a microcomputer, if the microcomputer malfunctions, the control sequence becomes confused and other unforeseen situations occur, so it is necessary to eliminate such malfunctions as much as possible. be.

マイクロコンピュータの誤動作発生には、ソフトウェア
の間違い（バグ）や、素子の破損、外乱ノイズ等の各種
の要因がある。ソフトウェアの間違いはデバッグで対処
でき、また、素子の破損は故障箇所を修理することで直
すことができる。一方、外乱ノイズに起因した誤動作は
、その発生原因が多種多様であるために対策が難しい。Malfunctions of microcomputers are caused by various factors such as software errors (bugs), element damage, and external noise. Errors in software can be dealt with through debugging, and damage to elements can be fixed by repairing the faulty part. On the other hand, it is difficult to countermeasures against malfunctions caused by disturbance noise because their causes are diverse.

すなわち、従来は、外乱ノイズの影響を除去するために
、電源ラインにノイズ除去フィルタを設けたり、アース
電位を下げたり、さらには、装置にシールドを施すなど
しているが充分でない。That is, conventionally, in order to remove the influence of disturbance noise, noise removal filters are provided in the power supply line, the ground potential is lowered, and furthermore, the device is provided with a shield, but these methods are not sufficient.

一方、技術計算ではデータ処理の迅速さが要求されるが
、マイクロコンピュータを応用した制御システムでは、
処理の迅速さよりもむしろ正確、さが要求される。した
がって、データ処理の速度をある程度犠牲にしても、誤
動作発生を確実に防止できる方がより好ましいと言える
。また、外乱ノイズによるマイクロコンピュータの誤動
作は、最終的には、ＣＰＵが正しい命令コードを実行し
たか否かで決まる。したがって、メモリから取り出した
命令コードをチェックすれば、外乱ノイズの影響の有無
を知ることができる。On the other hand, technical calculations require speedy data processing, but control systems that use microcomputers require
Accuracy is required rather than speed of processing. Therefore, it is more preferable to be able to reliably prevent malfunctions even if the speed of data processing is sacrificed to some extent. Further, malfunction of a microcomputer due to disturbance noise is ultimately determined by whether or not the CPU executes a correct instruction code. Therefore, by checking the instruction code retrieved from the memory, it is possible to know whether or not there is an influence of disturbance noise.

本発明は、かかる点に着目してなされたものであって、
ＣＰＵの命令コードフェッチサイクルにおいてウェイト
ステートを挿入し、メモリから取り出した命令コードを
所定の時間差でらって互いに比較することに上り外乱ノ
イズ等の影響の有無を検出し、これによってマイクロコ
ンピュータの誤動作発生を防止することを目的とする。The present invention has been made focusing on this point,
A wait state is inserted in the instruction code fetch cycle of the CPU, and the instruction codes fetched from the memory are fetched at a predetermined time difference and compared with each other to detect the presence or absence of the influence of disturbance noise, etc., and thereby prevent malfunction of the microcomputer. The purpose is to prevent this from occurring.

（ハ）問題点を解決するための手段 本発明のマイクロコンピュータの誤動作発生防止装置は
、上記の目的を達成するｒ二めに、ＣＰＵの命令コード
フェッチサイクル（Ｍ１）においてメモリからデータバ
ス上に読み出された命令コードをラッチするラッチ回路
と、命令コードフエブヂサイクル（Ｍ１）を構成するク
ロックパルスがＣＰＵへの命令コードの取り込みステー
ト（’ｒ　３）になる以前にウェイトステートを挿入す
るためのウェイト信号をＣＰｔＪに出力するとともに、
このウェイトステートにおいて前記命令コードをラッチ
する信号を前記ラッチ回路に出力するタイミング回路と
、ラッチ回路でラッチされた命令コードと命令コードの
取り込みステート（Ｔ３）におけるデータバス上の命令
コードとを比較して両命令コードが不一致の場合に不一
致信号を出力するデジタルコンパレータと、デジタルコ
ンパレータからの不一致信号に応答してＣＰＵに誤り発
生検知信号を出力する出力回路とを備えた構成とした。(c) Means for Solving the Problems The microcomputer malfunction prevention device of the present invention achieves the above objectives.Secondly, in the CPU instruction code fetch cycle (M1), the microcomputer malfunction prevention device A latch circuit that latches the read instruction code and a wait state are inserted before the clock pulse that makes up the instruction code web cycle (M1) enters the instruction code loading state ('r 3) to the CPU. While outputting a wait signal to CPtJ,
A timing circuit outputs a signal for latching the instruction code to the latch circuit in this wait state, and compares the instruction code latched by the latch circuit with the instruction code on the data bus in the instruction code capture state (T3). The configuration includes a digital comparator that outputs a mismatch signal when the two instruction codes do not match, and an output circuit that outputs an error occurrence detection signal to the CPU in response to the mismatch signal from the digital comparator.

（ニ）作用 本発明のマイクロコンピュータの誤動作発生防止装置で
は、ＣＰＵの命令コードフェッチサイクル（Ｍ１）にお
いてメモリからデータバス上に読み出された命令コード
がラッチ回路でラッチされる。(D) Function In the microcomputer malfunction prevention device of the present invention, the instruction code read from the memory onto the data bus in the instruction code fetch cycle (M1) of the CPU is latched by the latch circuit.

その場合、タイミング回路によって命令コードフェッチ
サイクル（Ｍ１）を構成するクロックパルスにウェイト
サイクルが挿入され、ＣＰＵの命令コード取り込みステ
ート（Ｔ、）になる以前に命令コードがラッチされるよ
うに制御される。In that case, the timing circuit inserts a wait cycle into the clock pulses that constitute the instruction code fetch cycle (M1), and controls the instruction code to be latched before the CPU enters the instruction code fetching state (T,). .

そして、ラッチ回路でラッチされた命令コードと命令コ
ード取り込みステート（Ｔ３）でのデータバス上の命令
コードとがデジタルコンパレータで比較される。すなわ
ち、メモリから取り出された同じ命令コードが所定の時
間差でもって比較される。一方の命令コードが外乱ノイ
ズの影響を受けると、互いにコードが一致しなくなるの
で、デジタルコンパレータからは不一致信号が出力回路
に与えられ、出力回路からこの不一致信号に応答してＣ
ＰＵに対して誤り発生検知信号が出力される。Then, the instruction code latched by the latch circuit and the instruction code on the data bus in the instruction code capture state (T3) are compared by a digital comparator. That is, the same instruction codes retrieved from memory are compared with a predetermined time difference. If one instruction code is affected by disturbance noise, the codes will no longer match each other, so a mismatch signal is given from the digital comparator to the output circuit, and the output circuit responds to the mismatch signal to
An error occurrence detection signal is output to the PU.

これにより、ＣＰＵは外乱ノイズ等の影響の有無を検知
できるので、たとえば割り込み処理等の対策を講じるこ
とができる。As a result, the CPU can detect the presence or absence of the influence of disturbance noise, etc., and therefore can take measures such as interrupt processing, for example.

（ホ）実施例 第１図は、本発明の実施例に係るマイクロコンピュータ
の誤動作発生防止装置を含むブロック図である。同図に
おいて、符号１はマイクロコンピュータのＣＰＵで、本
例では２８０が適用される。(e) Embodiment FIG. 1 is a block diagram including a microcomputer malfunction prevention device according to an embodiment of the present invention. In the figure, reference numeral 1 is a CPU of a microcomputer, and in this example, 280 is applied.

また、２は各種の命令コードが記憶されたＣＰＵ付属の
メモリ、４は本発明の誤動作発生防止装置である。そし
て、この実施例の誤動作発生防止装置４は、ラッチ回路
６、タイミング回路８、デジタルコンパレータｌＯおよ
び出力回路（本例では割り込み要求回路）！２で構成さ
れる。１・１はアドレスバス、１６はコントロールバス
、１８はデータバスである。Further, 2 is a memory attached to the CPU in which various instruction codes are stored, and 4 is a malfunction prevention device of the present invention. The malfunction prevention device 4 of this embodiment includes a latch circuit 6, a timing circuit 8, a digital comparator IO, and an output circuit (an interrupt request circuit in this embodiment)! Consists of 2. 1.1 is an address bus, 16 is a control bus, and 18 is a data bus.

上記のラッチ回路６は、ＣＰＵＩの命令コードフェブチ
サイクル（Ｎτ１）においてメモリ２からデータバス１
８上に読み出された命令コードをタイミング回路８から
与えられるラッチ信号によってラッチする。The latch circuit 6 is configured to transfer data from the memory 2 to the data bus 1 in the instruction code feb cycle (Nτ1) of the CPUI.
The instruction code read onto the timing circuit 8 is latched by a latch signal given from the timing circuit 8.

また、タイミング回路８は、命令コードフェッチサイク
ル（Ｍ　Ｉ　）を構成するクロックパルスΦがＣＰＵＩ
への命令コードの取り込みステート（Ｔ、）になる以前
にウェイトステートを挿入するウェイト信号ＷＡＩＴを
ＣＰＵＩに出力するとともに、このウェイトステートに
おいて命令コードのラッチ信号Ａをラッチ回路６に出力
し、さらに、命令コードの取り込みステートのタイミン
グに合わせてデジタルコンパレータ１０に命令コード比
較用のタイミング信号Ｃを出力するものである。これを
実現するため、本例では、タイミング回路８を、ＣＰＵ
Ｉから与えられるクロックパルスΦを入力するリングカ
ウンタ２０と、このリングカウンタ２０のＱ７、Ｑ、端
子からの出力パルスを共通入力するオア回路２２と、こ
のオア回路２２出力を所定時間遅延さけた後、これをウ
ェイト信号ＷＡＩＴとして出力する遅延回路２４と、リ
ングカウンタ２０のＱ３端子からの出力パルスのダウン
エツジのタイミングに応答して−っのパルスをラッチ信
号Ａとして出力する第１ワンショット回路２６と、リン
グカウンタ２０のＱ５端子からの出力パルスのアップエ
ツジのタイミングに応答して−っのパルスを命令コード
比較用のタイミング信号Ｃとして出力する第２ワンンヨ
ブト回路２８とで構成している。Further, the timing circuit 8 is configured such that the clock pulse Φ constituting the instruction code fetch cycle (M I ) is
A wait signal WAIT for inserting a wait state is output to the CPUI before the instruction code is captured in the state (T, ), and a latch signal A of the instruction code is output to the latch circuit 6 in this wait state, and further, A timing signal C for instruction code comparison is output to the digital comparator 10 in accordance with the timing of the instruction code capture state. In order to realize this, in this example, the timing circuit 8 is
A ring counter 20 which inputs the clock pulse Φ given from I, an OR circuit 22 which commonly inputs the output pulses from terminals Q7 and Q of this ring counter 20, and an OR circuit 22 which inputs the output pulses from the terminals Q7 and Q of this ring counter 20, and after delaying the output of this OR circuit 22 for a predetermined time. , a delay circuit 24 that outputs this as a wait signal WAIT, and a first one-shot circuit 26 that outputs a - pulse as a latch signal A in response to the down edge timing of the output pulse from the Q3 terminal of the ring counter 20. , and a second one-shot circuit 28 which outputs a - pulse as a timing signal C for instruction code comparison in response to the up edge timing of the output pulse from the Q5 terminal of the ring counter 20.

デジタルコンパレータ１０は、ラッチ回路６でラッチさ
れた命令コードと命令コード取り込みステートにおける
データバス１８上の命令コードとを比較して両命令コー
ドが不一致の場合に不一致信号りを出力し、また、割り
込み要求回路Ｉ２は、デジタルコンパレータ１０からの
不一致信号にＤに応答して割り込み要求信号ＩＮＴをＣ
ＰＵＩに出力するようにそれぞれ構成されている。The digital comparator 10 compares the instruction code latched by the latch circuit 6 with the instruction code on the data bus 18 in the instruction code capture state, and outputs a mismatch signal if the two instruction codes do not match, and also outputs an interrupt signal. The request circuit I2 changes the interrupt request signal INT to C in response to the mismatch signal D from the digital comparator 10.
Each is configured to output to the PUI.

次に、上記の誤動作検知装置４の誤動作発生検知動作を
第２図に示すタイミングチャートを参照して説明する。Next, the malfunction detection operation of the malfunction detection device 4 will be explained with reference to the timing chart shown in FIG.

命令コードフェッチサイクル（Ｍ１）を構成するクロッ
クパルスΦは、通常、メモリ２に対してアドレスを指定
するためのステート（以下、Ｔ、ステートという）、ｃ
ｐｕｔ内部のプログラムカウンタをインクリメントする
ためのステート（以下、Ｔ、ステートという）、ＣＰＵ
Ｉへの命令コードの取り込みステート（以下、Ｔ３ステ
ートという）およびＣＰＵＩが命令コードを解読するた
めのステート（以下、Ｔ４ステートという）を含む。The clock pulse Φ constituting the instruction code fetch cycle (M1) is normally a state (hereinafter referred to as T state) for specifying an address to the memory 2, c
state for incrementing the internal program counter (hereinafter referred to as T state), CPU
This state includes a state in which an instruction code is taken into I (hereinafter referred to as T3 state) and a state in which the CPU decodes the instruction code (hereinafter referred to as T4 state).

命令コードフェッチサイクル（Ｍ１）が開始されると、
まず、ＣＰＵ　１からメモリ２に対してアドレスバス！
４を介してプログラムカウンタアドレスが指定されると
ともに、コントロールバス【６を介してメモリ要求信号
ＭＲＥＱ１読み出し信号π不およびエムワン信号”Ｍ　
（がそれぞれ出力される。これにより、メモリ２に記憶
されている命令コードがデータバス１８上に取り出され
る。取り出された命令コードは、読み出し信号１毛がア
クティブの間、データバス１８上にある。When the instruction code fetch cycle (M1) starts,
First, address bus from CPU 1 to memory 2!
The program counter address is specified via the control bus 4, and the memory request signal MREQ1 read signal
( are respectively output. As a result, the instruction code stored in the memory 2 is retrieved onto the data bus 18. The retrieved instruction code remains on the data bus 18 while the read signal 1 is active. .

一方、ＣＰＵ　ｌから出力されるクロックパルスΦは、
リングカウンタ２０のクロック端子ＣＬＫに、また、エ
ムワン信号Ｍ、がリングカウンタ２０のリセット端子Ｒ
ＥＳＥＴにそれぞれ加えられる。リングカウンタ２０は
、エムワン信号Ｍｌの入力によりリセットされ、カウン
ト動作を開始する。クロックパルスΦがＴ２ステートに
なると、リングカウンタ２０のＱ、端子からパルスが出
力される。Ｑ、端子の出力パルスは、オア回路２２を介
して遅延回路２４に人力され、所定時間だけ遅延された
後、ウェイト信号ＷＡＩＴとしてＣＰＵ１に与えられる
。ｃｐｏｔは、クロックパルスΦのダウンエツジのタイ
ミング時にウェイト信号ＷＡ［’ｌ’がローレベルにな
っていると、クロックパルスΦにウェイトステート（以
下、Ｔｗステートという）を挿入する。したがって、ま
ず、Ｔ２ステート・の後にＴｗステートが１回挿入され
る。このＴ　ｗステートの挿入により、リングカウンタ
２０のＱ３端子からパルスが出力され、これがオア回路
２２、遅延回路２４を介してＣＰＵｔに加わる。On the other hand, the clock pulse Φ output from CPU l is
The M1 signal M is also connected to the clock terminal CLK of the ring counter 20 and the reset terminal R of the ring counter 20.
Each is added to ESET. The ring counter 20 is reset by inputting the M1 signal Ml and starts counting operation. When the clock pulse Φ enters the T2 state, a pulse is output from the Q terminal of the ring counter 20. The output pulse of the Q terminal is input to the delay circuit 24 via the OR circuit 22, and after being delayed by a predetermined time, it is given to the CPU 1 as a wait signal WAIT. If the wait signal WA['l' is at a low level at the timing of the down edge of the clock pulse Φ, the cpot inserts a wait state (hereinafter referred to as Tw state) into the clock pulse Φ. Therefore, first, the Tw state is inserted once after the T2 state. By inserting this Tw state, a pulse is output from the Q3 terminal of the ring counter 20, which is applied to the CPUt via the OR circuit 22 and the delay circuit 24.

したがって、続いてＴｗステートが挿入されることにな
る。しかし、これに続く次のステートではリングカウン
タ２０のパルス出力はなくウェイト信号ＷＡ　Ｉ　Ｔは
ハイレベルとなるので、Ｔｗステートの挿入は２回だけ
となる。Therefore, the Tw state will be inserted subsequently. However, in the next state following this, there is no pulse output from the ring counter 20 and the wait signal WAIT becomes high level, so the Tw state is inserted only twice.

最初のＴｗステートの挿入によってリングカウンタ２０
のＱ３端子から出力されたパルスは、第１ワンショット
回路２６にも与えられる。第１ワンンヨツト回路２６は
、上記のＱ、端子からの出力パルスのダウンエツジのタ
イミングに応答して１つのパルスを出力し、これがラッ
チ信号Ａとしてラッチ回路６に入力される。これにより
、すでにデータバス１８上に取り出されていた命令コー
ドがラッチ回路６でラッチされる。このラッチ回路６の
ラッチ出力Ｂは次段のデジタルコンパレータ１０に与え
られる。By inserting the first Tw state, the ring counter 20
The pulse output from the Q3 terminal is also given to the first one-shot circuit 26. The first one-way yacht circuit 26 outputs one pulse in response to the timing of the down edge of the output pulse from the Q terminal, and this is inputted as the latch signal A to the latch circuit 6. As a result, the instruction code that has already been taken out onto the data bus 18 is latched by the latch circuit 6. A latch output B of this latch circuit 6 is given to a digital comparator 10 at the next stage.

クロックパルスΦがＴｗステートの後、Ｔ３ステートに
なると、データバス１８上に取り出されていた命令コー
ドがＣＰＵＩに取り込まれるとともに、リングカウンタ
２０のＱ、端子からパルスが出力される。このＱ、端子
の出力パルスは、第２ワンショット回路２８に与えられ
る。第２ワンショット回路２８は、この出力パルスのア
ップエツジのタイミングに応答して１つのパルスを出力
し、これが命令コード比較用のタイミング信号Ｃとして
デジタルコンパレータ１０に入力される。デジタルコン
パレータｌＯは、ラッチ回路６でラッチされた命令コー
ドとＴ３ステートにおけるデータバス１８上の命令コー
ドとを比較する。すなわち、デジタルコンパレータ１０
でメモリ２から取り出された同じ命令コードがＴｖステ
ートの挿入によって所定の時間差をもって互いに比較さ
れる。外乱ノイズの影響がある場合には、デジタルコン
パレータ１０で比較される両命令コードが異なったもの
になるので、比較の結果、両命令コードが一致していな
ければ、デジタルコンパレータｌＯからは不一致信号り
が出力され、この不一致信号りが割り込み要求回路１２
に加わる。割り込み要求回路１２は、この信号りに応答
して割り込み要求信号ＩＮ、ＴをＣＰＵに出力する。こ
れにより、ＣＰＵ１は割り込み要求の処理プログラムを
実行する。When the clock pulse Φ enters the T3 state after the Tw state, the instruction code that has been taken out on the data bus 18 is taken into the CPUI, and a pulse is output from the Q terminal of the ring counter 20. This output pulse from the Q terminal is applied to the second one-shot circuit 28. The second one-shot circuit 28 outputs one pulse in response to the up-edge timing of this output pulse, and this is input to the digital comparator 10 as a timing signal C for instruction code comparison. The digital comparator IO compares the instruction code latched by the latch circuit 6 with the instruction code on the data bus 18 in the T3 state. That is, the digital comparator 10
The same instruction codes retrieved from the memory 2 are compared with each other with a predetermined time difference by inserting the Tv state. If there is an influence of disturbance noise, the two instruction codes compared by the digital comparator 10 will be different, so if the two instruction codes do not match as a result of the comparison, a mismatch signal will be output from the digital comparator IO. is output, and this mismatch signal is sent to the interrupt request circuit 12.
join. In response to this signal, the interrupt request circuit 12 outputs interrupt request signals IN and T to the CPU. Thereby, the CPU 1 executes the interrupt request processing program.

割り込み要求処理プログラムの実行後は、ＣＰＵ１から
割り込み要求回路１２にクリアパルスが出力される。After the interrupt request processing program is executed, a clear pulse is output from the CPU 1 to the interrupt request circuit 12.

こうして、ＣＰＵＩは、命令コードフェッチサイクル（
Ｍ１）ごとに外乱ノイズ等の影響の有無をチェックする
ので、ＣＰＵＩが誤った命令コードを実行することがな
くなり、したがって誤動作発生の頻度が低減される。Thus, the CPUI performs an instruction code fetch cycle (
Since the presence or absence of the influence of disturbance noise or the like is checked for each M1), the CPU no longer executes an erroneous instruction code, and therefore the frequency of occurrence of malfunctions is reduced.

なお、この実施例では、ウェイトステートＴｗを２回挿
入するようにしているが、これに限定されるものではな
く、外乱ノイズの混入期間に応じてウェイトステートＴ
ｗの挿入回数を増減すれば良い。これには、本例の場合
はリングカウンタ２０の構成を変更することによって実
現することが可能である。In this embodiment, the wait state Tw is inserted twice, but the invention is not limited to this, and the wait state Tw is inserted depending on the period during which disturbance noise is mixed.
All you have to do is increase or decrease the number of insertions of w. In this example, this can be achieved by changing the configuration of the ring counter 20.

（へ）効果 以上のように本発明によれば、ＣＰＵの命令コードフェ
ッチサイクルにおいてウェイトステートを挿入すること
により、メモリから取り出した命令コードを所定の時間
差をもって互いに比較して誤り発生をチェックしている
ので、多種多様な外乱ノイズに対してもその影響の有無
を確実に検出できる。したがって、マイクロコンピュー
タの誤動作発生を防止できるようになる等の優れた効果
が発揮される。(F) Effects As described above, according to the present invention, by inserting a wait state in the instruction code fetch cycle of the CPU, instruction codes retrieved from memory are compared with each other at a predetermined time difference to check for errors. Therefore, it is possible to reliably detect the presence or absence of the influence of a wide variety of disturbance noises. Therefore, excellent effects such as being able to prevent malfunctions of the microcomputer can be achieved.

【図面の簡単な説明】[Brief explanation of the drawing]

図面は本発明の実施例を示すもので、第１図はマイクロ
コンピュータの誤動作発生防止装置を含むブロック図、
第２図は同装置の動作を説明するためのタイミングチャ
ートである。 ！・・・ＣＰＵ、２・・・メモリ、４・・・誤動作発生
防止装置、６・・・ラッチ回路、８・・・タイミング回
路、ＩＯ・・・デジタルコンパレータ、Ｉ２・・・割り
込み要求回路（出力回路）、Ｉ８・・・データバス。The drawings show an embodiment of the present invention, and FIG. 1 is a block diagram including a malfunction prevention device for a microcomputer;
FIG. 2 is a timing chart for explaining the operation of the device. ! ...CPU, 2...Memory, 4...Malfunction prevention device, 6...Latch circuit, 8...Timing circuit, IO...Digital comparator, I2...Interrupt request circuit (output circuit), I8...data bus.

Claims (1)

【特許請求の範囲】[Claims] （１）ＣＰＵの命令コードフェッチサイクル（Ｍ１）に
おいてメモリからデータバス上に読み出された命令コー
ドをラッチするラッチ回路と、 前記命令コードフェッチサイクル（Ｍ１）を構成するク
ロックパルスがＣＰＵへの命令コードの取り込みステー
ト（Ｔ＿３）になる以前にウェイトステートを挿入する
ためのウェイト信号をＣＰＵに出力するとともに、この
ウェイトステートにおいて前記命令コードをラッチする
信号を前記ラッチ回路に出力するタイミング回路と、 前記ラッチ回路でラッチされた命令コードと命令コード
の取り込みステート（Ｔ＿３）におけるデータバス上の
命令コードとを比較して両命令コードが不一致の場合に
不一致信号を出力するデジタルコンパレータと、 このデジタルコンパレータからの不一致信号に応答して
ＣＰＵに誤り発生検知信号を出力する出力回路と、 を備えることを特徴とするマイクロコンピュータの誤動
作発生防止装置。(1) A latch circuit that latches the instruction code read from the memory onto the data bus in the instruction code fetch cycle (M1) of the CPU, and a clock pulse that constitutes the instruction code fetch cycle (M1) is used to send instructions to the CPU. a timing circuit that outputs a wait signal for inserting a wait state to the CPU before entering the code capture state (T_3), and outputs a signal for latching the instruction code in this wait state to the latch circuit; a digital comparator that compares the instruction code latched by the latch circuit with the instruction code on the data bus in the instruction code capture state (T_3) and outputs a mismatch signal if the two instruction codes do not match; A malfunction prevention device for a microcomputer, comprising: an output circuit that outputs an error detection signal to a CPU in response to a mismatch signal.