JPH03177072A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH03177072A JPH03177072A JP31571189A JP31571189A JPH03177072A JP H03177072 A JPH03177072 A JP H03177072A JP 31571189 A JP31571189 A JP 31571189A JP 31571189 A JP31571189 A JP 31571189A JP H03177072 A JPH03177072 A JP H03177072A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要〕
半導体装置及びその製造方法に関し、
最終的にトランジスタ領域となる部位、即ちＭＯＳトラ
ンジスタならソース、ドレイン及びゲート、バイポーラ
トランジスタならエミッター、コレクタ及びベース形成
等のバターニング工程を張り合わせ工程より前に行なう
ようにして、素子基板の薄膜化の際のストッパー面を十
分に設け、薄膜の膜厚を均一にするとともに均一で安定
したトランジスタ特性を得ることを目的とし、素子基板
の裏面側に絶縁膜が形成され、該絶縁膜が支持基板に接
着された状態で素子基板が表面側から薄膜化された半導
体装置であって、前記素子基板の裏面側からのエツチン
グにより形成された側壁部及び前記絶縁膜により閉塞さ
れた底壁部からなり、素子基板の表面側で開口した深さ
一定の溝と、隣合う溝の間に形成さた膜厚一定のチャネ
ル領域とを有し、政情の隣合う方向におけるチャネル領
域の幅が該チャネル領域の膜厚より小さくなるように構
威し、又は、素子基板の裏面側を所定チャネル領域の外
周に沿いエツチングして該素子基板の裏面側に側壁部を
有する深さ一定の溝を形成する工程と、政情に素子基板
を薄膜化する際のストッパーとなる埋込み層を埋め込む
工程と、該埋込み層及び素子基板の裏面側を覆う絶縁膜
を形成する工程と、該絶縁膜を支持基板に接着して素子
基板を支持基板に張り合わせる工程と、該素子基板の表
面側で前記埋込み層をス）−／バーとして用いることに
より前記所定チャネル領域を一定の膜厚に残して素子基
板を薄膜化する工程と、該素子基板の埋込み層をエツチ
ングにより除去して絶縁膜からなる底壁部と側壁部とを
有する溝を形成する工程とを含むように構威し、又は、
前記基板と支持基板を張り合わせる工程に先立って、チ
ャネル領域に隣接する所定トランジスタ領域に不純物イ
オンをドーピングする工程を含むように構成する。
ンジスタならソース、ドレイン及びゲート、バイポーラ
トランジスタならエミッター、コレクタ及びベース形成
等のバターニング工程を張り合わせ工程より前に行なう
ようにして、素子基板の薄膜化の際のストッパー面を十
分に設け、薄膜の膜厚を均一にするとともに均一で安定
したトランジスタ特性を得ることを目的とし、素子基板
の裏面側に絶縁膜が形成され、該絶縁膜が支持基板に接
着された状態で素子基板が表面側から薄膜化された半導
体装置であって、前記素子基板の裏面側からのエツチン
グにより形成された側壁部及び前記絶縁膜により閉塞さ
れた底壁部からなり、素子基板の表面側で開口した深さ
一定の溝と、隣合う溝の間に形成さた膜厚一定のチャネ
ル領域とを有し、政情の隣合う方向におけるチャネル領
域の幅が該チャネル領域の膜厚より小さくなるように構
威し、又は、素子基板の裏面側を所定チャネル領域の外
周に沿いエツチングして該素子基板の裏面側に側壁部を
有する深さ一定の溝を形成する工程と、政情に素子基板
を薄膜化する際のストッパーとなる埋込み層を埋め込む
工程と、該埋込み層及び素子基板の裏面側を覆う絶縁膜
を形成する工程と、該絶縁膜を支持基板に接着して素子
基板を支持基板に張り合わせる工程と、該素子基板の表
面側で前記埋込み層をス）−／バーとして用いることに
より前記所定チャネル領域を一定の膜厚に残して素子基
板を薄膜化する工程と、該素子基板の埋込み層をエツチ
ングにより除去して絶縁膜からなる底壁部と側壁部とを
有する溝を形成する工程とを含むように構威し、又は、
前記基板と支持基板を張り合わせる工程に先立って、チ
ャネル領域に隣接する所定トランジスタ領域に不純物イ
オンをドーピングする工程を含むように構成する。
本発明は、半導体装置及びその製造方法に関し、特に張
り合わせウェハーの素子基板を薄膜化する際に膜厚を均
一にすることができる半導体装置及びその製造方法に関
する。
り合わせウェハーの素子基板を薄膜化する際に膜厚を均
一にすることができる半導体装置及びその製造方法に関
する。
近時、ＩＣ等においては、微細化による高集積化、高機
能化及び高速化に拍車がかかっており、その微細加工に
ついては電子ビーム露光装置の高速・高清度化によって
微小パターンの描画が可能となりつつあることから、０
．１μｍ以下の能動素子で高速なデバイス構造が要求さ
れている。一方、パターンの微細化のみでは半導体基板
との容量や抵抗の増大により信号の遅延を生ずるという
問題があり、これに対し有効なものとして薄膜の半導体
結晶を用いる５ＯＩ（シリコンオンインシュレータ）構
造、例えば張り合わせウェハーの素子基板（素子形成層
）を薄膜化するものが知られている。
能化及び高速化に拍車がかかっており、その微細加工に
ついては電子ビーム露光装置の高速・高清度化によって
微小パターンの描画が可能となりつつあることから、０
．１μｍ以下の能動素子で高速なデバイス構造が要求さ
れている。一方、パターンの微細化のみでは半導体基板
との容量や抵抗の増大により信号の遅延を生ずるという
問題があり、これに対し有効なものとして薄膜の半導体
結晶を用いる５ＯＩ（シリコンオンインシュレータ）構
造、例えば張り合わせウェハーの素子基板（素子形成層
）を薄膜化するものが知られている。
従来のこの種の半導体装置及びその製造方法について図
面に基づいて説明する。
面に基づいて説明する。
第６図（ａ）〜（ｃ）は従来の半導体装置の製造方法・
の−例を説明する図である。
の−例を説明する図である。
同図において、３１は例えばＳｉからなる素子基板、３
２は例えばＳｉからなる支持基板、３３は素子基板３１
の裏面３１ａを覆う酸化膜、３４は素子基Ｆｉ３１のト
ランジスタの作成されない空き領域又はダイシングライ
ンに設けられ、数μｍ以上の間隔でエツチング又は研磨
時のストッパーとなるストソバ−層、３５はストッパー
層３４を埋め込む溝である。
２は例えばＳｉからなる支持基板、３３は素子基板３１
の裏面３１ａを覆う酸化膜、３４は素子基Ｆｉ３１のト
ランジスタの作成されない空き領域又はダイシングライ
ンに設けられ、数μｍ以上の間隔でエツチング又は研磨
時のストッパーとなるストソバ−層、３５はストッパー
層３４を埋め込む溝である。
次に、その製造方法について説明する。
まず、第６図（ａ）に示すように、素子基板３１の裏面
３１ａ側から前記空き領域又はダイシングラインに所定
深さの溝３５をエツチングにより形成した後、例えばＣ
ＶＤ法及びＲＩＥにより１３５内に酸化膜その他の絶縁
物からなる素子基板３１を薄膜化する際のストッパー層
３４を埋め込み、さらに、素子基板３１上に酸化膜３３
を形成する。次いで、第６図（ｂ）に示すように、素子
基板３１と支持基板３２を重ね合わせ、例えば熱接着に
より張り合わせる。次いで、第６図（Ｃ）に示すように
、素子基板３１を裏面３１ｂ側からエツチング又は研磨
により薄膜化し、裏面３１ｂがストッパー層３４に達す
ると、選択比の違い等からストッパー層３４によりエツ
チング又は研磨が停止され、素子基板３１がストッパー
層３４の厚さに対応する膜厚に薄膜化される。
３１ａ側から前記空き領域又はダイシングラインに所定
深さの溝３５をエツチングにより形成した後、例えばＣ
ＶＤ法及びＲＩＥにより１３５内に酸化膜その他の絶縁
物からなる素子基板３１を薄膜化する際のストッパー層
３４を埋め込み、さらに、素子基板３１上に酸化膜３３
を形成する。次いで、第６図（ｂ）に示すように、素子
基板３１と支持基板３２を重ね合わせ、例えば熱接着に
より張り合わせる。次いで、第６図（Ｃ）に示すように
、素子基板３１を裏面３１ｂ側からエツチング又は研磨
により薄膜化し、裏面３１ｂがストッパー層３４に達す
ると、選択比の違い等からストッパー層３４によりエツ
チング又は研磨が停止され、素子基板３１がストッパー
層３４の厚さに対応する膜厚に薄膜化される。
しかしながら、このような従来の半導体装置及びその製
造方法にあっては、張り合わせウェハーの製造があくま
で酸化、張り合わせ、研磨の工程順となり、ウェハープ
ロセス（素子作成工程）がそれ以後に来るものであると
の固定観念から、各種素子のパターニングに支障がない
ようにストッパー層３４を前記空き領域又はダイシング
ライン上に設けていた。したがって、ストッパー層３４
を横方向で数μｍ以上の間隔（例えば正方格子的なもの
）でしか形成することができず、ストッパー面積が十分
でないために薄膜化の際に薄膜を０．１μｍ以下に均一
にするのが困難で、均一で安定したトランジスタ特性を
得ることができなかった。
造方法にあっては、張り合わせウェハーの製造があくま
で酸化、張り合わせ、研磨の工程順となり、ウェハープ
ロセス（素子作成工程）がそれ以後に来るものであると
の固定観念から、各種素子のパターニングに支障がない
ようにストッパー層３４を前記空き領域又はダイシング
ライン上に設けていた。したがって、ストッパー層３４
を横方向で数μｍ以上の間隔（例えば正方格子的なもの
）でしか形成することができず、ストッパー面積が十分
でないために薄膜化の際に薄膜を０．１μｍ以下に均一
にするのが困難で、均一で安定したトランジスタ特性を
得ることができなかった。
そこで、本発明は、最終的にトランジスタ領域となる部
位、即ちＭＯＳ）ランジスタならソース、ドレイン及び
ゲート、バイポーラトランジスタならエミッター、コレ
クタ及びベースのバターニング工程を張り合わせ工程よ
り前に行なうようにして、薄膜化の際のストッパーを十
分に設け、薄膜の膜厚を均一にするとともに均一で安定
したトランジスタ特性を得ることを目的としている。
位、即ちＭＯＳ）ランジスタならソース、ドレイン及び
ゲート、バイポーラトランジスタならエミッター、コレ
クタ及びベースのバターニング工程を張り合わせ工程よ
り前に行なうようにして、薄膜化の際のストッパーを十
分に設け、薄膜の膜厚を均一にするとともに均一で安定
したトランジスタ特性を得ることを目的としている。
第１の発明による半導体装置は、上記目的達成のため、
素子基板の裏面側に絶縁膜が形成され、該絶縁膜が支持
基板に接着された状態で素子基板が表面側から薄膜化さ
れた半導体装置であって、前記素子基板の裏面側からの
エツチングにより形成された側壁部及び前記絶縁膜によ
り閉塞された底壁部からなり、素子基板の表面側で開口
した深さ一定の溝と、隣合う溝の間に形成さた膜厚一定
のチャネル領域とを有し、政情の隣合う方向におけるチ
ャネル領域の幅が該チャネル領域の膜厚より小さいこと
を特徴とするものである。
素子基板の裏面側に絶縁膜が形成され、該絶縁膜が支持
基板に接着された状態で素子基板が表面側から薄膜化さ
れた半導体装置であって、前記素子基板の裏面側からの
エツチングにより形成された側壁部及び前記絶縁膜によ
り閉塞された底壁部からなり、素子基板の表面側で開口
した深さ一定の溝と、隣合う溝の間に形成さた膜厚一定
のチャネル領域とを有し、政情の隣合う方向におけるチ
ャネル領域の幅が該チャネル領域の膜厚より小さいこと
を特徴とするものである。
第２の発明による半導体装置の製造方法は、上記目的達
成のため、基板の裏面側を所定チャネル領域の外周に沿
いエツチングして該素子基板の裏面側に側壁部を有する
深さ一定の溝を形成する工程と、政情に素子基板を薄膜
化する際のストッパーとなる埋込み層を埋め込む工程と
、該埋込み層及び素子基板の裏面側を覆う絶縁膜を形成
する工程と、該絶縁膜を支持基板に接着して素子基板を
支持基板に張り合わせる工程と、該素子基板の表面側で
前記埋込み層をストンバーとして用いることにより前記
所定チャネル領域を一定の膜厚に残して素子基板を薄膜
化する工程と、該素子基板の埋込み層をエツチングによ
り除去して絶縁膜からなる底壁部と側壁部とを有する溝
を形成する工程とを含むことを特徴とするものである。
成のため、基板の裏面側を所定チャネル領域の外周に沿
いエツチングして該素子基板の裏面側に側壁部を有する
深さ一定の溝を形成する工程と、政情に素子基板を薄膜
化する際のストッパーとなる埋込み層を埋め込む工程と
、該埋込み層及び素子基板の裏面側を覆う絶縁膜を形成
する工程と、該絶縁膜を支持基板に接着して素子基板を
支持基板に張り合わせる工程と、該素子基板の表面側で
前記埋込み層をストンバーとして用いることにより前記
所定チャネル領域を一定の膜厚に残して素子基板を薄膜
化する工程と、該素子基板の埋込み層をエツチングによ
り除去して絶縁膜からなる底壁部と側壁部とを有する溝
を形成する工程とを含むことを特徴とするものである。
また、第２の発明においては、前記素子基板と支持基板
を張り合わせる工程に先立って、チャネル領域に隣接す
る所定トランジスタ領域に不純物イオンをドーピングす
る工程を含むことを特徴とするものである。
を張り合わせる工程に先立って、チャネル領域に隣接す
る所定トランジスタ領域に不純物イオンをドーピングす
る工程を含むことを特徴とするものである。
なお、本発明においては、トランジスタのチャネル領域
５は前記溝４の延在する方向における中央部で前記幅が
最小となるようなくびれた形状であるのが好ましい。ま
た、薄膜化の方法としては選択エツチング又は研磨、あ
るいはこれらを併用する方法があげられる。
５は前記溝４の延在する方向における中央部で前記幅が
最小となるようなくびれた形状であるのが好ましい。ま
た、薄膜化の方法としては選択エツチング又は研磨、あ
るいはこれらを併用する方法があげられる。
第１の発明では、素子基板１に形成された溝４の間にチ
ャネル領域５が形成され、溝４の隣合う方向におけるチ
ャネル領域５の幅が該チャネル領域５の膜厚より小さく
形成される。したがって、幅広い溝４に薄膜化の際のス
トッパーを埋め込むことが可能となり、従来に比ベスト
ソバー面積を十分に確保して薄膜の膜厚を均一化できる
。また、素子基板ｌに横幅の狭いチャネル領域５内の層
を電子チャネルとして能動素子を形成し、均一で安定し
たトランジスタ特性を得ることができる。
ャネル領域５が形成され、溝４の隣合う方向におけるチ
ャネル領域５の幅が該チャネル領域５の膜厚より小さく
形成される。したがって、幅広い溝４に薄膜化の際のス
トッパーを埋め込むことが可能となり、従来に比ベスト
ソバー面積を十分に確保して薄膜の膜厚を均一化できる
。また、素子基板ｌに横幅の狭いチャネル領域５内の層
を電子チャネルとして能動素子を形成し、均一で安定し
たトランジスタ特性を得ることができる。
第２の発明では、素子基板ｌと支持基板３の張り合わせ
に先立ってチャネル領域５の外周に沿い溝１１が形成さ
れ、政情１１に薄膜化の際のスト・ツバ−となる埋込み
層１２が埋め込まれ、素子基板１と支持基ｖｉ３の張り
合わせ後、埋込み層１２を利用してチャネル領域５が膜
厚一定に薄膜化され、次いで、埋込み層１２が除去され
る。したがって、各品種毎のマスクパターンを用いたパ
ターニングを張り合わせ工程前に行なうことにより、埋
込み層１２の面積を十分確保して膜厚を均一化すること
ができる。また、埋込み層１２を除去した溝４によりチ
ャネル領域５の左右からの熱酸化等でチャネル領域５に
残る半導体層を制御できる。
に先立ってチャネル領域５の外周に沿い溝１１が形成さ
れ、政情１１に薄膜化の際のスト・ツバ−となる埋込み
層１２が埋め込まれ、素子基板１と支持基ｖｉ３の張り
合わせ後、埋込み層１２を利用してチャネル領域５が膜
厚一定に薄膜化され、次いで、埋込み層１２が除去され
る。したがって、各品種毎のマスクパターンを用いたパ
ターニングを張り合わせ工程前に行なうことにより、埋
込み層１２の面積を十分確保して膜厚を均一化すること
ができる。また、埋込み層１２を除去した溝４によりチ
ャネル領域５の左右からの熱酸化等でチャネル領域５に
残る半導体層を制御できる。
さらに、第２の発明では、素子基板ｌと支持基＋ｆｆｌ
３の張り合わせに先立ってチャネル領域５に隣接する
トうンジスタ領域６に不純物イオンをドーピングして、
薄膜ＩＣを横方向に形成することができる。
３の張り合わせに先立ってチャネル領域５に隣接する
トうンジスタ領域６に不純物イオンをドーピングして、
薄膜ＩＣを横方向に形成することができる。
以下、本発明を図面に基づいて説明する。
第１〜５図は本発明に係る半導体装置及びその製造方法
の一実施例を示す図であり、第１図（ａ）はその半導体
装置の構造を示す断面図、第１図（ｂ）はその素子基板
の要部斜視図、第２図（ａ）〜（ｃ）はその製造方法を
説明する図、第３〜５図はその素子基板にＭＯ３型素子
を形成した場合の態様を示しており、第３図はその素子
基板の要部斜視図、第４図はその平面図、第５図はその
変形態様を示す平面図である。
の一実施例を示す図であり、第１図（ａ）はその半導体
装置の構造を示す断面図、第１図（ｂ）はその素子基板
の要部斜視図、第２図（ａ）〜（ｃ）はその製造方法を
説明する図、第３〜５図はその素子基板にＭＯ３型素子
を形成した場合の態様を示しており、第３図はその素子
基板の要部斜視図、第４図はその平面図、第５図はその
変形態様を示す平面図である。
第１〜４図において、１は例えばＳｉ（シリコン）から
なる素子基板、２は素子基板１の裏面ｌａ側に形成され
た例えばＳｔｏｗからなる絶縁膜、３は素子基板１の裏
面１ａ側に張り合わされた例えばＳｉからなる支持基板
、４は素子基板１に形成された複数の溝、５は隣合う溝
４の間に形成されたチャネル領域、６．はチャネル領域
５の両側に隣接するソース６Ｓ及びドレイン６Ｄを形成
するトランジスタ領域、７は例えばポリシリコン又はタ
ングステンからなるゲート電極、８は例えば５ｉＱｚか
らなるゲート酸化膜である。素子基板１は支持基板３に
接着された状態で選択上・ノチング又は研磨によって表
面１ｂ側から薄膜化されており、その膜厚Ｔは例えば０
．２μｍである。溝４は素子基板１の表面ｌｂ上に開口
しており、この溝４は素子基板ｌの裏面１ａ側からのエ
ツチングにより形成された側壁部４ａ及び絶縁膜２によ
り閉塞された底壁部４ｂを有している。また、溝４が隣
合う方向におけるチャネル領域５の幅Ｗは例えば５００
人〜１０００人であり、チャネル領域５の膜厚Ｔより小
さくなっている。
なる素子基板、２は素子基板１の裏面ｌａ側に形成され
た例えばＳｔｏｗからなる絶縁膜、３は素子基板１の裏
面１ａ側に張り合わされた例えばＳｉからなる支持基板
、４は素子基板１に形成された複数の溝、５は隣合う溝
４の間に形成されたチャネル領域、６．はチャネル領域
５の両側に隣接するソース６Ｓ及びドレイン６Ｄを形成
するトランジスタ領域、７は例えばポリシリコン又はタ
ングステンからなるゲート電極、８は例えば５ｉＱｚか
らなるゲート酸化膜である。素子基板１は支持基板３に
接着された状態で選択上・ノチング又は研磨によって表
面１ｂ側から薄膜化されており、その膜厚Ｔは例えば０
．２μｍである。溝４は素子基板１の表面ｌｂ上に開口
しており、この溝４は素子基板ｌの裏面１ａ側からのエ
ツチングにより形成された側壁部４ａ及び絶縁膜２によ
り閉塞された底壁部４ｂを有している。また、溝４が隣
合う方向におけるチャネル領域５の幅Ｗは例えば５００
人〜１０００人であり、チャネル領域５の膜厚Ｔより小
さくなっている。
次に、その製造方法について説明する。
まず第２図（ａ）に示すように、厚さが例えば５００μ
ｍ程度の素子基板１の裏面ｌａ側でフォトリソグラフィ
による加工を行なう。即ち、電子ビームによるステシル
パターンの縮小転写方式でレジストをパターニングし、
トランジスタのゲート及びチャネルを形成するチャネル
領域５を残してその周囲をエツチングにより掘り込み、
深さが例えば０．２μ一定の溝１１を形成する。次いで
、この溝１１に薄い保護用酸化膜（図示せず）を形成し
た抜溝１１に例えばＣＶＤ法による酸化膜又は５ＯＧ（
スピンオングラス：シリコンのアルコール化合物）から
なる埋込み層１２を埋め込み、一方、チャネル領域５に
隣接するトランジスタ領域６にソース６Ｓ及びドレイン
６Ｄを形成するための不純物イオン例えばＡｓ等をドー
ピングし、さらに、素子基板１の裏面ｌａ側を覆う絶縁
膜２を形成する。
ｍ程度の素子基板１の裏面ｌａ側でフォトリソグラフィ
による加工を行なう。即ち、電子ビームによるステシル
パターンの縮小転写方式でレジストをパターニングし、
トランジスタのゲート及びチャネルを形成するチャネル
領域５を残してその周囲をエツチングにより掘り込み、
深さが例えば０．２μ一定の溝１１を形成する。次いで
、この溝１１に薄い保護用酸化膜（図示せず）を形成し
た抜溝１１に例えばＣＶＤ法による酸化膜又は５ＯＧ（
スピンオングラス：シリコンのアルコール化合物）から
なる埋込み層１２を埋め込み、一方、チャネル領域５に
隣接するトランジスタ領域６にソース６Ｓ及びドレイン
６Ｄを形成するための不純物イオン例えばＡｓ等をドー
ピングし、さらに、素子基板１の裏面ｌａ側を覆う絶縁
膜２を形成する。
次いで、第２図（ｂ）に示すように、支持基板３のＳｉ
表面（又は酸化膜）と素子基板１の絶縁膜２側を重ね合
わせ、適当な気圧下で両基板１．３の間にＩＫＶ程度の
パルス電圧を加えるとともに８００℃程度に加熱し、絶
縁膜２が形成された素子基板１及び支持基板３を接着す
る。次いで、第２図（Ｃ）に示すように、素子基板１の
表面ｌｂ側をエツチング又は研磨し、素子基板１を薄膜
化する。このとき、素子基板１のＳｉと溝ｌｌ内の埋込
み層１２の選択比の違い等により埋込み層１２がストッ
パーとなり、埋込み層１２の厚さに対応する一定膜厚（
例えば０．２μｍ）のチャネル領域５及びトランジスタ
領域６が形成される。次いで、埋込み層１２をエツチン
グ例えばＲＩＥにより除去すると第１図（ａ）の状態と
なる。−このとき、溝４が素子基板１の表面ｌｂ上に開
口するが、？ｓ４の側壁部４ａには酸化膜が形成されて
いるから、次にこれを除去し、再度ゲート酸化膜８を５
０人程度成長させる。次いで、第３．４図に示すように
ゲート電極７を形成すると、薄いＳｉ結晶によるＭＯ３
型素子が横方向に向って作成される。なお、溝４にＣＶ
Ｄ法等を用いてＳｉｎ、等の絶縁膜を埋め込み、更に絶
縁膜、コンタクトホール、配線層、カバー膜等を形成す
ることにより、半導体装置が完成する。
表面（又は酸化膜）と素子基板１の絶縁膜２側を重ね合
わせ、適当な気圧下で両基板１．３の間にＩＫＶ程度の
パルス電圧を加えるとともに８００℃程度に加熱し、絶
縁膜２が形成された素子基板１及び支持基板３を接着す
る。次いで、第２図（Ｃ）に示すように、素子基板１の
表面ｌｂ側をエツチング又は研磨し、素子基板１を薄膜
化する。このとき、素子基板１のＳｉと溝ｌｌ内の埋込
み層１２の選択比の違い等により埋込み層１２がストッ
パーとなり、埋込み層１２の厚さに対応する一定膜厚（
例えば０．２μｍ）のチャネル領域５及びトランジスタ
領域６が形成される。次いで、埋込み層１２をエツチン
グ例えばＲＩＥにより除去すると第１図（ａ）の状態と
なる。−このとき、溝４が素子基板１の表面ｌｂ上に開
口するが、？ｓ４の側壁部４ａには酸化膜が形成されて
いるから、次にこれを除去し、再度ゲート酸化膜８を５
０人程度成長させる。次いで、第３．４図に示すように
ゲート電極７を形成すると、薄いＳｉ結晶によるＭＯ３
型素子が横方向に向って作成される。なお、溝４にＣＶ
Ｄ法等を用いてＳｉｎ、等の絶縁膜を埋め込み、更に絶
縁膜、コンタクトホール、配線層、カバー膜等を形成す
ることにより、半導体装置が完成する。
以上のように、本実施例においては、従来各種素子のバ
ターニング前に行っていた薄膜化工程を所定素子のパタ
ーニング後に行うようにし、従来はダイシングライン等
の空き領域にしかなかったストッパー埋め込みスペース
を１０００人から５００人のチャネル領域５のシリコン
を除いたチャネル領域５の周囲の大部分とし、このスペ
ースに酸化膜又はＳＯＧからなる埋込み層１２を埋め込
んでいるので、従来のＳＯＩのメリットに加えて、素子
基板ｌの薄膜化に際してストッパー面積が十分に確保さ
れ、３００人以内の膜厚の均一性をもたせることができ
、埋込み層１２を除去した溝４の間（ゲート酸化膜８の
間）に横幅が非常に狭い最小１００人程程度薄いＳｔ層
５ａを形成でき、このＳｉ層５ａを横方向２次元電子チ
ャネルとするｓｏｒ能動素子を形成して均一で安定した
トランジスタ特性を有するＬＳＩ回路等を実現すること
ができる。
ターニング前に行っていた薄膜化工程を所定素子のパタ
ーニング後に行うようにし、従来はダイシングライン等
の空き領域にしかなかったストッパー埋め込みスペース
を１０００人から５００人のチャネル領域５のシリコン
を除いたチャネル領域５の周囲の大部分とし、このスペ
ースに酸化膜又はＳＯＧからなる埋込み層１２を埋め込
んでいるので、従来のＳＯＩのメリットに加えて、素子
基板ｌの薄膜化に際してストッパー面積が十分に確保さ
れ、３００人以内の膜厚の均一性をもたせることができ
、埋込み層１２を除去した溝４の間（ゲート酸化膜８の
間）に横幅が非常に狭い最小１００人程程度薄いＳｔ層
５ａを形成でき、このＳｉ層５ａを横方向２次元電子チ
ャネルとするｓｏｒ能動素子を形成して均一で安定した
トランジスタ特性を有するＬＳＩ回路等を実現すること
ができる。
また、３次元状態ではＳｉ結晶中の電子のエネルギー順
位がほぼ連続的に分布していたのに対し、２次元結晶（
５００人〜３００Å以下）状態では量子順位が離散的に
なるため、チャネル領域５の電子チャネル５ｃを流れる
電子が散乱される機会が少なくなり、電子速度の高速化
が期待できる。さらに、第４図に示すように、電界がチ
ャネル領域５のＳｉの導電性部分からゲートにかけて電
子チャネル５ｃと垂直な等電位線を持つので、電界によ
り加速さたホットエレクトロンがゲート酸化膜８に注入
されてゲート酸化膜８を劣化させることが防止され、寿
命低下も防止される。
位がほぼ連続的に分布していたのに対し、２次元結晶（
５００人〜３００Å以下）状態では量子順位が離散的に
なるため、チャネル領域５の電子チャネル５ｃを流れる
電子が散乱される機会が少なくなり、電子速度の高速化
が期待できる。さらに、第４図に示すように、電界がチ
ャネル領域５のＳｉの導電性部分からゲートにかけて電
子チャネル５ｃと垂直な等電位線を持つので、電界によ
り加速さたホットエレクトロンがゲート酸化膜８に注入
されてゲート酸化膜８を劣化させることが防止され、寿
命低下も防止される。
なお、チャネル領域５及びトランジスタ領域６からなる
Ｓｉｎ島が薄いため、ゲート電圧が正の場合に低いイン
ピーダンスが得られないときは、第５図に示すように複
数の島を並列化するのが適当であり、これにより、Ｓｉ
ｎ島の幅を広くする場合であっても薄膜化の際のストッ
パーを十分に密に設けることができ、効果的である。ま
た、素子基板１の第１層目の掘り込みパターンの形成時
に、同時に第２層目以後のパターニングに対する位置合
わせマークを形成しておくようにすれば、パターンの重
ね合わせ精度を向上することができる。
Ｓｉｎ島が薄いため、ゲート電圧が正の場合に低いイン
ピーダンスが得られないときは、第５図に示すように複
数の島を並列化するのが適当であり、これにより、Ｓｉ
ｎ島の幅を広くする場合であっても薄膜化の際のストッ
パーを十分に密に設けることができ、効果的である。ま
た、素子基板１の第１層目の掘り込みパターンの形成時
に、同時に第２層目以後のパターニングに対する位置合
わせマークを形成しておくようにすれば、パターンの重
ね合わせ精度を向上することができる。
本発明によれば、薄膜化工程におけるストッパーを密に
かつ十分な面積だけ確保して、薄膜化する素子基板の膜
厚の均一化を図ることができ、均一で安定したトランジ
スタ特性を得ることができる。また、素子基板に横幅が
非常に狭いチャネル領域を形成し、高速で信頼性の高い
半導体装置を製作することができる。
かつ十分な面積だけ確保して、薄膜化する素子基板の膜
厚の均一化を図ることができ、均一で安定したトランジ
スタ特性を得ることができる。また、素子基板に横幅が
非常に狭いチャネル領域を形成し、高速で信頼性の高い
半導体装置を製作することができる。
第１〜２図は本発明に係る半導体装置及びその製造方法
の一実施例を説明する図であり、第１図（ａ）は一実施
例の半導体装置の断面図、第１図（ｂ）はその素子基板
の要部斜視図、第２図（ａ）〜（Ｃ）は一実施例の製造
方法を説明する図、 第３〜５図はその素子基板にＭＯ３型素子を形成した場
合の態様を示す図であり、 第３図はその素子基板の要部斜視図、 第４図はその要部平面図、 第５図はその変形態様を示す平面図である。 第６図（ａ）〜（Ｃ）は従来の半導体装置の製造方法の
一例を説明する図である。 ■・・・・・・素子基板、 １ａ・・・・・・裏面、 １ｂ・・・・・・表面、 ２・・・・・・絶縁膜、 ３・・・・・・支持基板、 ４・・・・・・溝、 ５・・・・・・チャネル領域、 ６・・・・・・トランジスタ領域、 ７・・・・・・ゲート電極、 １１・・・・・・溝、 １２・・・・・・埋込み層、 Ｔ・・・・・・膜厚、 Ｗ・・・・・・幅。 ６：トランジスタ領域 一実施例の素子基板の要部斜視図 第 図 （１）） 第 図 ＭＯ３型素子を形成した場合の態様を示す要部斜視図第
３図
の一実施例を説明する図であり、第１図（ａ）は一実施
例の半導体装置の断面図、第１図（ｂ）はその素子基板
の要部斜視図、第２図（ａ）〜（Ｃ）は一実施例の製造
方法を説明する図、 第３〜５図はその素子基板にＭＯ３型素子を形成した場
合の態様を示す図であり、 第３図はその素子基板の要部斜視図、 第４図はその要部平面図、 第５図はその変形態様を示す平面図である。 第６図（ａ）〜（Ｃ）は従来の半導体装置の製造方法の
一例を説明する図である。 ■・・・・・・素子基板、 １ａ・・・・・・裏面、 １ｂ・・・・・・表面、 ２・・・・・・絶縁膜、 ３・・・・・・支持基板、 ４・・・・・・溝、 ５・・・・・・チャネル領域、 ６・・・・・・トランジスタ領域、 ７・・・・・・ゲート電極、 １１・・・・・・溝、 １２・・・・・・埋込み層、 Ｔ・・・・・・膜厚、 Ｗ・・・・・・幅。 ６：トランジスタ領域 一実施例の素子基板の要部斜視図 第 図 （１）） 第 図 ＭＯ３型素子を形成した場合の態様を示す要部斜視図第
３図
Claims (3)
- （１）素子基板（１）の裏面（１ａ）側に絶縁膜（２）
が形成され、該絶縁膜（２）が支持基板（３）に接着さ
れた状態で素子基板（１）が表面（１ｂ）側から薄膜化
された半導体装置であって、 前記素子基板（１）の裏面（１ａ）側からのエッチング
により形成された側壁部（４ａ）及び前記絶縁膜（２）
により閉塞された底壁部（４ｂ）からなり、素子基板（
１）の表面側で開口した深さ一定の溝（４）と、 隣合う溝（４）の間に形成された膜厚一定のチャネル領
域（５）とを有し、 該溝（４）の隣合う方向におけるチャネル領域（５）の
幅が該チャネル領域（５）の膜厚より小さいことを特徴
とする半導体装置。 - （２）素子基板（１）の裏面（１ａ）側を所定チャネル
領域（５）の外周に沿いエッチングして該素子基板（１
）の裏面（１ａ）側に側壁部（４ａ）を有する深さ一定
の溝（１１）を形成する工程と、 該溝（１１）に素子基板（１）を薄膜化する際のストッ
パーとなる埋込み層（１２）を埋め込む工程と、 該埋込み層（１２）及び素子基板（１）の裏面（１ａ）
側を覆う絶縁膜（２）を形成する工程と、 該絶縁膜（２）を支持基板（３）に接着して素子基板（
１）を支持基板（３）に張り合わせる工程と、 該素子基板（１）の表面（１ｂ）側で前記埋込み層（１
２）をストッパーとして用いることにより前記所定チャ
ネル領域（５）を一定の膜厚に残して素子基板（１）を
薄膜化する工程と、該素子基板（１）の埋込み層（１２
）をエッチングにより除去して絶縁膜（２）からなる底
壁部（４ｂ）と側壁部（４ａ）とを有する溝（４）を形
成する工程とを含むことを特徴とする半導体装置の製造
方法。 - （３）前記基板（１）と支持基板（３）を張り合わせる
工程に先立って、チャネル領域（５）に隣接する所定ト
ランジスタ領域（６）に不純物イオンをドーピングする
工程を含むことを特徴とする請求項２記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31571189A JPH03177072A (ja) | 1989-12-05 | 1989-12-05 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31571189A JPH03177072A (ja) | 1989-12-05 | 1989-12-05 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03177072A true JPH03177072A (ja) | 1991-08-01 |
Family
ID=18068619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31571189A Pending JPH03177072A (ja) | 1989-12-05 | 1989-12-05 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03177072A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086795A (ja) * | 2001-09-11 | 2003-03-20 | Sharp Corp | 半導体装置およびその製造方法と集積回路と半導体システム |
| JP2003101013A (ja) * | 2001-09-26 | 2003-04-04 | Sharp Corp | 半導体装置およびその製造方法および集積回路および半導体システム |
| WO2005036651A1 (ja) * | 2003-10-09 | 2005-04-21 | Nec Corporation | 半導体装置及びその製造方法 |
-
1989
- 1989-12-05 JP JP31571189A patent/JPH03177072A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086795A (ja) * | 2001-09-11 | 2003-03-20 | Sharp Corp | 半導体装置およびその製造方法と集積回路と半導体システム |
| JP2003101013A (ja) * | 2001-09-26 | 2003-04-04 | Sharp Corp | 半導体装置およびその製造方法および集積回路および半導体システム |
| WO2005036651A1 (ja) * | 2003-10-09 | 2005-04-21 | Nec Corporation | 半導体装置及びその製造方法 |
| US7612416B2 (en) | 2003-10-09 | 2009-11-03 | Nec Corporation | Semiconductor device having a conductive portion below an interlayer insulating film and method for producing the same |
| JP4904815B2 (ja) * | 2003-10-09 | 2012-03-28 | 日本電気株式会社 | 半導体装置及びその製造方法 |
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