JPS63263553A - Remote channel system - Google Patents
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- JPS63263553A JPS63263553A JP9823687A JP9823687A JPS63263553A JP S63263553 A JPS63263553 A JP S63263553A JP 9823687 A JP9823687 A JP 9823687A JP 9823687 A JP9823687 A JP 9823687A JP S63263553 A JPS63263553 A JP S63263553A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理システムにおいて、中央処理装置の
指示により入出力制御を司どるデータチャネルに係り、
特にデータチャネルと磁気ディスク記憶装置などの高速
ファイルとの間のインタフェースケーブルの長大化に好
適なリモートチャネル方式に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a data channel that controls input/output according to instructions from a central processing unit in an information processing system.
In particular, the present invention relates to a remote channel method suitable for increasing the length of an interface cable between a data channel and a high-speed file such as a magnetic disk storage device.
情報処理システムにおいて、データチャネルは中央処理
装置の指示により、主記憶装置と入出力装置間のデータ
転送等の入出力制御を司どっている。該チャネルは一般
に中央処理装置側に設置されるため、入出力装置を中央
処理装置から遠隔の位置に設置する必要がある場合、デ
ータチャネルと入出力装置間のＩ１０インタフェースケ
ーブルの長大化は避けられないが、Ｉ１０インタフェー
スケーブルは電気的条件により、最大１２０ｍ程度まで
しか延長で六ない、また、所謂リピータを入れた場合で
も、ケーブルおよび中継遅延により性能が低下し、さら
にはコスト高となる。In an information processing system, a data channel manages input/output control such as data transfer between a main storage device and an input/output device according to instructions from a central processing unit. Since the channel is generally installed on the central processing unit side, if the input/output device needs to be installed at a remote location from the central processing unit, the length of the I10 interface cable between the data channel and the input/output device can be avoided. However, the I10 interface cable can only be extended up to a maximum of about 120 meters due to electrical conditions, and even if a so-called repeater is installed, the performance will deteriorate due to cable and relay delay, and furthermore, the cost will increase.
近年、これの解決法としてリモートチャネル方式が採用
されるようになってきた。これは、デ−タチャネル側に
チャネル付加器（ＣＨＡ）を設置し、入出力装置側に入
出力装置付加器（ＩＯＡ）を設置して、ＣＨＡとＩＯＡ
の間を光ファイバーまたはディジタル回線で結び、ＣＨ
ＡとＩＯＡの間はデータ等をビットシリアルに伝達させ
るというものである。この場合、従来はＣＨＡとＩＯＡ
の間のビットシリアルなデータ伝送に第２図に示す如き
フレーム構成を使用していた。In recent years, remote channel methods have been adopted as a solution to this problem. This is done by installing a channel adder (CHA) on the data channel side, installing an input/output device adder (IOA) on the input/output device side, and connecting the CHA and IOA.
Connect the channels with optical fiber or digital line,
Data etc. are transmitted bit serially between A and IOA. In this case, conventionally CHA and IOA
A frame structure as shown in FIG. 2 was used for bit-serial data transmission between the two.
従来技術では、ＣＨＡやＩＯＡにおいて一々フレームの
組立であるいは分解処理を行う必要があるため、遅延時
間が大きくなり１例えばコマンドチェインの場合、コマ
ンドチェイニング時間が長くなる問題がある。また、光
ファイバーを用いることにより外部雑音の影響を大幅に
改善できるにかＮわらず、従来はフレーム構成となって
いるため、フレームチェックシーケンス（Ｆｅ２）によ
１ るフレーム単位の厳密なエラーチェック
を必要とし、光ファイバーの雑音耐力を有効に生かせな
いばかりか、該エラーチェックによる遅延時間も大きく
、高速化に向かないという問題がある。In the conventional technology, since it is necessary to assemble or disassemble frames one by one in the CHA or IOA, there is a problem that the delay time becomes large and, for example, in the case of a command chain, the command chaining time becomes long. Furthermore, although the effects of external noise can be greatly reduced by using optical fibers, the traditional frame structure requires strict error checking on a frame-by-frame basis using a frame check sequence (Fe2). In addition to not making effective use of the noise tolerance of the optical fiber, the error check also requires a large delay time, making it unsuitable for speeding up.
本発明の目的は、上記遅延時間の大幅な削減を図ると共
に、光ファイバー等の雑音耐力を有効に生かした効率的
なデータ転送を可能とするリモートチャネル方式を提供
することにある。An object of the present invention is to provide a remote channel system that significantly reduces the delay time and enables efficient data transfer by effectively utilizing the noise tolerance of optical fibers and the like.
〔問題点を解決するための手段及び作用〕本発明は、チ
ャネル付加器と入出力装置付加器との間のデータ伝送に
、バイト単位にチェックできる冗長符号を用いることに
より、従来のフレーム構成による遅延時間の削減、デー
タ伝送の高速化を実現するものである。また、データ等
を連続して送受信することができない場合、アイドルデ
リミタを挿入してデータ伝送の連続性を維持する。[Means and effects for solving the problem] The present invention uses a redundant code that can be checked in units of bytes for data transmission between a channel adder and an input/output device adder, thereby eliminating the conventional frame structure. This reduces delay time and speeds up data transmission. Furthermore, if data etc. cannot be transmitted and received continuously, an idle delimiter is inserted to maintain continuity of data transmission.
以下、本発明の一実施例について図面により説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第１図はリモートチャネル方式の全体の構成図である。FIG. 1 is an overall configuration diagram of the remote channel system.
第１図において、本体装置（チャネルを含むとする）１
には並列信号線群のインタフェースケーブル５を介して
チャネル付加器（ＣＨＡ）３が接続され、入出力装置２
には同様に横列信号線群のインタフェースケーブル７を
介して入出力装置付加器（ＩＯＡ）４が接続されている
。このチャネル付加器３と入出力装置付加器４の間はビ
ットシリアル伝送用の光ファイバーまたはディジタル回
線６で結ばれる。以下の説明では光ファイバーを使用す
るとする０本発明は、チャネル付加器３と入出力装置付
加器４の間のデータ伝送に、従来のフレーム構成にかえ
てバイト単位にチェックできる冗長符号を用いるもので
ある。In FIG. 1, the main device (including channels) 1
A channel adder (CHA) 3 is connected to the input/output device 2 via an interface cable 5 of the parallel signal line group.
Similarly, an input/output device adder (IOA) 4 is connected to the row signal line group via an interface cable 7. The channel adder 3 and the input/output device adder 4 are connected by an optical fiber or digital line 6 for bit serial transmission. In the following explanation, optical fiber will be used.The present invention uses a redundant code that can be checked in units of bytes instead of the conventional frame structure for data transmission between the channel adder 3 and the input/output device adder 4. be.
第４図はチャネル付加器（ＣＨＡ）３の一実施例を、第
５図に入出力付加器（ＩＯＡ）４の一実施例を示す。以
下、ライトコマンド、リードコマンドの各々について第
４図のＣＨＡ３及び第５図のｌ０Ａ４の動作を説明する
。FIG. 4 shows an embodiment of the channel adder (CHA) 3, and FIG. 5 shows an embodiment of the input/output adder (IOA) 4. The operations of CHA3 in FIG. 4 and l0A4 in FIG. 5 will be described below for each of the write command and read command.
ライトコマンド
これは本体袋［（二ＮではチャネルＣＨとする）１から
入出力装置２ヘデータを転送する動作である。Write command This is an operation to transfer data from the main body bag [(channel CH in 2N) 1 to the input/output device 2.
まず、第４図にもとづいてＣＨＡ３の動作を説明する。First, the operation of the CHA3 will be explained based on FIG.
ＣＨＡ３はチャネル１のＢＵＳ ＯＵＴ線からのデータ
を受信回路２００でうけ、選択回路２０１を介してバッ
ファ２０２に蓄積し、冗長符号変換回路２０３でバイト
単位に変換する。アドレス（ＡＤＨ）、コマンド（ＣＭ
Ｄ）についても同様である。冗長符号は、光伝送等にお
いてスクランブラを通さなくても安定にできるような符
号からなる。マルチプレクサ回路（ＭＰＸ）２０４は伝
送路速度にあった周期でデータを選択する。CHA3 receives data from the BUS OUT line of channel 1 at the receiving circuit 200, stores it in the buffer 202 via the selection circuit 201, and converts it into bytes at the redundant code conversion circuit 203. Address (ADH), command (CM
The same applies to D). The redundant code consists of a code that can be stably transmitted without passing through a scrambler in optical transmission or the like. A multiplexer circuit (MPX) 204 selects data at a cycle matching the transmission line speed.
もし、データの準備が出来ていない場合はアイドルデリ
ミタ（ＩＤＬ）を選択する。また、回線障害などにより
現在のモードが不定とならないように、一定周期毎にデ
ータ転送中であることを示すデリミタ（ＤＬＴ）を選択
する。ＤＬＴとＩＤＬは同じ符号でも良い、これらのデ
リミタは冗長符号変換則に従わないものを選択する。第
４図では省略したが、ＣＨＡａ内にはＩＤＬ、ＤＴＬ及
び後述のバッフアビシープリミタ（ＢＳＹ）、バッファ
フリーデリミタ（ＦＲＥ）を発生するためのパターン発
生回路が具備されている。これは第５図のｌ０Ａ４につ
５１ても同様である。If the data is not ready, select idle delimiter (IDL). Furthermore, to prevent the current mode from becoming undefined due to a line failure or the like, a delimiter (DLT) indicating that data is being transferred is selected at regular intervals. DLT and IDL may have the same code, but these delimiters are selected so that they do not follow the redundant code conversion rule. Although not shown in FIG. 4, the CHAa is provided with a pattern generation circuit for generating IDL, DTL, a buffer absorbency limiter (BSY), and a buffer free delimiter (FRE), which will be described later. This also applies to 10A4 51 in FIG.
ＭＰＸ２０４からの出力は並列直列変換回路２０５で直
列信号に変換され、送信回路２０６で電気光変換されて
伝送路に送信される。クロック発生回路２０７は伝送路
速度にあった周波数の信号を送信回路２０６に送り出す
、また、転送制御回路２０８は後で説明するｌ０Ａ４か
らのＢＵＳＹ信号を受けてからＦＲＥ信号を受けるまで
の間、ＭＰＸ２０４にＩＤＬを選択するよう指示する。The output from the MPX 204 is converted into a serial signal by a parallel-to-serial conversion circuit 205, converted into an electro-optic signal by a transmission circuit 206, and transmitted to a transmission line. The clock generation circuit 207 sends a signal with a frequency matching the transmission path speed to the transmission circuit 206, and the transfer control circuit 208 outputs a signal from the MPX 204 after receiving the BUSY signal from l0A4, which will be explained later, until receiving the FRE signal. to select IDL.
チャネル１からの制御信号は、制御信号受信回路２０９
で受け、Ｉ１０インタフェース制御回路２１１でシーケ
ンスチェック等を行い、応答信号を制御信号送信回路２
１０から送信する。The control signal from channel 1 is sent to the control signal receiving circuit 209.
, the I10 interface control circuit 211 performs a sequence check, etc., and the response signal is sent to the control signal transmission circuit 2.
Send from 10.
ｌ０Ａ４から送られてくるＢＳＹ、ＦＲＥ信号は伝送路
信号受信回路２１４で光電気変換され。The BSY and FRE signals sent from l0A4 are photoelectrically converted by the transmission line signal receiving circuit 214.
直列並列変換回路２１６で並列信号に変換されて検出回
路２１７で抽出される。これらのデリミタ）
は冗長符号変換則に従わないものを選択する。ＦＲＥ
とＤＬＴは同じ符号でも良い、検出回路２１７でＢＳＹ
が検出されると、転送制御回路２０８にデータの送信を
一時中止するよう指示する。また、検出回路２１７でＦ
ＲＥが検出されると、転送制御回路２０８にデータ送信
の再開を指示する。It is converted into a parallel signal by a serial/parallel conversion circuit 216 and extracted by a detection circuit 217. these delimiters)
selects one that does not follow the redundant code conversion rule. F.R.E.
and DLT may have the same sign, the detection circuit 217 detects BSY
When detected, the transfer control circuit 208 is instructed to temporarily suspend data transmission. In addition, the detection circuit 217
When RE is detected, the transfer control circuit 208 is instructed to resume data transmission.
次に第５図にもとづいてｌ０Ａ４の動作を説明する。ｌ
０Ａ４はＣＨＡ３からの受信データを伝送路信号受信回
路３１４で光電気変換し、直列並列変換回路３１６で並
列信号に変換する。検出回路３１７でデリミタとデータ
の識別を行う。データは冗長符号逆変換回路３１８で１
バイト毎にもとのデータに変換し、バッファ３１９に蓄
積する。Next, the operation of l0A4 will be explained based on FIG. l
0A4 photoelectrically converts the received data from CHA3 in a transmission line signal receiving circuit 314, and converts it into a parallel signal in a serial/parallel converting circuit 316. A detection circuit 317 identifies the delimiter and data. The data is converted to 1 by the redundant code inverse conversion circuit 318.
Each byte is converted into original data and stored in the buffer 319.
もし、逆変換回路でエラーを検出した場合は、該データ
をパリティエラーデータとしてバッファ３１９に蓄積す
る。バッファ３１９のデータは送信回路３２１によりＢ
ＵＳ ＯＵＴ線経由で入出力装置２へ送出される。If the inverse conversion circuit detects an error, the data is stored in the buffer 319 as parity error data. The data in the buffer 319 is sent to B by the transmitting circuit 321.
It is sent to the input/output device 2 via the US OUT line.
バッファ制御部３２０はバッファ内データの管理を行い
、バッファの空きレベルが一定値以下となった場合、Ｂ
ＳＹ信号を主制御部３１２に送る。The buffer control unit 320 manages the data in the buffer, and when the empty level of the buffer falls below a certain value, the B
The SY signal is sent to the main control section 312.
主制御部３１２はマルチプレクサ３０４にバッフアビシ
ープリミタ（ＢＳＹ）の選択を指示する。The main control unit 312 instructs the multiplexer 304 to select a buffer limiter (BSY).
その後、入出力装置へのデータ転送によりバッファ３１
９の空きレベルが規定値以上となった場合、バッファ制
御部３２０はＦＲＥ信号を主制御部３１２に送る。主制
御部３１２゛は該信号を受けると、ＭＰＸ３０４にバッ
ファフリーデリミタ（ＦＲＥ）を送出するよう指示する
。ＭＰＸ３０４の出力は並列直列変換回路３０５で直列
信号に変換され、送信回路３０６で電気光変換されて伝
送路に送信される。After that, the buffer 31 is transferred to the input/output device.
When the empty level of 9 becomes equal to or higher than the specified value, the buffer control section 320 sends the FRE signal to the main control section 312. When the main control unit 312' receives this signal, it instructs the MPX 304 to send out a buffer free delimiter (FRE). The output of the MPX 304 is converted into a serial signal by a parallel-to-serial conversion circuit 305, converted into an electro-optic signal by a transmission circuit 306, and transmitted to a transmission line.
上記ライトコマンド動作時、ＣＨＡ３から工ＯＡ４に送
信されるデータフォーマットの一例を第３図（ａ）に、
また、これに対してｌ０Ａ４からＣＨＡ３に送信される
データフォーマットの一例を第３図（ｂ）に示す。An example of the data format sent from CHA3 to OA4 when the above write command is operated is shown in Figure 3(a).
Furthermore, an example of the data format transmitted from l0A4 to CHA3 is shown in FIG. 3(b).
リードコマンド
これは入出力装置２から本体袋［ＣＨ）１ヘデータを転
送する動作である。Read command This is an operation to transfer data from the input/output device 2 to the main body bag [CH) 1.
まず、第４図にもとづいてＣＨＡ３の動作を説明する。First, the operation of the CHA3 will be explained based on FIG.
ＣＨＡ３はｌ０Ａ４からの受信データを伝送路信号受信
回路２１４で光電気変換し、直列並列変換回路２１６で
並列信号に変換する。検出回路２１７でデリミタとデー
タの識別を行う、データは冗長符号逆変換回路２１８で
１バイト毎にもとのデータに変換し、バッファ２１９に
蓄積する。もし、逆変換回路２１８でエラーを検出した
場合は、該データをパリティエラーデータとしてバッフ
ァ２１９に蓄積する。バッファ２２１のデータは送信回
路２２１によりＢＵＳ ＩＮ線経由でＣＨｌへ転送さ
れる。In CHA3, the transmission line signal receiving circuit 214 performs optical-electrical conversion on the received data from 10A4, and the serial-to-parallel converting circuit 216 converts the received data into parallel signals. The detection circuit 217 identifies the delimiter and the data, and the redundant code inverse conversion circuit 218 converts the data into original data byte by byte and stores it in the buffer 219. If the inverse conversion circuit 218 detects an error, the data is stored in the buffer 219 as parity error data. The data in the buffer 221 is transferred by the transmitting circuit 221 to CHl via the BUS IN line.
バッファ制御部２２０はバッファ内データの管理を行い
、バッファの空きレベルが一定値以下になった場合、Ｂ
ＳＹ信号を主制御部２１２に送る。The buffer control unit 220 manages the data in the buffer, and when the empty level of the buffer falls below a certain value, the B
The SY signal is sent to the main control section 212.
主制御部２１２はマルチプレクサ２０４にバッフ７ビジ
ーデリミタ（Ｂ Ｓ Ｙ）の選択を指示する。The main control unit 212 instructs the multiplexer 204 to select the buffer 7 busy delimiter (BSY).
その後、チャネル１へのデータ転送によりバッファ２２
１の空きレグルが規定値以上となった場合、バッファ制
御部２２０はＦＲＥ信号を主制御部２１２に送る。主制
御部２１２は該信号を受けると、Ｍ Ｐ Ｘ ２０４４
：バ７７７７リーデリミタ（ＦＲＥ）を送出するよう指
示する。ＭＰＸ２０４の出力は並列直列変換回路２０５
、送信回路２０６を通して伝送路に送信される。この時
のデータフォーマットは第３図（ｂ）と基本的に同じで
ある。After that, by transferring data to channel 1, the buffer 22
When the number of free reggles of 1 becomes equal to or greater than the specified value, the buffer control section 220 sends a FRE signal to the main control section 212. When the main control unit 212 receives the signal, the M P
:Instructs to send a 7777 read delimiter (FRE). The output of MPX204 is parallel to serial converter circuit 205
, are transmitted to the transmission path through the transmission circuit 206. The data format at this time is basically the same as that shown in FIG. 3(b).
次に第５−にもとづいてｌ０Ａ４の動作を説明する。ｌ
０Ａ４は入出力装置２のＢＵＳ ＩＮ線からのデータ
を受信回路３００で受け、選択回路３０１を介してバッ
ファ３０２に蓄積し、冗長符号変換回路３０３でバイト
単位に変換する。この符号は、光伝送等においてスクラ
ンブラを通さなくても安定にできるような符号からなる
。マルチプレクサ回路（ＭＰＸ）３０４は伝送路速度に
あった周期でデータを選択する。もし、データの準備が
出来ていない場合はアイドルデリミタ（ＩＤＬ）を選択
する。また、回線障害などにより現在のモードが不定と
ならないように一定周期毎にデータ転送中であることを
示すデリミタ（ＤＬＴ）を選択する。Next, the operation of l0A4 will be explained based on No. 5-. l
0A4 receives data from the BUS IN line of the input/output device 2 at the reception circuit 300, stores it in the buffer 302 via the selection circuit 301, and converts it into bytes at the redundant code conversion circuit 303. This code consists of a code that can be stably transmitted without passing through a scrambler during optical transmission. A multiplexer circuit (MPX) 304 selects data at a cycle matching the transmission line speed. If the data is not ready, select idle delimiter (IDL). In addition, a delimiter (DLT) indicating that data is being transferred is selected at regular intervals to prevent the current mode from becoming undefined due to a line failure or the like.
’ ＭＰＸ３０４からの出力は並列直列
変換回路３０５で直列信号に変換され送信回路３０６で
電気光変換されて伝送路に送信される。この時のデータ
フォーマントは第３図（ａ）と基本的に同じである。ク
ロック発生回路３０７は伝送路速度にあった周波数の信
号を送り出す。転送制御回路３０８は、検出回路３１７
でＣＨＡ３からのＢＵＳＹ信号を検出してからＦＲＥ信
号を検出するまでの間１ＭＰＸ３０４にＩＤＬを選択す
るように指示する。' The output from the MPX 304 is converted into a serial signal by a parallel-to-serial conversion circuit 305, converted into an electro-optic signal by a transmission circuit 306, and transmitted to a transmission line. The data format at this time is basically the same as that shown in FIG. 3(a). The clock generation circuit 307 sends out a signal with a frequency matching the transmission line speed. The transfer control circuit 308 is connected to the detection circuit 317
Instructs the 1MPX 304 to select IDL from when the BUSY signal from CHA3 is detected until when the FRE signal is detected.
入出力装置２への制御は、制御信号受信回路３０９で制
御信号等を受け、Ｉ１０インタフェース制御回路３１１
でシーケンスチェック等を行い、対応する制御信号等を
制御信号送信回路３１０から送信することで行う。Control to the input/output device 2 is performed by receiving a control signal etc. in a control signal receiving circuit 309 and then transmitting it to an I10 interface control circuit 311.
This is performed by performing a sequence check, etc., and transmitting a corresponding control signal etc. from the control signal transmitting circuit 310.
ＣＨＡ３からのバッフアビシープリミタ（ＢＳＹ）、バ
ッファフリーデリミタ（ＦＲＥ）は、伝送路信号受信回
路３１４で光電気変換され、直列並列変換回路３１６で
並列信号に変換されて検出回路３１７で抽出される。検
出回路３１７でＢＳＹが検出されると、転送制御回路３
０８にデータの送信を一時中止するよう指示する。また
、検出回路３１７でＦＲＥが検出されると、転送制御回
路３０８にデータ送信の再開を指示する。The buffer limiter (BSY) and buffer free delimiter (FRE) from the CHA3 are photoelectrically converted by the transmission line signal receiving circuit 314, converted into parallel signals by the serial/parallel converting circuit 316, and extracted by the detecting circuit 317. . When the detection circuit 317 detects BSY, the transfer control circuit 3
08 to temporarily suspend data transmission. Furthermore, when the detection circuit 317 detects FRE, it instructs the transfer control circuit 308 to resume data transmission.
次に、従来と本発明のコマンドチェイニング時間を比べ
てみる。こへではリードコンマドとライトコマンドがチ
ェイニングされているとし、その場合の従来のコマンド
チェイニング時間を第６図に、本発明のコマンドチェイ
ニング時間を第７図に示す。第６図、第７図ともに、上
方の斜線部はリードコマンド動作時のデータ転送、下方
の斜線部はライトコマンド動作時のデータ転送である。Next, let's compare the command chaining time between the conventional method and the present invention. Here, it is assumed that the read command and the write command are chained, and the conventional command chaining time in that case is shown in FIG. 6, and the command chaining time of the present invention is shown in FIG. In both FIGS. 6 and 7, the upper hatched area represents data transfer during a read command operation, and the lower hatched area represents data transfer during a write command operation.
リードコマンドは入出力装置ｔ（Ｉｌｏ）からチャネル
（ＣＨ）へ所定のデータを転送した後、デバイス・ステ
ータス・バイト（ＤＳＢ）をＩｌｏからＣＨへ送って終
了する。この時、リードコマンドのフラグ（ＣＣ）にコ
マンドチェインが指定されていると、次にライトコマン
ドが読出される。The read command transfers predetermined data from the input/output device t (Ilo) to the channel (CH), then sends a device status byte (DSB) from Ilo to the CH, and ends. At this time, if a command chain is specified in the flag (CC) of the read command, the write command is read out next.
このライトコマンドの入出力装置アドレス（ＡＤＲ）、
コマンド（ＣＭＤ）がＣＨからＩｌｏへ送られ、これを
受けてＩｌｏはＤＳＢをＣＨへ送り返す、その後、ＣＨ
からＩｌｏへのデータ転送が開始する。こＮで、従来の
場合、ＣＨＡ及びＩＯＡでフレームの組立あるいは分解
を行う必要があるため、コマンドチェイン時間は第６図
に示すものとなる。一方、本発明の場合、ＣＨＡ及びＩ
ＯＡでは、ＣＨあるいはＩｌｏから送られてくる送信デ
ータをバイト単位で冗長符号に変換して直ちに相手へ送
出し、また、相手からの受信データを逆変換してＣＨあ
るいはＩｌｏへ送出するため、従来のようなフレームの
組立・分解のための遅延時間が無くなり、従来に比べて
コマンドチェイン時間は第７図のように大幅に改善され
る。The input/output device address (ADR) of this write command,
A command (CMD) is sent from CH to Ilo, in response to which Ilo sends DSB back to CH, then CH
Data transfer from to Ilo begins. In the conventional case, since it is necessary to assemble or disassemble the frame using the CHA and IOA, the command chain time is as shown in FIG. 6. On the other hand, in the case of the present invention, CHA and I
In OA, the transmission data sent from CH or Ilo is converted into redundant codes in byte units and sent to the other party immediately, and the data received from the other party is inversely converted and sent to CH or Ilo. The delay time required for frame assembly and disassembly is eliminated, and the command chain time is greatly improved compared to the conventional method as shown in FIG.
以上説明したように、本発明によれば、チャネル付加器
は入出力付加器からバッファビジー通知が無い限り直ち
に入出力付加器にデータ乞転送できる。また、入出力装
置付加器は、チャネル付加器からのデータに伝送エラー
が無い限り入出力装置にデータを転送できる。従って、
従来のフレーム化のための遅延時間がなくなり、実効転
送能力を向上できる効果がある。また、光伝送路上のエ
ラーもバイト単位に冗長符号化してエラーが検出できる
ため、Ｉ１０インタフェースのバスのパリティエラーと
して見せることができ、ソフ′トウエア再試行まで考え
ると、システム的なデグレードは無い。As described above, according to the present invention, the channel adder can immediately transfer data to the input/output adder unless there is a buffer busy notification from the input/output adder. Further, the input/output device adder can transfer data to the input/output device as long as there is no transmission error in the data from the channel adder. Therefore,
This eliminates the delay time required for conventional framing, and has the effect of improving effective transfer capacity. Furthermore, since errors on the optical transmission path can be detected by redundantly encoding them in byte units, they can be shown as parity errors on the bus of the I10 interface, and there is no system degradation when software retry is considered.
第１図はリモートチャネル方式の全体の構成図、第２図
は従来の伝送路上のフレームフォーマットを示す図、第
３図は本発明の伝送路上のデータフォーマットを示す図
、第４図は本発明のチャネル付加器の一実施例を示す図
、第５図は本発明の入出力付加器の一実施例を示す図、
第６図は従来のコマンドチェイン時間を示す図、第７図
は本発明のコマンドチェイン時間の一例を示す図である
。
１・・・本体袋ｆｉｔ（チャネルを含む）、２・・・入
出力装置、 ３・・・チャネル付加器、４・・・入出力
装置付加器。
５．７・・・Ｉ１０インタフェースケーブル、６・・・
ビットシリアル伝送用信号線。
２０３．２１８，３０３，３１８・・・冗長符号変換回
路、 ２１９，３１９・・・バッファ、２２０．３２０
・・・バッファ制御部、２０５．２１６，３０５，３１
６・・・直列並列変換回路。
第１図
第２図
第３図
ＣＩ−ＩＡ−？ｌ０Ａ
ＣＨＡ←ＩＯＡ
第４図
第５図Figure 1 is a diagram showing the overall configuration of the remote channel system, Figure 2 is a diagram showing the frame format on the conventional transmission line, Figure 3 is a diagram showing the data format on the transmission line of the present invention, and Figure 4 is a diagram showing the present invention. FIG. 5 is a diagram showing an embodiment of the input/output adder of the present invention,
FIG. 6 is a diagram showing the conventional command chain time, and FIG. 7 is a diagram showing an example of the command chain time of the present invention. 1... Main body bag fit (including channels), 2... Input/output device, 3... Channel adder, 4... Input/output device adder. 5.7...I10 interface cable, 6...
Signal line for bit serial transmission. 203.218, 303, 318...Redundant code conversion circuit, 219,319...Buffer, 220.320
...Buffer control unit, 205, 216, 305, 31
6...Series-parallel conversion circuit. Figure 1 Figure 2 Figure 3 CI-IA-? l0A CHA←IOA Figure 4 Figure 5
Claims (2)
出力装置側に入出力装置付加器を設置し、該チャネル付
加器と入出力装置付加器の間を直列信号線で接続してな
るリモートチャネル方式において、前記チャネル付加器
と入出力装置付加器の間でアドレス、コマンド、データ
等をバイト単位に冗長符号に変換して連続的に送受信す
ることを特徴とするリモートチャネル方式。(1) A remote that is constructed by installing a channel adder on the data channel side, installing an input/output device adder on the input/output device side, and connecting the channel adder and the input/output device adder with a serial signal line. A remote channel method characterized in that addresses, commands, data, etc. are converted into redundant codes in byte units and are continuously transmitted and received between the channel adder and the input/output device adder.
ータ等を連続的に送受信することのできない事態が生じ
た場合、アイドルデリミタを挿入することを特徴とする
特許請求の範囲第１項記載のリモートチャネル方式。(2) If a situation arises in which data etc. cannot be continuously transmitted and received between the channel adder and the input/output device adder, an idle delimiter is inserted. Remote channel method described.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9823687A JPS63263553A (en) | 1987-04-21 | 1987-04-21 | Remote channel system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9823687A JPS63263553A (en) | 1987-04-21 | 1987-04-21 | Remote channel system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63263553A true JPS63263553A (en) | 1988-10-31 |
Family
ID=14214324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9823687A Pending JPS63263553A (en) | 1987-04-21 | 1987-04-21 | Remote channel system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63263553A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0415836A (en) * | 1990-05-09 | 1992-01-21 | Nec Corp | Fault notice method for electronic computer system |
| JPH04253248A (en) * | 1991-01-29 | 1992-09-09 | Fujitsu Ltd | Optical channel system control method |
-
1987
- 1987-04-21 JP JP9823687A patent/JPS63263553A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0415836A (en) * | 1990-05-09 | 1992-01-21 | Nec Corp | Fault notice method for electronic computer system |
| JPH04253248A (en) * | 1991-01-29 | 1992-09-09 | Fujitsu Ltd | Optical channel system control method |
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