JPH0461386B2 - - Google Patents
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- JPH0461386B2 JPH0461386B2 JP62138435A JP13843587A JPH0461386B2 JP H0461386 B2 JPH0461386 B2 JP H0461386B2 JP 62138435 A JP62138435 A JP 62138435A JP 13843587 A JP13843587 A JP 13843587A JP H0461386 B2 JPH0461386 B2 JP H0461386B2
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Description
【発明の詳細な説明】
［概 要］
チヤネル装置と入出力制御装置との間がデータ
転送用のバスと制御用のタグ線とで結ばれている
系においては、タグ線上の制御信号のやりとりに
よつて、バス上のデータが制御されるので入出力
装置側ではチヤネル装置に対して送出したデータ
が正しく転送されたか否かを比較的早期に知るこ
とが可能であり、データが正しく転送されなかつ
たことが検出された場合には、チヤネル装置に対
してデータ転送の再試行を要求することが可能で
あつた。これに対し、チヤネル装置が装置外チヤ
ネル装置として入出力制御装置と共に遠隔地にあ
つて、これとホスト計算機側に設けられた装置内
チヤネル装置とが、直列インタフエースで接続さ
れる系においては、装置内チヤネル装置にこれを
検出する機能がなく、従つてチヤネル装置が報告
するデータ転送終了結果をOSが調べて初めてデ
ータが不都合であることを知り、これに基づいて
OSが再試行要求を行なわしめるという方式を採
つていたから、転送中にデータのエラーが発生し
た場合の処理が非常に遅くなるという問題点があ
つた。本発明においてはこのような従来の問題点
を解決するため、装置内チヤネル装置に読み込み
データの正当性を検査する回路を設けると共に、
装置外チヤネル装置に書き込みデータの正当性を
検査する回路を設けることにより、これらの回路
でデータが正当性を欠くことが検出されたとき、
装置外チヤネルが入出力制御装置からのデータ要
求に対する応答を抑止して、入出力制御装置から
の再試行要求発出を促すことにより、データエラ
ーの発生に対して迅速な対応が行なえるデータ転
送制御方式について開示している。[Detailed Description of the Invention] [Overview] In a system in which a channel device and an input/output control device are connected by a bus for data transfer and a tag line for control, control signals are exchanged on the tag line. Since the data on the bus is controlled by the I/O device, it is possible to know relatively early whether the data sent to the channel device has been transferred correctly, and it is possible to know whether the data sent to the channel device has been transferred correctly. If a failure was detected, it was possible to request the channel device to retry the data transfer. On the other hand, in a system where a channel device is located at a remote location together with an input/output control device as an external channel device, and this and an internal channel device provided on the host computer side are connected via a serial interface, The channel device within the device does not have a function to detect this, so it is not until the OS examines the data transfer completion result reported by the channel device that it learns that the data is inconvenient, and based on this,
Because the OS made a retry request, there was a problem in that if a data error occurred during transfer, processing would be extremely slow. In the present invention, in order to solve such conventional problems, a circuit for checking the validity of read data is provided in the channel device in the device, and
By providing a circuit to check the validity of written data in the external channel device, when it is detected by these circuits that the data lacks validity,
Data transfer control that enables quick response to data errors by suppressing responses to data requests from input/output control devices by external channels and prompting the input/output control devices to issue retry requests. The method is disclosed.
［産業上の利用分野］
本発明は、ホスト計算機側に置かれた装置内チ
ヤネル装置と、遠隔地に置かれ、入出力制御装置
を擁する装置外チヤネルとが直列インタフエース
で接続されている場合のデータ転送に係る制御方
式に関するものであつて、特にデータエラーを生
じた場合にOSの介入を要することなく迅速に再
試行を行なうことの可能な制御方式に係る。[Industrial Application Field] The present invention is applicable to a case where an internal channel device placed on the host computer side and an external channel device located at a remote location and having an input/output control device are connected by a serial interface. The present invention relates to a control method for data transfer, and particularly relates to a control method that allows a quick retry without requiring OS intervention in the event of a data error.
［従来の技術］
チヤネル装置と、入出力制御装置との間のデー
タ転送は、従来、両装置間をデータバスと制御線
で接続して、制御線上の制御信号により制御しな
がらデータバスによつて並列データを送受信する
方式が用いられてきた。[Prior Art] Conventionally, data transfer between a channel device and an input/output control device has been carried out by connecting the two devices with a data bus and a control line, and using the data bus under control using control signals on the control line. A method of transmitting and receiving parallel data has been used.
第４図はこのようなチヤネル装置と入出力制御
装置との間の並列データ転送について説明する図
であつて、ａは系の構成を、ｂはタイムチヤート
を示している。 FIG. 4 is a diagram for explaining parallel data transfer between such a channel device and an input/output control device, in which a shows the system configuration and b shows a time chart.
同図ａにおいて、５１はチヤネル装置、５２は
入出力制御装置、５３は入出力装置、５４はチヤ
ネル装置から入出力制御装置へ制御情報を伝達す
るための制御線（タグ・アウト）、５５は入出力
制御装置からチヤネル装置への制御情報を伝達す
るための制御線（タグ・イン）、５６はチヤネル
装置から入出力制御装置へデータを伝達するため
のデータバス（バス・アウト）、５７は入出力制
御装置からチヤネル装置へデータを伝達するため
のデータバス（バス・イン）を表している。 In the figure a, 51 is a channel device, 52 is an input/output control device, 53 is an input/output device, 54 is a control line (tag out) for transmitting control information from the channel device to the input/output control device, and 55 is a control line (tag out) for transmitting control information from the channel device to the input/output control device. 56 is a data bus (bus out) for transmitting data from the channel device to the input/output control device; 57 is a control line (tag in) for transmitting control information from the input/output control device to the channel device; Represents a data bus (bus-in) for transmitting data from the input/output control device to the channel device.
同図ｂは上述の系におけるデータ転送の例のタ
イムチヤートで、制御線５５上の入出力制御装置
５２からのサービス・イン（SVI）信号に対し
て、チヤネル装置５１がサービス・アウト
（SVO）信号で応じると入出力制御装置５２が、
データ・イン（DTI）信号によつてデータバス上
に転送すべきデータが乗つていることを通知し、
これを、チヤネル装置５１が受け取つてデータ・
アウト（DTO）信号によつて応えるという動作
を反復してデータ転送が行なわれることを示して
いる。 Figure b is a time chart of an example of data transfer in the above system, in which the channel device 51 issues a service out (SVO) signal in response to a service in (SVI) signal from the input/output control device 52 on the control line 55. When responding with a signal, the input/output control device 52
The data in (DTI) signal notifies that data to be transferred is on the data bus,
The channel device 51 receives the data and
This shows that data transfer is performed by repeating the operation of responding with an out (DTO) signal.
また、入出力制御装置５２がデータ転送の終結
の報告などで、入出力装置５３についての状態情
報（STATUS）を送る場合には制御線上のステ
ータス・イン（STI）信号を上げると共に、デー
タバス上に状態情報を乗せることを示している。 In addition, when the input/output control device 52 sends status information (STATUS) about the input/output device 53 to report the completion of data transfer, etc., it raises the status in (STI) signal on the control line and also sends status information (STATUS) on the data bus. This indicates that state information is to be placed on the .
［発明が解決しようとする問題点］
上述たような従来のデータ転送方式では、常
に、チヤネル装置と入出力制御装置とが制御信号
を用いて、メモリの転送が正常に行なわれたか否
かを確認し合いながら、データ転送を行なつてい
るから、その間で異常が発生すれば、直ちに再試
行等を行なうことが可能である。従つて信頼性の
高いデータ転送が行なえる。[Problems to be Solved by the Invention] In the conventional data transfer method as described above, the channel device and the input/output control device always use control signals to determine whether or not memory transfer has been performed normally. Since data transfer is performed while checking each other, if an abnormality occurs during the data transfer, it is possible to immediately try again. Therefore, highly reliable data transfer can be performed.
しかし、データバスおよび制御線の芯線の数が
多くなることから、チヤネル装置と入出力制御装
置が距離的に離れている場合には多芯のケーブル
を長区間に渡つて敷設しなければならず、更に転
送速度の速い場合には、データバスあるいは制御
線の芯線間におけるデータの転送速度のばら付き
を調整する必要がある等取り扱い上の困難があつ
た。 However, since the number of core wires for the data bus and control lines increases, multi-core cables must be laid over long distances when the channel device and input/output control device are far apart. Furthermore, when the transfer speed is high, there are difficulties in handling, such as the need to adjust variations in the data transfer speed between the cores of the data bus or control line.
そのため、遠隔地に入出力装置がある場合は、
該入出力装置を制御する入出力制御装置の側に番
地外チヤネル装置を置き、ホスト計算機側に装置
内チヤネル装置を置いて、その間を一対の直列イ
ンタフエースで接続する方式が採られる。 Therefore, if there is an input/output device in a remote location,
A method is adopted in which an extra-address channel device is placed on the side of the input/output control device that controls the input/output device, an intra-device channel device is placed on the host computer side, and a pair of serial interfaces are used to connect them.
第５図はこのような直列インタフエースを用い
るデータの転送について説明する図であつて、ａ
は系の構成をｂはデータの形式を示している。 FIG. 5 is a diagram illustrating data transfer using such a serial interface.
indicates the system configuration, and b indicates the data format.
同図ａにおいて５８は装置内チヤネル装置、５
９は装置外チヤネル装置、６０は入出力制御装
置、６１は入出力装置、６２直列インタフエース
ケーブル、６３はＩ／Ｏインターフエースケーブ
ルを表している。 In the figure a, 58 is an internal channel device;
Reference numeral 9 represents an external channel device, 60 an input/output control device, 61 an input/output device, 62 a serial interface cable, and 63 an I/O interface cable.
そして、同図ｂに示すようにフレームヘツダ
（FH）とデータ（又はコマンド）とチエツク用
のコード（CRC）とからなるフレーム単位でデ
ータが直列に送受信される。 Then, as shown in FIG. 2B, data is serially transmitted and received in units of frames, each consisting of a frame header (FH), data (or command), and a check code (CRC).
上述したような、直列インタフエースによるデ
ータ転送において、従来、入出力制御装置からチ
ヤネル装置に向けて送られたデータはチヤネル装
置を経て、そのままホストプロセツサに送られ、
そこでOSによつて、チヤネル装置が報告するデ
ータ転送終了結果を用いてチエツクが行なわれ、
もし不都合があれば、ホストプロセツサが再び入
出力命令を発して再試行を行なうという制御を行
なつていたから、転送データにエラーを生じた場
合には、データの転送効率が非常に悪化するとい
う問題点があつた。 In data transfer using a serial interface as described above, conventionally, data sent from an input/output control device to a channel device is sent directly to the host processor via the channel device.
Therefore, the OS performs a check using the data transfer completion result reported by the channel device.
If there is a problem, the host processor issues an input/output command again and tries again, so if an error occurs in the transferred data, the data transfer efficiency will deteriorate significantly. The dot was hot.
本発明はこのような従来の問題点に鑑み、直列
インターフエースにより接続された装置外チヤネ
ル装置を介して転送したデータにエラーが発生し
た場合これをハードウエアで早期に検出して再試
行を行なうことにより、ホストプロセツサのOS
に負担を軽減せしめ得る技術を提供することを目
的としている。 In view of these conventional problems, the present invention uses hardware to detect an error at an early stage and retry when an error occurs in data transferred via an external channel device connected by a serial interface. Depending on the host processor OS
The aim is to provide technology that can reduce the burden on people.
［問題点を解決するための手段］
本発明によれば、上述の目的は、前記特許請求
の範囲に記載の手段により達成される。[Means for Solving the Problems] According to the present invention, the above objects are achieved by the means described in the claims.
すなわち、本発明は入出力装置を制御する入出
力制御装置と該入出力制御装置と接続されていて
データ転送を制御する装置外チヤネル装置と該装
置外チヤネル装置と直列インタフエースによつて
接続されると共にホスト計算機に接線される装置
内チヤネル装置とから成る系において、装置内チ
ヤネル装置に、装置外チヤネル装置から転送され
てくる読み込みデータの正当性を検査して正当性
を欠くデータが検出されたとき装置外チヤネル装
置に対してデータが不当である旨のコマンドを送
出する手段を設けると共に、装置外チヤネル装置
に、上記コマンドを受信したとき、あるいは、装
置内チヤネル装置から転送されて来る書き込みデ
ータの正当性を検査して正当性を欠くデータが検
出されたとき入出力制御装置からのデータ要求に
対する応答信号の発出を抑止する手段を設け、入
出力制御装置に、装置外チヤネル装置に対してデ
ータ要求を行なつたとき、これに対する応答信号
が返送されて来ないとき、データ転送の再試行を
要求する手段を設けたデータ転送制御方式であ
る。 That is, the present invention provides an input/output control device that controls an input/output device, an external channel device that is connected to the input/output control device and controls data transfer, and an external channel device that is connected to the external channel device by a serial interface. In a system consisting of an in-device channel device connected to a host computer and an in-device channel device, the validity of read data transferred from an external channel device to the in-device channel device is checked to detect data that lacks validity. At the same time, a means is provided to send a command indicating that the data is invalid to a channel device outside the device. A means for checking the validity of data and suppressing the issuance of a response signal to a data request from the input/output control device when data lacking in validity is detected is provided in the input/output control device, This data transfer control system is provided with means for requesting a retry of data transfer when a response signal is not returned when a data request is made.
［作 用］
第１図は本発明の原理を説明するブロツク図で
ある。第１図において、１は装置内チヤネル装
置、２は装置外チヤネル装置、３は入出力制御装
置、４は入出力装置、５，７はデータチエツク回
路、６はコマンド送出回路、８はコマンド受信回
路、９はＩ／Ｏインタフエース、１０は直列イン
タフエースを表している。[Operation] FIG. 1 is a block diagram illustrating the principle of the present invention. In FIG. 1, 1 is an internal channel device, 2 is an external channel device, 3 is an input/output control device, 4 is an input/output device, 5 and 7 are data check circuits, 6 is a command sending circuit, and 8 is a command receiving circuit. 9 represents an I/O interface, and 10 represents a serial interface.
同図において、データ読み込み動作中にエラー
が発生した場合についての制御を以下に述べる。 In the figure, control in the case where an error occurs during data reading operation will be described below.
データチエツク回路５で読み込みデータが不
当であると認識した場合、装置内チヤネル１は
装置外チヤネル２に対して、読み込みデータが
不当であつたとしてコマンド送出回路６からデ
ータ不当コマンド（DER：Data Error）を送
出する。 When the data check circuit 5 recognizes that the read data is invalid, the internal channel 1 sends a data error command (DER: Data Error) from the command sending circuit 6 to the external channel 2, indicating that the read data is invalid. ) is sent.
コマンド受信回路８によりデータ不当コマン
ドを受け取つた装置外チヤネル２はＩ／Ｏイン
タフエース９上の入出力制御装置３からの読み
込みデータ要求に対して応答を停止する。 The external channel 2, which has received the data invalid command from the command receiving circuit 8, stops responding to the read data request from the input/output control device 3 on the I/O interface 9.
入出力処理装置３はデータ要求に対しての応
答がなくなると一般的に終了状態報告で再試行
要求を行なう。 When the input/output processing device 3 receives no response to a data request, it generally issues a retry request with a completion status report.
装置内チヤネル装置１は再試行要求があると
データ転送の再試行を行なう。 The intra-device channel device 1 retries data transfer upon receiving a retry request.
次にデータ書き込み動作中にエラーが発生した
場合についての制御を以下に述べる。 Next, control in the case where an error occurs during a data write operation will be described below.
データチエツク回路７で書き込みデータが不
当であると認識した場合、装置外チヤネル２は
Ｉ／Ｏインタフエース９上の入出力制御装置３
からの書き込みデータ要求に対して応答を停止
する。 When the data check circuit 7 recognizes that the written data is invalid, the external channel 2 is connected to the input/output control device 3 on the I/O interface 9.
Stop responding to write data requests from.
入出力装置３はデータ要求に対しての応答が
なくなると一般的に終了状態報告で再試行要求
を行なう。このとき装置外チヤネル２は装置内
チヤネル１に対してデータが不当であつたこと
を報告する。 When the input/output device 3 receives no response to a data request, it generally issues a retry request with a completion status report. At this time, the external channel 2 reports to the internal channel 1 that the data is invalid.
装置内チヤネル１は再試行要求があるとデー
タ転送の再試行を行なう。 In-device channel 1 retries data transfer upon receiving a retry request.
［実施例］
第２図は本発明の一実施例を装置内チヤネル装
置のデータチエツク部の回路構成を示すブロツク
図であつて、１１は光・電気変換部（図において
はＯ／Ｅと記載）、１２はシリアル・パラレル変
換部（図においてはＳ／Ｐと記載）、１３はデー
タパターン解析部、１４はCRCチエツク部、１
５，１７はフリツプフロツプ、１６はアンド回
路、１８はマイクロプロセツサインタフエース、
１９はマイクロプロセツサ、２０はデータパター
ン作成部、２１はCRC作成部、２２はパラレ
ル・シリアル変換部（図においてはＰ／Ｓと記
載）、２３は電気・光変換部（図においてはＥ／
Ｏと記載）を表している。[Embodiment] FIG. 2 is a block diagram showing a circuit configuration of a data check section of an in-device channel device according to an embodiment of the present invention, and 11 is an optical/electrical conversion section (denoted as O/E in the figure). ), 12 is a serial/parallel converter (indicated as S/P in the figure), 13 is a data pattern analyzer, 14 is a CRC checker, 1
5 and 17 are flip-flops, 16 is an AND circuit, 18 is a microprocessor interface,
19 is a microprocessor, 20 is a data pattern generation section, 21 is a CRC generation section, 22 is a parallel/serial conversion section (indicated as P/S in the figure), and 23 is an electrical/optical conversion section (indicated as E/S in the figure).
(written as O).
同図において、装置外チヤネル装置から受信し
た光データは光・電気変換部１１によつて電気信
号に変換された後、シリアル・パラレル変換部１
２によつてパラレルデータに変換される。 In the figure, optical data received from a channel device outside the device is converted into an electrical signal by an optical-to-electrical converter 11, and then is converted into an electrical signal by a serial-to-parallel converter 1.
2 is converted into parallel data.
そして、このパラレルデータはデータパターン
解析部１３によつてそれがコマンドであるかデー
タであるかが識別される。また、このパラレルデ
ータはCRCチエツク部１４にも入力される。 Then, the data pattern analysis section 13 identifies whether this parallel data is a command or data. This parallel data is also input to the CRC check section 14.
該CRCチエツク部１４は１フレーム分のデー
タを受信したとき、それまでに受信したデータと
CRCデータとの間の矛盾の有無について調べ、
もし、矛盾があればCRCエラー信号を“１”と
して出力する。これによりフリツプフロツプ１７
がセツトされると、これがマイクロプロセツサイ
ンタフエース１８を経てマイクロプロセツサに伝
えられ、マイクロプロセツサ１９はデータ不当コ
マンド（DER）を発行する。 When the CRC check unit 14 receives data for one frame, it compares it with the data received so far.
Investigate whether there are any discrepancies with the CRC data,
If there is a contradiction, the CRC error signal is output as "1". This causes flip-flop 17
Once set, this is transmitted to the microprocessor via the microprocessor interface 18, and the microprocessor 19 issues a data invalid command (DER).
該データ不当コマンドはデータパターン作成部
２０を経て、フレーム内データとしてパラレル・
シリアル変換部２２により直列データに変換され
た後、電気・光変換部２３によつて光データに変
換され装置外チヤネル装置に向けて送出される。 The data invalid command passes through the data pattern creation section 20 and is processed in parallel as frame data.
After being converted into serial data by the serial converter 22, it is converted into optical data by the electrical/optical converter 23 and sent to a channel device outside the device.
第３図は本発明の一実施例の装置外チヤネル装
置の構成を示すブロツク図であつて、２４は光・
電気変換部（図においてはＯ／Ｅと記載）、２５
はシリアル・パラレル変換部（図においてはＳ／
Ｐと記載）、２６はデータパターン解析部、２７
はCRCチエツク部、８〜３３はフリツプフロツ
プ、３４〜３９はアンド回路、４０はマイクロプ
ロセツサンタフエース、４１はマイクロプロセツ
サ、４２はデータパターン作成部、４３はCRC
作成部、４４はパラレル・シリアル変換部（図に
おいてＰ／Ｓと記載）、４５は電気・光変換部
（図においてはＥ／Ｏと記載）、４６はＩ／Ｏイン
タフエースハンドラー、４７，４８はオア回路、
４９はデコーダを表している。 FIG. 3 is a block diagram showing the configuration of an external channel device according to an embodiment of the present invention, in which 24 is an optical
Electrical converter (denoted as O/E in the figure), 25
is the serial/parallel converter (in the figure, S/
), 26 is the data pattern analysis section, 27
8 to 33 are flip-flops, 34 to 39 are AND circuits, 40 is a microprocessor interface, 41 is a microprocessor, 42 is a data pattern creation unit, and 43 is a CRC
44 is a parallel/serial converter (denoted as P/S in the diagram); 45 is an electrical/optical converter (denoted as E/O in the diagram); 46 is an I/O interface handler; 47, 48 is an OR circuit,
49 represents a decoder.
同図において、装置外チヤネル装置から受信し
た光データは光・電気変換部２４によつて電気信
号に変換された後、シリアル・パラレル変換部２
５によつてパラレルデータに変換される。 In the figure, optical data received from a channel device outside the device is converted into an electrical signal by an optical-to-electrical converter 24, and then is converted into an electrical signal by a serial-to-parallel converter 2.
5 into parallel data.
そして、このパラレルデータはデータパターン
解析部２６によつてそれがコマンドであるかデー
タであるかが識別される。また、このパラレルデ
ータはCRCチエツク部２７にも入力される。 Then, the data pattern analysis section 26 identifies whether this parallel data is a command or data. This parallel data is also input to the CRC check section 27.
該CRCチエツク部２７は１フレーム分のデー
タを受信したとき、それまでに受信したデータと
CRCデータとの間の矛盾の有無について調べ、
もし、矛盾があればCRCエラー信号を“１”と
して出力する。これによりフリツプフロツプがセ
ツトされる。 When the CRC check section 27 receives data for one frame, it compares it with the data received so far.
Investigate whether there are any discrepancies with the CRC data,
If there is a contradiction, the CRC error signal is output as "1". This sets the flip-flop.
該フリツプフロツプ２９がセツトされるか、デ
コーダ４９の出力が受信したコマンドがデータ不
当コマンド（DER）であることを示していると
きには、更に、フリツプフロツプ３０がセツトさ
れ、これによつて、アンド回路３６の出力により
フリツプフロツプ３１がセツトされることが抑止
されるので、入出力制御装置に対するサービスア
ウト（SVO）信号は出力されない。 When flip-flop 29 is set, or when the output of decoder 49 indicates that the received command is a data invalid command (DER), flip-flop 30 is also set, thereby causing AND circuit 36 to Since the output inhibits flip-flop 31 from being set, no service out (SVO) signal is output to the input/output controller.
［発明の効果］
以上説明したように本発明によれば、装置内チ
ヤネル装置が直列インターフエースによつて入出
力装置を擁する遠隔地の装置外チヤネル装置と接
続されている場合に、直列インタフエース上で発
生したデータエラーについてOSに介入を要する
ことなくハードウエアで迅速に処理することが可
能である。[Effects of the Invention] As explained above, according to the present invention, when an internal channel device is connected to a remote external channel device having an input/output device by a serial interface, the serial interface Data errors that occur above can be quickly handled by hardware without requiring OS intervention.
第１図は本発明の原理を説明するブロツク図、
第２図は本発明の一実施例の装置内チヤネル装置
のデータチエツク部の回路構成を示すブロツク
図、第３図は本発明の一実施例の装置外チヤネル
装置の構成を示すブロツク図、第４図は並列デー
タ転送について説明する図、第５図は直列データ
転送について説明する図である。
１……装置内チヤネル装置、２……装置外チヤ
ネル装置、３……入出力制御装置、４……入出力
装置、５，７……データチエツク回路、６……コ
マンド送出回路、８……コマンド受信回路、９…
…Ｉ／Ｏインタフエース、１０……直列インタフ
エース、１１，２４……光・電気変換部、１２，
２５……シリアル・パラレル変換部、１３，２６
……データパターン解析部、１４，２７……
CRCチエツク部、１５，１７，２８〜３３……
フリツプフロツプ、１６，３４〜３９……アンド
回路、１８，４０……マイクロプロセツサインタ
フエース、１９，４１……マイクロプロセツサ、
２０，４２……データパターン作成部、２１，４
３……CRC作成部、２２，４４……パラレル・
シリアル変換部、２３，４５……電気・光変換
部、４６……Ｉ／Ｏインタフエースハンドラー、
４７，４８……オア回路、４９……デコーダ。
FIG. 1 is a block diagram explaining the principle of the present invention.
FIG. 2 is a block diagram showing the circuit configuration of a data check section of an internal channel device according to an embodiment of the present invention, and FIG. 3 is a block diagram showing the configuration of an external channel device according to an embodiment of the present invention. FIG. 4 is a diagram for explaining parallel data transfer, and FIG. 5 is a diagram for explaining serial data transfer. 1... Channel device inside the device, 2... Channel device outside the device, 3... Input/output control device, 4... Input/output device, 5, 7... Data check circuit, 6... Command sending circuit, 8... Command receiving circuit, 9...
...I/O interface, 10...Series interface, 11, 24...Optical/electrical converter, 12,
25... Serial/parallel converter, 13, 26
...Data pattern analysis department, 14,27...
CRC check section, 15, 17, 28-33...
Flip-flop, 16,34-39...AND circuit, 18,40...Microprocessor interface, 19,41...Microprocessor,
20, 42...Data pattern creation section, 21, 4
3...CRC creation section, 22, 44...Parallel
Serial converter, 23, 45... Electrical/optical converter, 46... I/O interface handler,
47, 48...OR circuit, 49...decoder.
Claims (1)
出力制御装置と接続されていてデータ転送を制御
する装置外チヤネル装置と該装置外チヤネル装置
と直列インタフエースによつて接続されると共に
ホスト計算機に接線される装置内チヤネル装置と
から成る系において、 装置内チヤネル装置に、装置外チヤネル装置か
ら転送されてくる読み込みデータの正当性を検査
して正当性を欠くデータが検出されたとき装置外
チヤネル装置に対してデータが不当である旨のコ
マンドを送出する手段を設けると共に、 装置外チヤネル装置に、上記コマンドを受信し
たとき、あるいは、装置内チヤネル装置から転送
されて来る書き込みデータの正当性を検査して正
当性を欠くデータが検出されたとき入出力制御装
置からのデータ要求に対する応答信号の発出を抑
止する手段を設け、 入出力制御装置に、装置外チヤネル装置に対し
てデータ要求を行なつたとき、これに対する応答
信号が返送されて来ないとき、データ転送の再試
行を要求する手段を設けたことを特徴とするデー
タ転送制御方式。[Scope of Claims] 1. An input/output control device that controls an input/output device, an external channel device that is connected to the input/output control device and controls data transfer, and a serial interface with the external channel device. In a system consisting of an internal channel device that is connected and tangentially connected to a host computer, the validity of read data transferred from an external channel device to the internal channel device is checked, and invalid data is detected. A means is provided to send a command indicating that the data is invalid to a channel device outside the device when detected, and a means is provided to send a command to the channel device outside the device to indicate that the data is invalid, and when the above command is received or transferred from a channel device inside the device. A means for checking the validity of incoming write data and suppressing the issuance of a response signal to a data request from the input/output control device when data lacking in validity is detected is provided in the input/output control device, 1. A data transfer control method, comprising means for requesting a retry of data transfer when a response signal is not returned when a data request is made to a data transfer system.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62138435A JPS63301343A (en) | 1987-06-02 | 1987-06-02 | Data transfer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62138435A JPS63301343A (en) | 1987-06-02 | 1987-06-02 | Data transfer system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63301343A JPS63301343A (en) | 1988-12-08 |
| JPH0461386B2 true JPH0461386B2 (en) | 1992-09-30 |
Family
ID=15221912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62138435A Granted JPS63301343A (en) | 1987-06-02 | 1987-06-02 | Data transfer system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63301343A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112965418B (en) * | 2021-02-07 | 2022-06-07 | 深圳市联控智能科技有限公司 | Data transmission device and method, control equipment and control system |
-
1987
- 1987-06-02 JP JP62138435A patent/JPS63301343A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63301343A (en) | 1988-12-08 |
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|---|---|---|---|
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